CN115173861A - 一种带有自校准功能的轨到轨电流舵dac结构 - Google Patents

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Abstract

本发明属于集成电路技术领域，特别是模拟集成电路中的DAC电路，具体地说，是一种带有自校准功能的轨到轨电流舵DAC结构，包括数字输入寄存器、译码器、PMOS电流源差分驱动、NMOS电流源差分驱动、PMOS电流源、NMOS电流源、数字预校准模块和选通开关，数字输入寄存器接收外部数字输入并传输至译码器，译码器对输入数字信号进行译码之后将其数字信号传送至PMOS电流源差分驱动和NMOS电流源差分驱动，PMOS电流源差分驱动和NMOS电流源差分驱动分别连接到PMOS电流源和NMOS电流源，数字预校准模块连接到PMOS电流源和NMOS电流源，选通开关连接到PMOS电流源和NMOS电流源。

Description

一种带有自校准功能的轨到轨电流舵DAC结构
技术领域
本发明属于集成电路技术领域，特别是模拟集成电路中的DAC电路，具体地说，是一种带有自校准功能的轨到轨电流舵DAC结构。
背景技术
汽车作为日常生活中不可或缺的一部分，其智能化、电气化的发展需求是汽车电子未来行业发展的趋势所在。这些发展要求使得原有的以机械结构为主，电子技术为辅的汽车电子的观念被打破，推动汽车领域由原有的以机械为主导转换为由电子信息系统所控制智能化产品。而其智能化则主要体现在汽车的电子技术方面，其中包括电子控制单元技术、电机控制技术、自动驾驶技术、智能座舱技术等。而数模转换器则是发动机电子控制系统的核心，传统的电流舵型数模转换器其输出摆幅较小，无法满足汽车发动机传感器接口轨对轨输出的设计要求。
传统的电流舵DAC其输出电压范围一般为地到电源电压的一半，并且随着其输出电压摆幅的增大，电路内部MOS电流源其越难维持工作在饱和区，电流源输出电阻阻值会随之减小，其电流舵型DAC的性能会进一步恶化。因此针对如何做到高摆幅、高精度输出的电流舵型DAC的问题，目前已经出现通过输出放大器来实现的电路结构，但由于其通过推挽放大器实现轨对轨输出，其电路静态工作点受外界影响较大，且易产生电路精度较低与速度较慢的问题。
此外，传统型电流舵DAC如果要实现输出宽摆幅，则会在输出的某一电压极限附近时因为电流源进入线性区边缘而产生较大的非线性问题，如果采用输出端增加缓冲放大器则会对电流舵DAC转换速率以及精度产生影响。
因此对于高摆幅电流舵型DAC，其可通过增加缓冲放大器实现，也可同时隔绝外界负载对内部网络的干扰，提供足够稳定的输出电压。但由于输出摆幅较大，其高精度以及高速度的实现较为困难。
发明内容
为了解决上述技术问题，本发明披露了一种带有自校准功能的轨到轨电流舵 DAC结构，该结构是双差分输出的轨到轨DAC结构，采取预校准的方法，解决了由于不同类型MOS器件所构成的电流源受外界环境影响而产生的误差不同所导致的输出线性度较差的问题，以及输出阶梯式递增时在电源电压一半处由于输出单元切换而导致的较大毛刺问题。
本发明采用的具体技术方案如下：
一种带有自校准功能的轨到轨电流舵DAC结构，包括数字输入寄存器、译码器、PMOS电流源差分驱动、NMOS电流源差分驱动、PMOS电流源、NMOS 电流源、数字预校准模块和选通开关，数字输入寄存器接收外部数字输入并传输至译码器，译码器对输入数字信号进行译码之后将其数字信号传送至PMOS电流源差分驱动和NMOS电流源差分驱动，PMOS电流源差分驱动和NMOS电流源差分驱动分别连接到PMOS电流源和NMOS电流源，数字预校准模块连接到 PMOS电流源和NMOS电流源，选通开关连接到PMOS电流源和NMOS电流源。
相比与传统数模转换电路，本发明加入了四元驱动电路、互补电流源、互补输出的选通开关、以及用于校准输出的数字预校准模块。
本发明在工作时将会分为两个模式：
(1)预校准模式；
(2)正常数模转换模式。
设定该电流舵DAC为10bit DAC：
预校准模式：
在电路正式开始进行数模转换前，电路将会首先进入预校准模式，此时预校准模式将会将DAC外部数字输入、电路选通开关模块暂时断开，使其OUTP， OUTN无输出信号。并将输入数字寄存器的输出钳位至固定的数字值＂10b’ 1000000000＂，数字输入寄存器将钳位的数字信号经过时钟同步之后传输至译码器单元。译码器通过对输入数字信号进行译码，之后将其数字信号传送至电流源差分驱动单元，使其译码之后的同步多个数字输出信号作为每一路电流源MOS 开关的驱动信号，以此控制每一路电流源开关的通断，来控制输出总电流的大小，并通过负载电阻转化为电路所需的模拟电压信号。所要得到的轨到轨数模转换应是数字码为＂10b’1111111111＂时输出模拟信号为电源电压值，因此当输入数字值为＂10b’1000000000＂时，根据正常数模转换模式可知这个数字输入在理想情况下其PMOS电流源对应输出P_ONTP和NMOS电流源对应输出N_OUTP 应当恰好对应输入数字码为＂10b’1111111111＂时输出模拟信号电压的一半。此时将按照顺序依次校准NMOS和PMOS电流源栅极电压偏置信号，当DAC 启动后便进入复位状态，此时将用于校准的数字时钟信号和此时由基准模块所产生的PMOS电流源与NMOS电流源栅压偏置作为校准模块的输入，因为PMOS电流源阵列与NMOS电流源阵列的栅压偏置信号均由基准模块中电流源栅压偏置信号复制得来，且同类型电流源阵列栅压为同一信号。将数字信号各个位置复位后开始校准，通过数字时钟信号来作为预校准模块的时钟信号控制预校准模块内计数器计数，以此控制内部电阻阵列，同时将P_OUTP与N_OUTP两路输出分别进行与电阻分压产生的标准1/2供电电压进行比较来控制计数器的计数，进而改变PMOS电流源阵列与NMOS电流源阵列栅压的大小。并在校准结束后将校准之后的电流源阵列栅极电压偏置锁存在相应位置上，数字预校准模块输出校准后的PMOS电流源与NMOS电流源阵列栅压偏置，并在下一个预校准模式来临之前固定该偏置电压不变。通过上述过程将NMOS电流源电压偏置和PMOS 电流源电压偏置依次校准完成。数字预校准模式用来解决因为工艺误差以及其他环境因素造成的PMOS电流源与NMOS电流源的偏差。并解决在中间电位时由于NMOS电流源和PMOS电流源输出切换时造成的输出电压跳变的问题。
正常数模转换模式：
在预校准完成之后，数字预校准模块使选通开关使能，数字输入寄存器读取电流舵DAC输入数字信号，将其经过寄存器同步之后输入10位同步数字码数字码至译码器单元，译码器单元通过对称译码器将输入的数字码译为多个数字信号。将译码后的数字信号分别输入至PMOS电流源开关驱动单元与NMOS电流源开关驱动单元，两路开关驱动单元输入相同。经过驱动单元后的数字信号作为开关驱动输出INP#P，INN#P，INP#N，INN#N。且INP#N与INN#P，INP#P与 INN#N为逻辑相同的信号，且INP#N与INN#P与译码器输出数字信号逻辑相同， INP#P与INN#N与译码器输出数字信号逻辑相反。驱动模块输出的数字信号作为MOS开关的栅压控制输出电流源阵列的每一路导通与否来控制其输出电流的大小，从而控制施加在负载电阻上电流的大小。
本发明电流舵DAC采用四元驱动，即经过电流源差分驱动后PMOS电流源与NMOS电流源开关阵列各有一组差分数字信号控制其电流源的差分输出，使得输出双差分电压，分别为NOUT_P、NOUT_N、POUT_P、POUT_N。其随着输入数字码递增，输出POUT_P电压为0～1/2*VDD～0，POUT_N电压为 1/2*VDD～0～1/2*VDD；NOUT_N电压为1/2*VDD～VDD～1/2*VDD，NOUT_P 电压为VDD～1/2*VDD～VDD。即译码器采用对称译码器使得其译码器四路输出在译码器输入数字码为＂10b’1000000000＂中间值时达到译码器输出最大值(译码器输出数字信号为全1)，且输出左右对称，即译码器输入差分的数字信号时输出相同。选通开关模块在输出端选通时需检测DAC输入数字信号最高位数字码，最高位数字码为0时输出正端选通POUT_P，负端选通NOUT_P；最高位数字码为1时，输出正端选通NOUT_P，负端选通POUT_P，由此实现输出差分轨对轨电压信号。
传统的以增加输出级放大器来实现轨对轨输出的电流舵型DAC其线性度一般较差，且因为其输出级MOS器件工作状态的不确定使得电路静态工作点易受外界温度等的干扰。
本发明通过四元驱动以及双差分输出的方式，使得以NMOS作为电流源的输出单元输出电压范围为地到电源电压一半，以PMOS作为电流源的输出单元输出电压范围为电源电压的一半到电源电压，从而由双路差分输出的切换实现该发明电流舵DAC的轨对轨输出，并且因为两个电流源模块全通时输出电流大小仅为使用单电流源模块时的二分之一，因此并未增加电路功耗；并且本发明增加预校准模块，能够避免由不同器件类型构成的电流源在相同的外界环境影响下会产生不同的电流源误差导致的两种类型电流源不匹配而引起的DAC性能下降的问题。
附图说明
图1是本发明的电路结构示意图。
图2是本发明中数字预校准模块结构示意图。
图3是本发明中对称译码器图。
图4是本发明中数字校准流程图。
具体实施方式
为了便于本领域普通技术人员理解和实施本发明，下面结合实施例对本发明作进一步的详细描述，应当理解，此处所描述的实施示例仅用于说明和解释本发明，并不用于限定本发明。
实施例：如图1所示，一种带有自校准功能的轨到轨电流舵DAC结构，包括数字输入寄存器、译码器、PMOS电流源差分驱动、NMOS电流源差分驱动、 PMOS电流源、NMOS电流源、数字预校准模块和选通开关，数字输入寄存器接收外部数字输入并传输至译码器，译码器对输入数字信号进行译码之后将其数字信号传送至PMOS电流源差分驱动和NMOS电流源差分驱动，PMOS电流源差分驱动和NMOS电流源差分驱动分别连接到PMOS电流源和NMOS电流源，数字预校准模块连接到PMOS电流源和NMOS电流源，选通开关连接到PMOS 电流源和NMOS电流源。
当DAC上电后，将首先进入数字预校准模式，数字预校准模块主要由核心数字逻辑模块来控制整个电路工作，并控制对应开关选通回路，确保电路在进行校准时与外界连接断开。此处假设该发明电流舵DAC为10bit DAC。
如图2和4所示，当电路上电后进入预校准模式，对所有数字模块(403)、 (405)、(406)、(501)进行复位，其中尤为注意对正反馈模块(405)和(406) 的复位。在完成复位后电路正式进入预校准流程，依次对NMOS和PMOS电流源栅压进行校准。图2中(101)所示的输出模块中NMOS(102)电流源和PMOS电流源 (105)为电流源阵列中的其中一个举例，实际电路中VN和VP并联至所有对应电流源栅极以实现对各电流源的校准。此时译码器电路的输入与DAC数字输入断开，被数字预准模块钳位至＂10b’1000000000＂，从而使得此时节点(103)与 (104)的理想期望电压值为1/2*VDD。
校准NMOS电流源栅压时，将(301)开关阵列的S4开关闭合，并断开开关 S3，此时(101)的输出模块中的差分输出的P半边输出(103)被耦合至(401) 模块的比较器(404)负输入端，将由电阻分压网络产生的1/2*VDD电压送至比较器(404)的正输入端。
电阻分压网络：以图中205电阻网络所示，由于电流源栅极电压偏置值受外界环境等影响并未波动太大，因此我们可以使R1和Rn为阻值比R2-Rn-1大的多的电阻。其中Verror是电流源的偏置电压在工艺和其他非理想因素下造成的最大波动。以确保电阻整列的最上端和最下端所产生的电压范围是大于要校准的误差的最大值。
Figure RE-GDA0003836738500000061
当NMOS电流源校准开始时数字逻辑模块将控制开关阵列(203)与电阻网络 (202)中最低电压相连接的开关导通，S5由下端口拨至上端口，使得MUX(405) 与触发器耦合，并将电阻网络中最低输出电压耦合至(101)模块中NMOS电流源阵列所有NMOS电流源栅极，此时所对应栅极的电压改变每一路MOS电流源的电流大小，并通过负载电阻被转化成节点(103)电压，将该电压输出至比较器(404) 负输入端，比较器将比较结果输出至D触发器(403)CK端，并作为触发器的时钟信号。该触发器为下降沿触发。在设计时会确保此时的VN栅极电压所对应的节点(103)电压低于1/2*VDD，即开始比较时比较器的输出为高电平，D触发器此时输出为0。同时CK信号输入至数字逻辑模块(501)，数字逻辑模块内的移位寄存器控制开关阵列(203)依次逐个导通，VN电压逐步抬升，直至VN电压转化的电压(103)高于1/2*VDD电压一个电阻步进所产生的电压差以内，比较器(404)的输出由高电平翻转至低电平，触发器(403)将D端数据“1”传送至输出端Q。此时开关S5是闭合的上端口，S6闭合的是下端口“0”。Q为“1”后，由MUX构成的正反馈电路(405)持续保持输出为“1”。此时经过反相器后的FLAG1＝0，即此时FLAG1与CK组成的与门输出为0，使CK不再使能于数字逻辑模块。移位寄存器停止工作，不再改变开关阵列(203)状态，VN上所施加的栅极偏置电压被固定，NMOS电流源校准结束工作。
数字逻辑模块电路检测到FLAG1＝0后继续进入PMOS电流源输出校准状态，开关S4断开，开关S3闭合，将D触发器(403)、数字逻辑电路(501)与正反馈电路(405)复位，电压(104)传输至比较器(404)负输入端。并且，同时数字逻辑模块内的移位寄存器将会选通控制(206)电阻阵列。此时开关S6会拨至上端口与触发器输出端Q相连接。由于相同的原因，此时PMOS电流源所控制的端点(104)电压低于1/2*VDD，比较器(404)输出为高电平，随着时钟信号输入，移位寄存器控制开关阵列(206)的开关依次逐个导通。VP电压步进增加，直到VP电压转化的(104)电压恰好高于1/2*VDD电压一个电阻步进所产生的电压差以内，比较器(404)的输出由高电平反转至低电平，使得Q端输出由低电平变为高电平，经由正反馈锁存模块(406)将输出锁定至高电平，此时“FALG2”将会被变为低电平，CK信号不再使能于数字逻辑模块。此时数字逻辑模块内移位寄存器停止移位，其所控制的开关阵列(206)也保持恒定，VP电压保持恒定。
校准模式结束后，电路将会保持校准后的VN和VP电压，进行正常数模转换模式，电路中译码器输入为电流舵DAC输入端数字寄存器，经过对称译码器将输入数字码译码至驱动电路，对称译码器实现输入数字信号差分时输出信号相等。如图3所示，当输入数字码最高位为0时，MUX选通输入数字信号D(1)、D(2)…… D(N-1)，译码器正常译除最高位外输入数字码，此时最高位为0，是否译最高位不影响其输出译码。当最高位为1时，MUX选通输入数字信号的反，译码器正常译除最高位外输入数字码的反，以此实现对称译码，使输入差分数字码时译码输出相等，以此实现对称译码的功能。
四元驱动电路各自控制PMOS电流源模块与NMOS电流源模块阵列的开关，将输出电流通过负载电阻转化为双差分输出电压POUT_P、POUT_N、NOUT_P、NOUT_N。
选通开关检测电流舵DAC输入数字码最高位，以此确定输出模拟量与 1/2*VDD的大小之比。最高位数字码为0，表示电流舵DAC正端输出模拟电压信号小于1/2*VDD，输出正端选通POUT_P，同理负端选通NOUT_P；如最高位数字码为1，表示正端输出模拟电压信号大于1/2*VDD，输出正端选通NOUT_P，同理负端选通POUT_P，由此实现输出差分轨对轨电压信号。
以上所述仅为本发明的实施方式而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理的内所作的任何修改、等同替换、改进等，均应包括在本发明的权利要求范围之内。

Claims (7)

1.一种带有自校准功能的轨到轨电流舵DAC结构，其特征在于，包括数字输入寄存器、译码器、PMOS电流源差分驱动、NMOS电流源差分驱动、PMOS电流源、NMOS电流源、数字预校准模块和选通开关，所述数字输入寄存器接收外部数字输入并传输至所述译码器，所述译码器对输入数字信号进行译码之后将其数字信号传送至PMOS电流源差分驱动和NMOS电流源差分驱动，所述PMOS电流源差分驱动和NMOS电流源差分驱动分别连接到PMOS电流源和NMOS电流源，所述数字预校准模块连接到所述PMOS电流源和NMOS电流源，所述选通开关连接到所述PMOS电流源和NMOS电流源。
2.根据权利要求1所述的带有自校准功能的轨到轨电流舵DAC结构，其特征在于，该DAC结构在工作时分为：预校准模式和正常数模转换模式。
3.根据权利要求2所述的带有自校准功能的轨到轨电流舵DAC结构，其特征在于，所述预校准模式为：
设定电流舵DAC为10bit DAC，在电路正式开始进行数模转换前，电路将会首先进入预校准模式，此时预校准模式将会将DAC外部数字输入、电路选通开关模块暂时断开，使其OUTP，OUTN无输出信号，并将输入数字寄存器的输出钳位至固定的数字值＂10b’1000000000＂，数字输入寄存器将钳位的数字信号经过时钟同步之后传输至译码器单元，译码器通过对输入数字信号进行译码，之后将其数字信号传送至电流源差分驱动单元，使其译码之后的同步多个数字输出信号作为每一路电流源MOS开关的驱动信号，以此控制每一路电流源开关的通断，来控制输出总电流的大小，并通过负载电阻转化为电路所需的模拟电压信号，将按照顺序依次校准NMOS和PMOS电流源栅极电压偏置信号，当DAC启动后便进入复位状态，此时将用于校准的数字时钟信号和此时由基准模块所产生的PMOS电流源与NMOS电流源栅压偏置作为校准模块的输入，将数字信号各个位置复位后开始校准，通过数字时钟信号来作为预校准模块的时钟信号控制预校准模块内计数器计数，以此控制内部电阻阵列，同时将P_OUTP与N_OUTP两路输出分别进行与电阻分压产生的标准1/2供电电压进行比较来控制计数器的计数，进而改变PMOS电流源阵列与NMOS电流源阵列栅压的大小，并在校准结束后将校准之后的电流源阵列栅极电压偏置锁存在相应位置上，数字预校准模块输出校准后的PMOS电流源与NMOS电流源阵列栅压偏置，并在下一个预校准模式来临之前固定该偏置电压不变，通过上述过程将NMOS电流源电压偏置和PMOS电流源电压偏置依次校准完成。
4.根据权利要求3所述的带有自校准功能的轨到轨电流舵DAC结构，其特征在于，所述正常数模转换模式为：
在预校准完成之后，数字预校准模块使选通开关使能，数字输入寄存器读取电流舵DAC输入数字信号，将其经过寄存器同步之后输入10位同步数字码数字码至译码器单元，译码器单元通过对称译码器将输入的数字码译为多个数字信号，将译码后的数字信号分别输入至PMOS电流源开关驱动单元与NMOS电流源开关驱动单元，两路开关驱动单元输入相同，经过驱动单元后的数字信号作为开关驱动输出INP#P，INN#P，INP#N，INN#N，且INP#N与INN#P，INP#P与INN#N为逻辑相同的信号，且INP#N与INN#P与译码器输出数字信号逻辑相同，INP#P与INN#N与译码器输出数字信号逻辑相反，驱动模块输出的数字信号作为MOS开关的栅压控制输出电流源阵列的每一路导通与否来控制其输出电流的大小，从而控制施加在负载电阻上电流的大小。
5.根据权利要求4所述的带有自校准功能的轨到轨电流舵DAC结构，其特征在于，该DAC采用四元驱动：经过电流源差分驱动后PMOS电流源与NMOS电流源开关阵列各有一组差分数字信号控制其电流源的差分输出，使得输出双差分电压，分别为NOUT_P、NOUT_N、POUT_P、POUT_N，其随着输入数字码递增，输出POUT_P电压为0～1/2*VDD～0，POUT_N电压为1/2*VDD～0～1/2*VDD；NOUT_N电压为1/2*VDD～VDD～1/2*VDD，NOUT_P电压为VDD～1/2*VDD～VDD。
6.根据权利要求5所述的带有自校准功能的轨到轨电流舵DAC结构，其特征在于，所述译码器采用对称译码器使得其译码器四路输出在译码器输入数字码为＂10b’1000000000＂中间值时达到译码器输出最大值，且输出左右对称，即译码器输入差分的数字信号时输出相同。
7.根据权利要求6所述的带有自校准功能的轨到轨电流舵DAC结构，其特征在于，所述选通开关模块在输出端选通时需检测DAC输入数字信号最高位数字码，最高位数字码为0时输出正端选通POUT_P，负端选通NOUT_P；最高位数字码为1时，输出正端选通NOUT_P，负端选通POUT_P，由此实现输出差分轨对轨电压信号。
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