CN110365317B - 具有自适应延迟补偿的高精度混合型数字脉宽调制器 - Google Patents

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Abstract

具有自适应延迟补偿的高精度混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，粗调模块用于产生计数信号和比较信号；细调模块包括校准模块、延迟链、自适应延迟补偿模块和第一多路复用器，校准模块用于产生校准码并实时修正校准码和产生输入脉冲信号，延迟链将输入脉冲信号经过2n‑1‑k个第一延时单元后输出到校准模块的校准端和自适应延迟补偿模块的输入端，由自适应延迟补偿模块的k个第二延迟单元进行延迟，第一多路复用器根据低位输入信号选择将输入脉冲信号、2n‑1‑k个第一延迟单元的输出信号或k个第二延迟单元的输出信号中的一个信号输出并与计数信号共同产生数字脉宽调制信号。本发明具有高精度和高线性度的特点。

Description

具有自适应延迟补偿的高精度混合型数字脉宽调制器
技术领域
本发明属于电力电子技术领域，具体涉及一种具有自适应延迟补偿的高精度混合型数字脉宽调制器(Digital Pulse With Modulation,DPWM)。
背景技术
近年来，随着国内外工艺的发展，CMOS工艺的特征线宽得以大幅度的减小，数字电路的集成度也越来越高，可以应对高端应用，在维持较低成本的同时，设计更为复杂的功能。数字控制的开关电源逐渐从学术研究上崭露头角，并且走向市场。在数字开关电源中，数字脉宽调制器DPWM是用于产生数字驱动控制信号的模块，生成具有相应占空比的周期控制信号，从而驱动功率管，通过调节不同的导通关断时间来控制开关周期，最后达到控制整体电路的输出电压。DPWM模块的精度、线性度、面积、功耗等指标是影响数字电源系统指标的重要一环。DPWM的精度直接决定了占空比信号的控制精度，线性度会对环路的稳定性产生重要影响，而面积和功耗的关系也应很好地折中。
目前，典型的DPWM主要有计数器型DPWM和延时链型DPWM两种。对于更为高端的应用，则需要采用混合型DPWM结构。混合型DPWM结合了计数器和延时链，利用了各自的优点、削弱了各自的弊端。但是混合型DPWM也存在误差大和精度低的问题。
发明内容
针对传统DPWM在精度方面的问题，本发明提出一种具有自适应延迟补偿的高精度混合型数字脉宽调制器DPWM，在现有的混合型DPWM上进行改进，消除了现有的混合型DPWM的误差，实现不同工作状态下都具有较高的输出精度。
本发明的技术方案为：
具有自适应延迟补偿的高精度混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，
所述粗调模块用于在一个开关周期内对计数时钟信号进行计数并产生计数信号连接到所述数字逻辑模块的第一输入端，所述粗调模块还用于将所述计数信号与高位输入信号进行比较产生比较信号，并在每个开关周期结束后复位所述计数信号和比较信号；
所述细调模块包括校准模块、延迟链和第一多路复用器，
所述延迟链包括2n-1-k个级联的第一延迟单元，n和k均为正整数，且2n-1>k，每个所述第一延迟单元的输入端连接前一个所述第一延迟单元的输出端，其中级联的第一个所述第一延迟单元的输入端作为所述延迟链的输入端；
所述校准模块的时钟端连接所述计数时钟信号，其校准端连接所述延迟链中级联的最后一个所述第一延迟单元的输出端，其复位端连接所述比较信号；所述校准模块用于产生校准码，并在所述计数时钟信号的上升沿来临时根据其校准端输入的信号将所述校准码加一或减一；所述校准模块还用于在所述计数时钟信号的上升沿来临时将所述比较信号与校准清零信号相与后产生输入脉冲信号输出到所述延迟链的输入端，其中所述校准清零信号为高电平表示正在进行校准，所述校准清零信号为低电平表示没有进行校准；
所述第一多路复用器的选择端连接低位输入信号，其输出端连接所述数字逻辑模块的第二输入端；
所述数字逻辑模块的输出端产生数字脉宽调制信号；
所述细调模块还包括自适应延迟补偿模块，所述自适应延迟补偿模块包括k个级联的第二延迟单元，每个所述第二延迟单元的输入端连接前一个所述第二延迟单元的输出端，其中级联的第一个所述第二延迟单元的输入端连接所述延迟链中级联的最后一个所述第一延迟单元的输出端；
所述校准码用于控制每一个所述第一延迟单元和每一个所述第二延迟单元的延迟路径；
所述第一多路复用器的输入端连接所述输入脉冲信号、2n-1-k个所述第一延迟单元的输出端和k个所述第二延迟单元的输出端。
具体的，所述校准码为m位，m为正整数；所述第一延迟单元和第二延迟单元结构相同，所述第一延迟单元包括2m个延迟时间不同的延迟路径和一个第二多路复用器，每个所述延迟路径的输入端连接所述第一延迟单元的输入端，每个所述延迟路径的输出端连接所述第二多路复用器的输入端；所述第二多路复用器的选择端连接所述m位的校准码，其输出端作为所述第一延迟单元的输出端。
具体的，所述第一延迟单元和第二延迟单元结构相同，所述第一延迟单元包括两条延迟路径；所述校准码为n位，所述延迟链还包括译码器，所述译码器用于将n位校准码转换为2n位二进制校准码；所述2n位二进制校准码中去除任意一位后，剩余的2n-1位二进制校准码中的高2n-1-k位用于控制2n-1-k个所述第一延迟单元的延迟路径，剩余的2n-1位二进制校准码中的低k位用于控制k个所述第二延迟单元的延迟路径。
具体的，所述粗调模块包括计数器和比较器，所述计数器的时钟端连接所述计数时钟信号，其复位端连接复位信号，其输出端输出所述计数信号；所述比较器的时钟端连接所述计数时钟信号，其复位端连接所述复位信号，其第一输入端连接所述计数信号，其第二输入端连接所述高位输入信号，其输出端输出所述比较信号。
具体的，所述校准模块还包括使能端，校准模块的使能端连接所述复位信号。
本发明的有益效果为：本发明采用自适应延迟补偿来补偿系统的逻辑延迟以实现高精度的DPWM功能，提高DPWM的精确性；提出一种不使用译码器的延迟单元，能够将延迟时间均匀分割，具有高线性度的特点。
附图说明
图1是本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器的整体结构示意图。
图2是本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器中粗调模块的一种结构示意图。
图3是本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器中具有自适应延迟补偿的细调模块的一种结构示意图。
图4是本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器中自适应延迟补偿优化设计的结构示意图。
图5是本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器的时序图。
图6是本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器中延迟链的另一种实现结构示意图。
图7是本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器中延迟单元的另一种实现结构示意图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器的整体结构如图1所示，本发明的全局输入信号包括计数时钟信号clks、高位输入信号dh、低位输入信号dl、复位信号RSTn，输出信号为数字脉宽调制信号dpwm。其中计数时钟信号clks是计数时钟的周期性信号，数字脉宽调制器输入的数字信号分为高位输入信号dh和低位输入信号dl，高位输入信号dh作为高位粗调信号，决定了细调延迟链的输出；低位输入信号dl作为低位细调信号，决定了粗调的计数个数，低位输入信号dl和高位输入信号dh共同决定了dpwm的脉宽；复位信号RSTn为全局复位信号。本发明提出的具有自适应延迟补偿高精度混合DPWM在传统混合型DPWM基础上增加了自适应延迟补偿部分，结合图1描述各模块的功能。本发明提出的混合型DPWM包括粗调模块、具有自适应延迟补偿的细调模块和数字逻辑模块。
粗调模块的一种实现结构如图2所示，包括计数器和比较器，计数器的时钟端连接计数时钟信号clks，其复位端连接复位信号RSTn，其输出端输出计数信号counter_out；比较器的时钟端连接计数时钟信号clks，其复位端连接复位信号RSTn，其第一输入端连接计数信号counter_out，其第二输入端连接高位输入信号dh，其输出端输出比较信号comp_out。
粗调模块有3个输入信号，高位输入信号dh、计数时钟信号clks、复位信号RSTn；有2个输出信号，计数时钟信号clks通过计数器在一个开关周期内对计数时钟信号进行计数后与高位输入信号dh进行比较输出比较信号comp_out给细调模块，计数器输出的计数信号counter_out输入给数字逻辑模块。在每个开关周期结束后通过复位信号RSTn复位计数信号counter_out和比较信号comp_out。计数信号counter_out代表DPWM的粗调信息，比较信号comp_out代表DPWM的脉宽信息。
下面结合附图2详细描述粗调模块的工作过程。计数器完成对计数时钟信号clks的计数以及一个开关周期信号的输出完成后的复位。reset复位端由全局复位信号RSTn输入，计数时钟信号clks输入到时钟端clk，计数器的输出端out1输出计数信号counter_out比较器的第一输入端A。当复位信号RSTn为1时计数器的输出端out1输出为0。
比较器通过比较计数器输出的计数信号counter_out和高位粗调信号dh，输出宽度为一个计数周期的脉冲信号。比较器的第一输入端A输入计数器输出的计数信号counter_out，比较器的第二输入端B输入高位粗调信号dh，复位端reset输入全局复位信号RSTn。比较器的输出端Y输出比较信号comp_out，输入给校准模块的复位端reset。
本发明提出的细调模块，设置了自适应延迟补偿模块，如图3所示，细调模块包括校准模块、延迟链、自适应延迟补偿模块和第一多路复用器，细调模块有3个输入信号，低位输入信号dl、计数时钟信号clks和粗调模块输出的比较信号comp_out；有1个输出信号，输出复用器信号mux_out输入给数字逻辑模块。通过校准码控制的延迟链延迟后，再通过自适应延迟补偿模块进行延迟补偿后，根据低位输入信号dl选择细调输出信号mux_out。
其中校准模块的时钟端clk连接计数时钟信号clks，其校准端d连接延迟链中级联的最后一个第一延迟单元的输出端输出的延迟信号delaylin_out[2n-k-1]，其复位端reset连接比较信号comp_out，一些实施例中校准模块还包括使能端en连接全局复位信号RSTn；校准模块用于产生校准码correction_code，并在计数时钟信号clks的上升沿来临时根据其校准端输入的信号delaylin_out[2n-k-1]将校准码correction_code加一或减一；校准码correction_code用于控制每一个第一延迟单元和每一个第二延迟单元的延迟路径；校准模块还用于在计数时钟信号clks的上升沿来临时将比较信号comp_out与校准清零信号相与后产生输入脉冲信号delayline_in输出到延迟链的输入端in，其中校准清零信号为高电平表示正在进行校准，校准清零信号为低电平表示没有进行校准。校准模块的校准端d由经过(2n-1-k)个第一延迟单元后的延迟信号反馈输入，根据该信号在下一个计数时钟信号clks上升沿来临时的状态来判断校准码是加一或是减一。
延迟链包括2n-1-k个级联的第一延迟单元，n和k均为正整数，且2n-1>k，n越大细调分辨率越高，对工艺的要求更高，k的取值由工艺而定。每个第一延迟单元的输入端连接前一个第一延迟单元的输出端，其中级联的第一个第一延迟单元的输入端作为延迟链的输入端。
自适应延迟补偿模块包括k个级联的第二延迟单元，每个第二延迟单元的输入端连接前一个第二延迟单元的输出端，其中级联的第一个第二延迟单元的输入端连接延迟链中级联的最后一个第一延迟单元的输出端。
第一多路复用器的输入端data连接输入脉冲信号、2n-1-k个第一延迟单元的输出端和k个第二延迟单元的输出端，第一多路复用器的输入信号共2n位延迟输出delayline_out信号；第一多路复用器选择端连接n位的低位输入信号dl，由dl的n位信号来选择输出对应哪一位的delayline_out信号；第一多路复用器的输出端输出mux_out信号连接数字逻辑模块的第二输入端。
校准模块产生的校准码用于控制每一个第一延迟单元和每一个第二延迟单元的延迟路径。其中延迟链中第一延迟单元和自适应延迟补偿模块中第二延迟单元的结构可以使用传统的具有两条延迟路径的结构，该种结构需要配合译码器使用。如图3所示，本实施例中延迟链中第一延迟单元和自适应延迟补偿模块中第二延迟单元都为具有两条延迟路径的结构，延迟链还包括译码器，译码器为高线性度的译码器，校准模块产生的n位校准码correction_code输出到高线性度译码器的输入端indec，译码器用于将n位校准码转换为2n位二进制校准码；由于要产生控制2n-1-k个第一延迟单元和k个第二延迟单元的译码，所以本实施例中校准模块产生的校准码为n位。将2n位二进制校准码中去除任意一位后，剩余的2n-1位二进制校准码中的高2n-1-k位作为延迟链的输入用于控制2n-1-k个第一延迟单元的延迟路径，剩余的2n-1位二进制校准码中的低k位作为自适应延迟补偿模块的输入用于控制k个第二延迟单元的延迟路径。为了提高其线性度，本领域技术人员通常会设置控制信号为1的单元尽可能地均匀分散。
采用的自适应延迟补偿优化设计主要是对延迟链的优化，本实施例中结合自适应延迟补偿优化设计的结构示意图(图4)来描述延迟补偿优化结构。
延迟链由2n-1-k个第一延迟单元组成。延迟链的输入端in连接由校准模块输出的输入脉冲信号delayline_in；校准端correction共2n-1-k位，通过高线性度译码器模块译码后的2n-1-k位二进制校准码输入，本实施例中将第一位舍去(当然也可以将最后一位或中间的任意位舍去)，即二进制校准码中的控制信号cor_code[1:2n-k-1]控制2n-1-k个第一延迟单元，每一位控制信号分别控制1个第一延迟单元，选择输入的脉冲信号经过该第一延迟单元的大延迟(t1)路径或是小延迟(t2)路径，从而控制延迟链的输出端out输出2n-k-1位delayline_out信号；同理自适应延迟补偿模块由二进制校准码中的控制信号cor_code[2n-k:2n-1]控制k个第二延迟单元，产生k位delayline_out信号与延迟链输出的2n-k-1位delayline_out信号以及输入脉冲信号delayline_in合并后共输入2n位delayline_out信号给多路复用器的输入端data，且延迟链的输出端d输出第2n-1-k个第一延迟单元的输出信号输入给校准模块的校准端d和自适应延迟补偿模块的输入端in。
自适应延迟补偿模块的输入端in的信号为延迟链的输出端d输出的delayline_out[2n-k-1]信号，校准端correction为高线性度译码器是输出端cor_code输出的后k位控制信号cor_code[2n-k:2n-1]，每一位控制信号分别控制1个第二延迟单元，选择输入的脉冲信号经过该第二延迟单元的大延迟(t1)路径或是小延迟(t2)路径，从而控制自适应延迟补偿模块的输出端out输出k位delayline_out信号，与延迟链输出的2n-k-1位delayline_out信号和输入脉冲信号delayline_in合并后共输入2n位delayline_out信号给多路复用器的输入端data。自适应延迟补偿是把粗调与细调两部分的逻辑延迟之和再用k个第二延迟单元进行延迟补偿。设1个第二延迟单元的最小延迟路径为t1，最大延迟路径为t2，则k个第二延迟单元能实现的延迟范围为k×t1～k×t2，通过适当的调节可以实现自适应延迟补偿的延迟等于粗调与细调的延迟之和，对系统的延迟进行补偿，得到高精度的dpwm信号，且该补偿延迟与粗调、细调延迟之和一起随工艺同步变化，能实现自适应延迟补偿功能。
细调模块通过校准模块校准延迟链，通过高线性度译码器保证高线性度的译码后控制延迟链的路径，再通过自适应延迟补偿模块，对系统延迟进行适应工艺与环境变化的自适应延迟补偿，最后由多路复用器输出受细调位数控制的mux_out信号。延迟链与自适应延迟补偿模块的校准输入端correction输入的每一位cor_code[0:2n-1]控制信号分别控制1个第一延迟单元或第二延迟单元，选择输入的脉冲信号经过该单元的大延迟(t1)路径或是小延迟(t2)路径，从而控制自适应延迟补偿是把粗调与细调两部分的逻辑延迟之和再用k个延迟单元进行延迟补偿。
数字逻辑模块有3个输入端，输入粗调模块输出的计数信号counter_out、细调模块输出的mux_out信号和全局复位信号RSTn；有1个输出，输出数字脉宽调制信号dpwm，作为全局输出信号。数字逻辑模块由数字逻辑构成，采用传统的混合型DPWM的数字逻辑模块，根据粗调输出的计数信号counter_out和细调模块输出的mux_out信号产生高线性度高精度的数字脉宽调制信号dpwm；RSTn信号为全局复位信号计数信号。counter_out计数到一个周期结束时，将数字脉宽调制信号dpwm置1；细调模块输出的mux_out为1时，将数字脉宽调制信号dpwm置0。数字脉宽调制信号dpwm在每个计数周期(如0-2047个时钟周期)，都会被计数信号counter_out置1，然后等细调模块输出的mux_out到来时(粗调结束+细调结束)置0，实现一定占空比的数字脉宽调制信号dpwm。
下面再结合自适应延迟补偿优化设计的时序图(图5)详细说明本实施例提出的自适应延迟补偿实现数字脉宽调制器的具体功能。
clks信号为计数时钟信号，在计数时钟信号clks的一个上升沿信号到来时，输入脉冲信号delayline_in即d[0]信号输入给延迟链，但是由于系统的逻辑延迟t0的影响，d[0]信号将会比计数时钟信号clks的时钟上升沿延迟t0时间。并假设高线性度译码器使得控制码高线性度分布来控制延迟单元的大延迟(t1)路径或是小延迟(t2)路径，则可假设经过第一个延迟单元后，延迟d1时间，故d[1]在d[0]基础上再延迟d1时间，接下来d[2]比d[1]延迟t2时间……由于校准的原理是将校准信号delayline_out[2n-1-k]即d[2n-k-1]强行与计数时钟信号clks下一个上升沿信号对齐，所以延迟会直到d[2n-k-1]正好与计数时钟信号clks上升沿对齐，以上为传统的延迟链方式，从图5中可以直观看出传统的延迟方式在第d[2n-k-1]位信号时(也是传统延迟链结构的最后一位)校准对齐，会导致整个延迟链的时间宽度只有T-t0，故系统总输出的数字脉宽调制信号dpwm将会有较大误差。而本实施例设计在传统的延迟链之后加上了具有k×t1～k×t2可调节范围的自适应延迟补偿结构，具体做法是再使用k个延迟单元来实现。从图中可以看出经过自适应延迟补偿了t0时间宽度后，整个延迟链与自适应补偿结构的总时间宽度为T，则通过高线性度译码器则能实现更高精度的数字脉宽调制信号dpwm。且当自适应延迟补偿单元确定之后，自适应补偿的延迟部分会与系统延迟一同随工艺偏差与温度等影响同方向偏移，实现自适应补偿。
除了图3结构，本发明还提出了另一种结构的延迟单元用来实现第一延迟单元和第二延迟单元，以第一延迟单元为例进行说明。如图6所示，延迟链包括2n-1-k个第一延迟单元，每个第一延迟单元的结构如图7所示，第一延迟单元包括2m个延迟时间不同的延迟路径和一个第二多路复用器，延迟时间的设置可以采用不同个数的缓冲器，如第i个延迟路径包括i个级联的缓冲器，其中i∈[1,2m]。每个延迟路径的输入端连接第一延迟单元的输入端，每个延迟路径的输出端连接第二多路复用器的输入端；第二多路复用器的选择端连接校准码，其输出端作为第一延迟单元的输出端。校准码直接控制第一延迟单元选择延迟路径，因此校准码的位数与第一延迟单元中的延迟路径数有关，校准模块产生m位的校准码。本实施例中不需要将校准码译码为二进制编码，且一个延迟单元中包括多条延迟路径，由于同样的校准码控制各个延迟单元，因此每个延迟单元选择的延迟路径相同，延时时间被均匀分割，实现了延迟链的线性化，提高了延迟链的输出精度。
同样的自适应延迟补偿模块中的第二延迟单元也可以采用图6和图7结构的延迟单元，且第一延迟单元和第二延迟单元的结构不用完全相同，可以分别采用两种实施例中涉及的延迟单元结构。
综上可知，本发明提出的具有自适应延迟补偿的高精度混合数字脉宽调制器是基于混合DPWM的结构，通过采用自适应延迟补偿来补偿系统的逻辑延迟以实现高精度的DPWM功能，较传统的混合型DPWM采用了自适应延迟补偿技术，实现了更高的精度；另外提出一种不使用译码器的延迟单元，能够将延迟时间均匀分割，具有高线性度的特点。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (5)

1.具有自适应延迟补偿的高精度混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，
所述粗调模块用于在一个开关周期内对计数时钟信号进行计数并产生计数信号连接到所述数字逻辑模块的第一输入端，所述粗调模块还用于将所述计数信号与高位输入信号进行比较产生比较信号，并在每个开关周期结束后复位所述计数信号和比较信号；
所述细调模块包括校准模块、延迟链和第一多路复用器，
所述延迟链包括2n-1-k个级联的第一延迟单元，n和k均为正整数，且2n-1>k，每个所述第一延迟单元的输入端连接前一个所述第一延迟单元的输出端，其中级联的第一个所述第一延迟单元的输入端作为所述延迟链的输入端；
所述校准模块的时钟端连接所述计数时钟信号，其校准端连接所述延迟链中级联的最后一个所述第一延迟单元的输出端，其复位端连接所述比较信号；所述校准模块用于产生校准码，并在所述计数时钟信号的上升沿来临时根据其校准端输入的信号将所述校准码加一或减一；所述校准模块还用于在所述计数时钟信号的上升沿来临时将所述比较信号与校准清零信号相与后产生输入脉冲信号输出到所述延迟链的输入端，其中所述校准清零信号为高电平表示正在进行校准，所述校准清零信号为低电平表示没有进行校准；
所述第一多路复用器的选择端连接低位输入信号，其输出端连接所述数字逻辑模块的第二输入端；
所述数字逻辑模块的输出端产生数字脉宽调制信号；
其特征在于，所述细调模块还包括自适应延迟补偿模块，所述自适应延迟补偿模块包括k个级联的第二延迟单元，每个所述第二延迟单元的输入端连接前一个所述第二延迟单元的输出端，其中级联的第一个所述第二延迟单元的输入端连接所述延迟链中级联的最后一个所述第一延迟单元的输出端；
所述校准码用于控制每一个所述第一延迟单元和每一个所述第二延迟单元的延迟路径；
设置所述自适应延迟补偿模块的延迟时间等于所述计数时钟信号和所述输入脉冲信号的延迟时间，使得所述延迟链和所述自适应延迟补偿模块的总延时为所述计数时钟信号的周期；
所述第一多路复用器的输入端连接所述输入脉冲信号、2n-1-k个所述第一延迟单元的输出端和k个所述第二延迟单元的输出端。
2.根据权利要求1所述的具有自适应延迟补偿的高精度混合型数字脉宽调制器，其特征在于，所述校准码为m位，m为正整数；所述第一延迟单元和第二延迟单元结构相同，所述第一延迟单元包括2m个延迟时间不同的延迟路径和一个第二多路复用器，每个所述延迟路径的输入端连接所述第一延迟单元的输入端，每个所述延迟路径的输出端连接所述第二多路复用器的输入端；所述第二多路复用器的选择端连接所述m位的校准码，其输出端作为所述第一延迟单元的输出端。
3.根据权利要求1所述的具有自适应延迟补偿的高精度混合型数字脉宽调制器，其特征在于，所述第一延迟单元和第二延迟单元结构相同，所述第一延迟单元包括两条延迟路径；所述校准码为n位，所述延迟链还包括译码器，所述译码器用于将n位校准码转换为2n位二进制校准码；所述2n位二进制校准码中去除任意一位后，剩余的2n-1位二进制校准码中的高2n-1-k位用于控制2n-1-k个所述第一延迟单元的延迟路径，剩余的2n-1位二进制校准码中的低k位用于控制k个所述第二延迟单元的延迟路径。
4.根据权利要求1-3任一项所述的具有自适应延迟补偿的高精度混合型数字脉宽调制器，其特征在于，所述粗调模块包括计数器和比较器，所述计数器的时钟端连接所述计数时钟信号，其复位端连接复位信号，其输出端输出所述计数信号；所述比较器的时钟端连接所述计数时钟信号，其复位端连接所述复位信号，其第一输入端连接所述计数信号，其第二输入端连接所述高位输入信号，其输出端输出所述比较信号。
5.根据权利要求4所述的具有自适应延迟补偿的高精度混合型数字脉宽调制器，其特征在于，所述校准模块还包括使能端，校准模块的使能端连接所述复位信号。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111327298B (zh) * 2020-03-12 2021-03-30 湖南毂梁微电子有限公司 一种超高精度数字脉冲信号产生电路及方法
CN113364434B (zh) * 2021-06-23 2024-03-01 中国科学院微电子研究所 一种占空比校准电路及方法
CN114355174B (zh) * 2022-03-17 2022-06-17 杭州加速科技有限公司 一种进位链延时测量校准方法及装置
CN114613402A (zh) * 2022-03-21 2022-06-10 东芯半导体股份有限公司 用于输入缓冲器的偏移消除校准电路的自对准控制电路
CN117675065A (zh) * 2022-08-31 2024-03-08 深圳市中兴微电子技术有限公司 时延校准装置及时延校准方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917353A (en) * 1995-02-15 1999-06-29 Stmicroelectronics, Inc. Clock pulse extender mode for clocked memory devices having precharged data paths
CN101496280A (zh) * 2006-02-22 2009-07-29 爱萨有限公司 自校准数字脉宽调制器（dpwm）
CN101657959A (zh) * 2007-03-16 2010-02-24 爱萨有限公司 基于非对称自振荡电路的数字式脉宽调制器
CN102832914A (zh) * 2012-09-17 2012-12-19 电子科技大学 一种数字脉冲宽度调制器电路
US8854099B1 (en) * 2013-10-23 2014-10-07 Analog Devices, Inc. Method and apparatus for high resolution delay line
KR20170029217A (ko) * 2015-09-07 2017-03-15 인제대학교 산학협력단 Dc-dc 컨버터의 더블-체인 디지털 펄스폭 변조기
CN109039312A (zh) * 2018-08-01 2018-12-18 电子科技大学 具有延迟链优化功能的混合型数字脉宽调制器
CN109088623A (zh) * 2018-08-01 2018-12-25 电子科技大学 一种适用于不同开关频率的高线性度混合数字脉宽调制器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667625B2 (en) * 2007-02-28 2010-02-23 Exar Corporation Universal and fault-tolerant multiphase digital PWM controller for high-frequency DC-DC converters
US7977994B2 (en) * 2007-06-15 2011-07-12 The Regents Of The University Of Colorado, A Body Corporate Digital pulse-width-modulator with discretely adjustable delay line

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917353A (en) * 1995-02-15 1999-06-29 Stmicroelectronics, Inc. Clock pulse extender mode for clocked memory devices having precharged data paths
CN101496280A (zh) * 2006-02-22 2009-07-29 爱萨有限公司 自校准数字脉宽调制器（dpwm）
CN101657959A (zh) * 2007-03-16 2010-02-24 爱萨有限公司 基于非对称自振荡电路的数字式脉宽调制器
CN102832914A (zh) * 2012-09-17 2012-12-19 电子科技大学 一种数字脉冲宽度调制器电路
US8854099B1 (en) * 2013-10-23 2014-10-07 Analog Devices, Inc. Method and apparatus for high resolution delay line
KR20170029217A (ko) * 2015-09-07 2017-03-15 인제대학교 산학협력단 Dc-dc 컨버터의 더블-체인 디지털 펄스폭 변조기
CN109039312A (zh) * 2018-08-01 2018-12-18 电子科技大学 具有延迟链优化功能的混合型数字脉宽调制器
CN109088623A (zh) * 2018-08-01 2018-12-25 电子科技大学 一种适用于不同开关频率的高线性度混合数字脉宽调制器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
An adaptive voltage scaling circuit based on dominate pole compensation;Ping Luo等;《2015 IEEE 11th International Conference on ASIC (ASICON)》;20160721;第1-4页 *
基于延迟锁定环技术的数字脉宽调制器的设计与实现;宋慧滨等;《电子器件》;20150420;第38卷(第2期);第327-331页 *

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