CN109039312B - 具有延迟链优化功能的混合型数字脉宽调制器 - Google Patents
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Abstract
具有延迟链优化功能的混合型数字脉宽调制器，属于电力电子技术领域。粗调模块利用比较器实现比较状态和时钟状态的转换，在比较状态下将计数时钟信号的计数信号和高位信号进行比较，在时钟状态将计数时钟信号进行修正后作为细调模块中校准单元的时序控制；细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，校准单元根据延迟链反馈的延迟信号作为校准信号产生校准码，再通过译码器将校准码译码后控制延迟链的路径，最后由多路复用器根据低位信号选择延迟链的对应输出作为细调模块的输出信号；数字逻辑模块根据粗调模块和细调模块的输出信号产生脉宽调制信号。本发明优化了延迟时间，能够得到更高精度的脉宽调制信号。
Description
技术领域
本发明属于电力电子技术领域，具体涉及一种具有延迟链优化功能的混合型数字脉宽调制器。
背景技术
数字脉宽调制器(Digital Pulse With Modulation,DPWM)负责将数字信号转化成一定占空比的脉冲信号。其应用如在数字开关电源中，由数字补偿器提供输入的数字信号，输出的脉冲信号输入给功率管，用于控制功率级中功率管的开关时间，通过调控开关时间，最终调控主体电路的输出电压。数字脉宽调制器DPWM的精度、面积、功耗等指标是影响其应用系统指标的重要一环。数字脉宽调制器DPWM的精度直接决定了占空比信号的控制精度，而面积和功耗的关系也应很好的折中。
数字脉宽调制器DPWM并不是一个比较成熟的模块，并没有一个公认的普适结构可以套用。近年来，国内外的学术界和工业界涌现出一大批数字脉宽调制器DPWM的结构与设计方法，目的在于提高数字脉宽调制器DPWM的精度。总结起来，一共有四种不同的数字脉宽调制器DPWM结构，分别是：计数器型，延迟链型，抖动型以及混合型。其中，混合型DPWM是计数器型DPWM和延迟链型DPWM的结合，是目前最先进的DPWM实现方法，具有面积小、精度高、功耗低的优点。混合型DPWM结合了计数器型DPWM和延迟链型DPWM，通过粗调和细调两种方式依次对精度进行调控。计数器进行计数后通过比较器进行比较，实现占空比的粗调，且减少了延迟链型DPWM中多路复用器的位数，减少了延迟链的长度，从而减少延迟链型DPWM的面积；利用多路复用器选择通过延迟链的波形，从而进行占空比的细调，且计数器的时钟频率降低到可以接受的水平，从而减小功耗。
混合型DPWM的工作原理如下所述：输入的数字信号被拆分为高m位的高位信号dh和低n位的低位信号dl，高m位的高位信号dh输入给粗调部分，当计数器所记数值与高m位的高位信号dh的二进制数值一致时，输出宽度为一个计数时钟周期的脉冲信号进入延迟链，至此粗调完成，细调开始。细调模块一般由延迟链和多路复用器组成，粗调输出的脉冲信号被用来选择作为n位输入的多路复用器的输入信号。细调模块中典型校准模块的时钟由计数时钟输入，以一个计数时钟的上升沿为延迟链开始的时间，通过下一个计数时钟的上升沿校准延迟链的结束时间，最终实现一个计数时钟周期的延迟时间。但是延迟链开始的时间会与时钟上升沿间存在一定的延迟td，从而使得最后得到的延迟链延迟时间为一个计数时钟周期减去td，小于设定值。
发明内容
针对上述传统混合型数字脉宽调制器存在的延迟链的延迟时间小于设定值的问题，本发明提出了一种具有延迟链优化功能的混合型数字脉宽调制器DPWM，准确实现了延迟链的延迟时间为一个计数时钟周期。
本发明的技术方案为：
具有延迟链优化功能的混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，所述数字逻辑模块用于根据所述粗调模块和细调模块的输出信号产生脉宽调制信号dpwm；
所述粗调模块包括计数器和比较器，
所述计数器的时钟端连接计数时钟信号clks，其复位端连接所述脉宽调制信号dpwm，其输出端输出计数信号counter_out；
所述比较器的第一输入端连接所述计数信号counter_out，其第二输入端连接高位信号dh，其第三输入端连接所述计数时钟信号clks，其第四输入端连接校准清零信号clr1，其模式选择端连接所述脉宽调制信号dpwm，其输出端输出比较信号comp_out作为所述粗调模块的输出信号；当所述脉宽调制信号dpwm为1时，选择所述比较器的第一输入端和第二输入端的信号接入所述比较器，当所述脉宽调制信号dpwm为0时，选择所述比较器的第三输入端和第四输入端的信号接入所述比较器；
所述细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，
所述校准单元的时钟端连接所述比较信号comp_out，其校准端连接校准信号，其复位端连接所述脉宽调制信号dpwm，其输出端输出所述校准清零信号clr1和n位校准码correction_code，其中n位正整数，且为低位信号dl的位数；
所述n位校准码correction_code的初始值为n个0，在所述比较信号comp_out的上升沿到来时进行校准，其中校准的具体方法为：此时所述校准信号为1则将所述n位校准码correction_code加1，此时所述校准信号为0则将所述n位校准码correction_code减1；
所述n位校准码correction_code处于校准过程时所述校准清零信号clr1为高电平，否则为低电平；
所述校准输出单元包括第一与门AND1，第一与门AND1的第一输入端连接所述比较信号comp_out，其第二输入端连接所述校准清零信号clr1，其输出端输出延迟输入信号deayline_in至所述延迟链的输入端；
所述延迟链包括2n个级联的延迟单元，所述延迟输入信号deayline_in依次经过所述2n个延迟单元，每个延迟单元产生一个延迟输出信号，共产生2n个延迟输出信号输出至所述多路复用器的数据输入端，以所述2n个延迟输出信号中的其中一个延迟输出信号作为所述校准信号；每个延迟单元有两条延迟时间分别是t1和t2的延迟路径，t1>t2；
所述译码器根据所述n位校准码correction_code产生2n位控制信号分别控制所述2n个延迟单元选择不同延迟时间的延迟路径；
所述多路复用器根据所述低位信号dl选择对应的所述延迟输出信号，并产生所述细调模块的输出信号。
具体的，所述比较器的使能端连接使能信号EN，所述比较器的使能端连接所述使能信号EN，所述校准单元的使能端连接所述使能信号EN。
具体的，所述延迟链中的每个延迟单元的模式选择端连接所述译码器产生的对应该延迟单元的控制信号，其输入端连接前一个延迟单元的输出端，其中第一个延迟单元的输入端连接所述延迟输入信号delayline_in，所述2n个延迟单元的输出端分别输出对应的所述2n个延迟输出信号。
具体的，所述延迟单元包括第二与门、或非门、第一反相器和偶数个级联的第二反相器；
第二与门的第一输入端作为所述延迟单元的输入端并通过所述偶数个级联的第二反相器后连接或非门的第一输入端，其第二输入端作为所述延迟单元的模式选择端，其输出端连接或非门的第二输入端；
第一反相器的输入端连接或非门的输出端，其输出端作为所述延迟单元的输出端。
具体的，以级联的第2n-1个延迟单元输出的延迟输出信号作为所述校准信号。
具体的，所述数字逻辑模块包括第三与门AND3、第四与门AND4、第五与门AND5、第二或非门NOR2和第三或非门NOR3，
第五与门AND5的第一输入端连接所述比较信号comp_out，其第二输入端连接所述脉宽调制信号dpwm，其输出端连接第三与门AND3的第一输入端；
第三与门AND3的第二输入端连接所述细调模块的输出信号，其输出端连接第二或非门NOR2的第一输入端；
第三或非门NOR3的第一输入端连接开关时钟信号clkp，其第二输入端连接第二或非门NOR2的输出端和第四与门AND4的第一输入端，其输出端连接第二或非门NOR2的第二输入端；
第四与门AND4的第二输入端连接所述使能信号EN，其输出端输出所述脉宽调制信号dpwm。
本发明的有益效果为：本发明通过粗调模块中的比较器对计数时钟信号进行修正作为细调模块中校准单元的时序控制，产生优化后的延迟输出信号，优化了延迟链的延迟时间，得到更高精确度的脉宽调制信号。
附图说明
图1是本发明提出的具有延迟链优化功能的混合型数字脉宽调制器的整体电路结构示意图。
图2是本发明中采用的具有两个工作状态的粗调模块的结构示意图。
图3是本发明粗调模块中的比较器的工作流程图。
图4是本发明中采用的具有延迟链优化功能的细调模块的结构示意图。
图5是本发明细调模块中的延迟链的电路结构示意图。
图6是本发明中数字逻辑模块的一种实现电路结构示意图。
具体实施方式
下面结合附图和具体实施例详细描述本发明的技术方案。
如图1所示是本发明提出的具有延迟链优化功能的混合型数字脉宽调制器的整体电路结构示意图，包括粗调模块、细调模块和数字逻辑模块，其中粗调模块具有两种工作状态，分别是比较状态和时钟状态，如图2所示是粗调模块的结构示意图，包括计数器和比较器，计数器用于完成对计数时钟信号clks的计数并通过脉宽调制信号dpwm反馈完成一个输出周期后的复位，计数器的时钟端连接计数时钟信号clks，其复位端连接脉宽调制信号dpwm，其输出端输出计数信号counter_out；计数信号counter_out是计数时钟信号clks在脉宽调制信号dpwm的一个时钟周期内的周期数的二进制编码。
比较器的第一输入端连接计数信号counter_out，其第二输入端连接高位信号dh，其第三输入端连接计数时钟信号clks，其第四输入端连接校准清零信号clr1，其模式选择端连接脉宽调制信号dpwm，其输出端输出比较信号comp_out作为粗调模块的输出信号。
如图3所示是比较器在两个工作状态下的工作流程图，根据比较器模式选择端sel的脉宽调制信号dpwm选择粗调模块的工作状态，当脉宽调制信号dpwm为1时，数字脉宽调制器处于粗调阶段，粗调模块进入比较状态，将比较器的第一输入端和第二输入端的信号接入比较器，此时比较器通过比较计数时钟信号clks通过计数器计数后得到的计数信号counter_out和高位信号dh产生比较信号comp_out，当计数信号counter_out和高位信号dh不相等时，比较信号comp_out输出低电平，直到计数信号counter_out和高位信号dh相等比较信号comp_out翻转为高电平，完成粗调，产生输出宽度为一个计数时钟周期的脉冲信号。
当脉宽调制信号dpwm为0时，数字脉宽调制器处于细调阶段，粗调模块进入时钟状态，将比较器的第三输入端和第四输入端的信号接入比较器，此时通过校准清零信号clr1校准修正计数时钟信号clks产生比较信号comp_out作为细调模块中校准单元的校准时钟，实现时钟修正功能。校准清零信号clr1为高电平时，说明此时正在进行校准，产生的比较信号comp_out是计数时钟信号clks延迟一定时间后的信号，该延迟时间与延迟链开始的时间和计数时钟信号clks上升沿间存在的延迟时间td相抵消，从而解决校准单元中由于计数时钟信号clks输入后经过一些组合逻辑的延迟而导致的校准后的总延迟小于设计值的问题；校准清零信号clr1为低电平时，说明此时校准完成，产生的比较信号comp_out与计数时钟信号clks一致。
如图4所示是本发明中细调模块的结构示意图，包括校准单元、校准输出单元、译码器、延迟链和多路复用器，根据延迟链反馈的延迟信号作为校准信号，通过校准单元的校准判断产生n位校准码correction_code，再通过译码器将n位校准码correction_code译码后控制延迟链的路径，最后由多路复用器根据低位信号dl选择延迟链的对应输出作为细调模块的输出信号。
校准单元的时钟端连接比较信号comp_out，其校准端连接校准信号，其复位端连接脉宽调制信号dpwm，其输出端输出校准清零信号clr1和n位校准码correction_code，其中n位正整数，且为低位信号dl的位数。
由于校准单元的复位端连接脉宽调制信号dpwm，在脉宽调制信号dpwm每个上升沿到来时将产生的n位校准码correction_code复位，校准单元的时钟端连接比较信号comp_out，其时序由计数时钟信号clks经过修正后得到的比较信号comp_out控制，采用修正后的时钟补偿延迟，能够消除延迟链开始的时间与计数时钟信号clks上升沿间存在的延迟时间td，优化了延迟链的延迟时间。
n位校准码correction_code的初始值为n个0，在校准过程中，每当校准单元的时钟端连接的比较信号comp_out的上升沿到来时进行一次校准，其中校准的具体方法为：在某个比较信号comp_out的上升沿到来时，若此时校准信号为1则将n位校准码correction_code加1，若此时校准信号为0则将n位校准码correction_code减1。
当n位校准码correction_code处于校准过程时，校准清零信号clr1输出为高电平，否则为低电平。
校准输出单元包括第一与门AND1，第一与门AND1的第一输入端连接比较信号comp_out，其第二输入端连接校准清零信号clr1，其输出端输出延迟输入信号deayline_in至延迟链的输入端。当比较信号comp_out为低电平时，输出的延迟输入信号deayline_in为低电平；当比较信号comp_out为高电平时，输出的延迟输入信号deayline_in为校准清零信号clr1。
延迟链包括2n个级联的延迟单元，延迟输入信号deayline_in依次经过2n个延迟单元，每个延迟单元产生一个延迟输出信号，共产生2n个延迟输出信号deayline_out[0]到deayline_out[2n-1]输出至多路复用器的数据输入端，以2n个延迟输出信号中的其中一个延迟输出信号作为校准信号，为了提高精度，本实施例中选择将第2n-1个延迟单元输出的延迟输出信号delayline_out[2n-2]作为校准信号；每个延迟单元都有两条延迟时间不同的延迟路径，这两条延迟路径的延迟时间分别是t1和t2，其中令t1>t2，信号在经过延迟单元时只会经过其中一条延迟路径。
译码器根据n位校准码correction_code产生2n位控制信号分别控制2n个延迟单元选择不同延迟时间的延迟路径；选择对应的延迟单元输入的信号通过该延迟单元时是经过大延迟路径(延迟时间为t1对应的延迟路径)或者是小延迟路径(延迟时间为t2对应的延迟路径)，从而控制产生的2n个延迟输出信号deayline_out[0]到deayline_out[63]与延迟输入信号deayline_in的延迟时间。
本实施例中的译码方式如下：产生2n位控制信号需要依次进行n+1次译码，第i次译码产生2i-1位控制信号，i为正整数且1≤i≤n+1，2i-1位控制信号共有2i-1+1种类型，分别是含有0个1、1个1、2个1、……、2i-1个1的情况；第i次译码的具体步骤为：根据第i-1次译码得到的2i-2位控制信号的2i-2+1种类型，在每一种类型的2i-2位控制信号的每一位控制信号前同时加0或同时加1，得到2×(2i-2+1)种类型，其中对于含有同样多个1的控制信号有多种情况时，只保留其中一个控制信号，得到第i次译码产生2i-1位控制信号的2i-1+1种类型。
第1次译码产生20即1位控制信号，共有2种类型，分别是0或1；有0个1和1个1两种类型。
第2次译码产生21即2位控制信号，分别在第1次译码得到的两种类型的控制信号的每一位之前同时加0或同时加1，得到00、01、10、11，其中只保留一种同样含有1个1(即01和10)的类型，如只保留01，得到00、01、11三种类型，分别是含有0和1，1个1和2个1。
第3次译码产生22即4位控制信号，分别在第2次译码得到的三种类型的控制信号的每一位之前同时加0或同时加1，得到0000、0001、0100、0101、1010、1011、1110、1111，只保留一种同样含有1个1(即0001和0100)的类型，如只保留0001；只保留一种同样含有2个1(即0101和1010)的类型，如只保留0101；只保留一种同样含有3个1(即1011和1110)的类型，如只保留1011；得到0000、0001、0101、1011、1111五种类型，分别含有0个1、1个1、2个1、3个1和4个1。
第4次译码产生23即8位控制信号，分别在第3次译码得到的五种类型的控制信号的每一位之前同时加0或同时加1，得到00000000、10101010、00000001、10101011、00010000、10111010、00010001、10111011、01000100、11101110、01000101、11101111、01010100、11111110、01010101、11111111，只保留一种同样含有1个1(即00000001和00010000)的类型，如只保留00000001；只保留一种同样含有2个1(即00010001和01000100)的类型，如只保留00010001；只保留一种同样含有3个1(即01000101和01010100)的类型，如只保留01000101；只保留一种同样含有4个1(即10101010和01010101)，如只保留01010101；只保留一种同样含有5个1(即10111010和10101011)，如只保留10101011；只保留一种同样含有6个1(即10111011和11101110)，如只保留10111011；只保留一种同样含有7个1(即11101111和11111110)，如只保留11101111；得到00000000、00000001、00010001、01000101、01010101、10101011、10111011、11101111、11111111九种类型，分别含有0个1、1个1、2个1、3个1、4个1、5个1、6个1、7个1和8个1。
按照这种方法依次类推得到经过n+1次译码产生的2n位控制信号，共有2n+1种类型。为了提高数字脉宽调制器的线性度，要求控制信号为1的单元尽可能地均匀分散，而通过上述方法译码得到的控制信号中，1都是均匀分散的。
如图5所示是延迟链的具体结构示意图，译码器产生的2n位控制信号分别是correction[0]至correction[2n-1]，分别连接级联的2n个延迟单元的模式选择端；延迟链中的每个延迟单元的输入端连接前一个延迟单元的输出端，输出端分别输出对应的2n个延迟输出信号deayline_out[0]至deayline_out[2n-1]，其中第一个延迟单元的输入端连接延迟输入信号delayline_in。
延迟单元包括第二与门、或非门、第一反相器和偶数个级联的第二反相器；第二与门的第一输入端作为延迟单元的输入端并通过偶数个级联的第二反相器后连接或非门的第一输入端，其第二输入端作为延迟单元的模式选择端，其输出端连接或非门的第二输入端；第一反相器的输入端连接或非门的输出端，其输出端作为延迟单元的输出端。
多路复用器的数据输入端date连接2n个延迟输出信号deayline_out[0]到deayline_out[2n-1]，选择端sel连接n位的低位信号dl，根据低位信号dl选择对应的延迟输出信号deayline_out，并产生细调信号mux_out。例如n＝6时，低位信号dl为6位二进制码，多路复用器为6选64，根据低位信号dl的6位二进制码对应的的十进制数，选择相应的延迟输出信号deayline_out输出；如低位信号dl为010010，对应的十进制数就是18，则多路复用器选择第18个延迟输出信号deayline_out[17]输出。
一些实施例中，还可以增加使能信号EN控制本发明提出的混合型数字脉宽调制器，使比较器的使能端连接使能信号EN，比较器的使能端连接使能信号EN，校准单元的使能端连接使能信号EN。
数字逻辑模块用于根据粗调模块的输出信号即比较信号comp_out和细调模块的输出信号即信号mux_out产生高线性度、高精度的脉宽调制信号dpwm，如图6所示是数字逻辑模块的一种实现形式，包括综合单元、RS触发器和复位使能单元，其中综合单元包括第五与门AND5和第三与门AND3，RS触发器包括第三或非门NOR3和第二或非门NOR2，复位使能单元包括第四与门AND4，第五与门AND5的第一输入端连接比较信号comp_out，其第二输入端连接脉宽调制信号dpwm，其输出端输出粗调清零信号clr2连接第三与门AND3的第一输入端；第三与门AND3的第二输入端连接细调模块的输出信号mux_out，其输出端连接第二或非门NOR2的第一输入端；第三或非门NOR3的第一输入端连接开关时钟信号clkp，其第二输入端连接第二或非门NOR2的输出端和第四与门AND4的第一输入端，其输出端连接第二或非门NOR2的第二输入端；第四与门AND4的第二输入端连接使能信号EN，其输出端输出脉宽调制信号dpwm。脉宽调制信号dpwm作为粗调模块和细调模块的复位信号反馈回粗调模块和细调模块。
当脉宽调制信号dpwm为高电平时开始粗调，当比较信号comp_out为高电平时，说明此时粗调结束，到细调模块的输出信号mux_out为高电平时，说明细调结束，此时所有输入信号为高电平时，第三与门AND3的输出信号为高电平；当脉宽调制信号dpwm为低电平时，说明整个调节过程结束，第三与门AND3的输出信号为低电平。
RS触发器的S输入端连接第三与门AND3的输出信号，其R输入端连接开关时钟信号clkp，开关时钟信号clkp的周期与脉宽调制信号dpwm的周期一致，当S输入端的信号为低电平，R输入端的信号为高电平时，说明一个开关周期开始，RS触发器的输出信号dpwm_temp为高电平；当R输入端的信号为低电平，S输入端的信号为高电平时，说明粗调和细调均已完成，RS触发器的输出信号dpwm_temp为低电平。
复位使能单元将RS触发器的输出信号dpwm_temp与使能信号EN相与后产生脉宽调制信号dpwm输出。
综上所述，本发明提出的具有延迟链优化功能的混合型数字脉宽调制器，利用粗调模块中的比较器实现比较状态和时钟状态这两个状态的转换，在粗调时粗调模块处于比较阶段，用于比较计数时钟信号clks的计数信号counter_out和高位信号dh产生粗调信号，在细调时粗调模块利用比较器实现对计数时钟信号clks进行修正，将修正后的信号作为校准单元的时序控制，从而优化产生的延迟输出信号，优化了延迟链的延迟时间，最终得到更高精确度的脉宽调制信号dpwm。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (6)
1.具有延迟链优化功能的混合型数字脉宽调制器，包括粗调模块、细调模块和数字逻辑模块，所述数字逻辑模块用于根据所述粗调模块和细调模块的输出信号产生脉宽调制信号(dpwm)；
其特征在于，所述粗调模块包括计数器和比较器，
所述计数器的时钟端连接计数时钟信号(clks)，其复位端连接所述脉宽调制信号(dpwm)，其输出端输出计数信号(counter_out)；
所述比较器的第一输入端连接所述计数信号(counter_out)，其第二输入端连接高位信号(dh)，其第三输入端连接所述计数时钟信号(clks)，其第四输入端连接校准清零信号(clr1)，其模式选择端连接所述脉宽调制信号(dpwm)，其输出端输出比较信号(comp_out)作为所述粗调模块的输出信号；当所述脉宽调制信号(dpwm)为1时，选择所述比较器的第一输入端和第二输入端的信号接入所述比较器，当所述脉宽调制信号(dpwm)为0时，选择所述比较器的第三输入端和第四输入端的信号接入所述比较器；
所述细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，
所述校准单元的时钟端连接所述比较信号(comp_out)，其校准端连接校准信号，其复位端连接所述脉宽调制信号(dpwm)，其输出端输出所述校准清零信号(clr1)和n位校准码(correction_code)，其中n位正整数，且为低位信号(dl)的位数；
所述n位校准码(correction_code)的初始值为n个0，在所述比较信号(comp_out)的上升沿到来时进行校准，其中校准的具体方法为：此时所述校准信号为1则将所述n位校准码(correction_code)加1，此时所述校准信号为0则将所述n位校准码(correction_code)减1；
所述n位校准码(correction_code)处于校准过程时所述校准清零信号(clr1)为高电平，否则为低电平；
所述校准输出单元包括第一与门(AND1)，第一与门(AND1)的第一输入端连接所述比较信号(comp_out)，其第二输入端连接所述校准清零信号(clr1)，其输出端输出延迟输入信号(deayline_in)至所述延迟链的输入端；
所述延迟链包括2n个级联的延迟单元，所述延迟输入信号(deayline_in)依次经过所述2n个延迟单元，每个延迟单元产生一个延迟输出信号，共产生2n个延迟输出信号输出至所述多路复用器的数据输入端，以所述2n个延迟输出信号中的其中一个延迟输出信号作为所述校准信号；每个延迟单元有两条延迟时间分别是t1和t2的延迟路径，t1>t2；
所述译码器根据所述n位校准码(correction_code)产生2n位控制信号分别控制所述2n个延迟单元选择不同延迟时间的延迟路径；
所述多路复用器根据所述低位信号(dl)选择对应的所述延迟输出信号，并产生所述细调模块的输出信号。
2.根据权利要求1所述的具有延迟链优化功能的混合型数字脉宽调制器，其特征在于，所述比较器的使能端连接使能信号(EN)，所述比较器的使能端连接所述使能信号(EN)，所述校准单元的使能端连接所述使能信号(EN)。
3.根据权利要求1所述的具有延迟链优化功能的混合型数字脉宽调制器，其特征在于，所述延迟链中的每个延迟单元的模式选择端连接所述译码器产生的对应该延迟单元的控制信号，其输入端连接前一个延迟单元的输出端，其中第一个延迟单元的输入端连接所述延迟输入信号(delayline_in)，所述2n个延迟单元的输出端分别输出对应的所述2n个延迟输出信号。
4.根据权利要求3所述的具有延迟链优化功能的混合型数字脉宽调制器，其特征在于，所述延迟单元包括第二与门(AND2)、或非门(NOR1)、第一反相器(INV1)和偶数个级联的第二反相器(INV2)；
第二与门(AND2)的第一输入端作为所述延迟单元的输入端并通过所述偶数个级联的第二反相器(INV2)后连接或非门(NOR1)的第一输入端，其第二输入端作为所述延迟单元的模式选择端，其输出端连接或非门(NOR1)的第二输入端；
第一反相器(INV1)的输入端连接或非门(NOR1)的输出端，其输出端作为所述延迟单元的输出端。
5.根据权利要求1所述的具有延迟链优化功能的混合型数字脉宽调制器，其特征在于，以级联的第2n-1个延迟单元输出的延迟输出信号作为所述校准信号。
6.根据权利要求1所述的具有延迟链优化功能的混合型数字脉宽调制器，其特征在于，所述数字逻辑模块包括第三与门(AND3)、第四与门(AND4)、第五与门(AND5)、第二或非门(NOR2)和第三或非门(NOR3)，
第五与门(AND5)的第一输入端连接所述比较信号(comp_out)，其第二输入端连接所述脉宽调制信号(dpwm)，其输出端连接第三与门(AND3)的第一输入端；
第三与门(AND3)的第二输入端连接所述细调模块的输出信号，其输出端连接第二或非门(NOR2)的第一输入端；
第三或非门(NOR3)的第一输入端连接开关时钟信号(clkp)，其第二输入端连接第二或非门(NOR2)的输出端和第四与门(AND4)的第一输入端，其输出端连接第二或非门(NOR2)的第二输入端；
第四与门(AND4)的第二输入端连接使能信号(EN)，其输出端输出所述脉宽调制信号(dpwm)。
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Citations (2)
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|---|---|---|---|---|
| CN105958971A (zh) * | 2016-06-02 | 2016-09-21 | 泰凌微电子（上海）有限公司 | 一种时钟占空比校准电路 |
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| US7432750B1 (en) * | 2005-12-07 | 2008-10-07 | Netlogic Microsystems, Inc. | Methods and apparatus for frequency synthesis with feedback interpolation |
| US7459951B2 (en) * | 2006-02-22 | 2008-12-02 | Exar Corporation | Self-calibrating digital pulse-width modulator (DPWM) |
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| US8446186B2 (en) * | 2010-06-07 | 2013-05-21 | Silicon Laboratories Inc. | Time-shared latency locked loop circuit for driving a buffer circuit |
| CN102832914B (zh) * | 2012-09-17 | 2015-08-05 | 电子科技大学 | 一种数字脉冲宽度调制器电路 |
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Patent Citations (2)
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|---|---|---|---|---|
| CN105958971A (zh) * | 2016-06-02 | 2016-09-21 | 泰凌微电子（上海）有限公司 | 一种时钟占空比校准电路 |
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