CN1643794A - 用于分数分频器的相位误差消除电路和方法和含有该相位误差消除电路的电路 - Google Patents

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Abstract

一个分频器电路(11)，具有一个用于需要分频的输入信号(FO)的输入端，一个用于分频信号(FDIV)的输出端，和用来提供一个可变分频系数控制信号(N+C)和一个残余量化信号(R)的，将可变分频系数控制信号(N+C)施加到分频器的控制端，并利用残余量化误差信号(R)去消除分频信号中的相位误差的装置(12～19)。可变分频系数控制信号(N+C)和残余量化信号(R)都是高频振动的。

Description

用于分数分频器的相位误差消除电路 和方法和含有该相位误差消除电路的电路
技术领域
本发明涉及一种分频系数随时间变化的分频器中的相位误差消除，以使其经过一段时间后得到所要求的平均分频系数。本发明涉及相位消除电路本身，并且涉及含有该相位消除电路的电路，如锁相环，分数分频器和频率合成器。
背景技术
已知的分频器利用不同的分频系数去得到一个平均分频系数。由于每个不同的分频系数产生一个不同的相位延迟，所以输入信号与输出信号或者分频信号之间的相位差会变化。由于分频系数是已知的，所以相位变化或者相位误差是可以预测的，并能提供装置来补偿或者消除它。
一种补偿方法是利用一个德尔塔-西格玛调制器更加随机地改变分频系数。于是频率合成器使用德尔塔-西格玛调制器和整数N分频器是已知的。一个德尔塔-西格玛调制器从一个高分辨率(多位和/或者模拟)的输入产生一个量化过(1位到几个位)的输出，并将由该量化引起的误差进行谱整形以减小在某个预定信号带宽内的误差谱密度。对频率合成器的应用来说，该带宽是典型地以直流为中心的并且是德尔塔-西格玛时钟频率的倍数。这种频率合成器的例子可以在US4965531(Riley)和US5,495,206(Hietala)中找到，读者可以作为参考。这些合成器的一个缺点在于其量化步长固有地为施加到分频器上的频率为Fo、周期为To＝1/Fo的高频信号的一个周期。这使量化噪声相对于高频输入信号偏大。
用在频率合成器中的德尔塔-西格玛调制器可以包括其它更小的德尔塔-西格玛调制器单元，例如，在由T.P.Kenny、T.A.D.Riley、N.M.Filiol和M.A.Copeland在电气和电子工程师协会汽车技术会报(1999年3月)上发表的“用于分数为n的频率合成的一个数字德尔塔-西格玛调制器的设计和实现”一文中，公开了许多种可能性。许多MASH型德尔塔-西格玛调制器使用一个参量，为方便起见，这里称之为“残余量化误差”(R)。在一个德尔塔-西格玛调制器中有许多众所周知的得到该残余量化误差R的方式。例如，前面提到的论文举例说明并论述了一个具有单位量化器的一阶德尔塔-西格玛调制器，该量化器与一个累加器等效。其中该和输出代表残余量化误差R。在这种情况下，累加器提供了一个固有的残余量化误差R，该误差被描述为“固有的”是因为它不需要附加电路就可以加以使用。
US5,055,802(Hietala)公开了一个用于一个合成器中的德尔塔-西格玛调制器，其中该量化器是一个用来选出一个需要量化的数字信号中的最高有效位(MSBs)的装置，剩下的最低有效位(LSBs)提供残余量化误差R。因为这些LSB由累加器进行操作，所以它们提供了一个固有的残余量化误差R。如果该残余量化误差不是固有地可得到的，它可以通过从量化器的输入中减去量化器的输出直接得到，那么该差值提供一个显差值残余量化误差R。
然而，基于这样的德尔塔-西格玛调制器的装置不完全让人满意，因为它们能产生的最小相位偏差是施加到分频器上的高频信号的一个整周期。结果使误差信号相对较大并会在分频器的输出中导致不能接受的抖动。
另一种替代方法是利用相位误差消除电路在输入信号施加到分频器上之前从输入信号中，或者从离开分频器的分频信号中，或者从一个取自分频器的信号中减去一个事先已知的误差信号。在上述US5,495,206(Hietala)中公开的电路不仅直接调制分频系数还能部分消除由变化的分频系数引起的相位误差。但是，Hietala的方法不完全让人满意，因为它不能减小分频器输出中的抖动，尤其因为德尔塔-西格玛调制器输出中的最小步长仍然等于高频输入的一个周期。
此外，Hietala没有公开一个分数分频器，其中德尔塔-西格玛步长小于高频输入信号的一个周期。在Hietala的图5中，充电泵(chargepump)153通过一个相位检测器152从一个取自分频器140的输出的信号中减去一个事先已知的误差信号的估计值。当误差信号从一个取自分频器输出的信号中被减去时，有必要使误差信号的路径在增益和延迟上都与分频器输出的路径匹配，为此，优选在分频器内部消除误差。虽然该优先方案已经在现有技术中得到认可，但这并不损害在分频器内部减去误差与从一个取自分频器输出的信号中减去误差之间的一般等效性。
在其他已知装置中，提供了一个单独的相位误差消除电路，例如，它完全在分数分频器的内部，或者包括一些在分数分频器内部的器件和其它在分数分频器外部的器件。但是，一般来说，尽管这些已知的相位误差消除电路提供小于高频分频器输入信号一个周期的校正，它们却要利用一个周期性的误差衰减信号，结果，使该误差校正信号和由此产生的的输出信号或者分频信号容易产生冲击，例如，周期性发生的相位误差。
一个传统的分频器在分频器输出的每个周期都会有一个上升沿和一个下降沿。许多相位检测器都只对这两个沿中的一个，即“活动”沿，响应。在这种情况下，分频器的周期是两个连续活动沿之间的时间。通过在分频器输入端的输入信号周期数的计算与分频器输出的活动沿的延迟进行相结合可以获得分数分频，例如通过以下步骤可以获得51/4分频：
(1)计算5个周期并将活动沿延迟1/4个周期；
(2)再计算5个周期并将活动沿延迟1/2个周期；
(3)再计算5个周期并将活动沿延迟3/4个周期；
(4)再计算6个周期同时不对活动沿进行延迟。
然后重复这些步骤。
一个受控延迟分频器可以被用来实施这些步骤。一个受控延迟器分频器(CDD)可以从一个或者多个有某一频率Of的高频输入信号中产生一个一定频率(有一个周期和一个受控延迟)的输出脉冲FDIV。该周期可以是预定的，或者受一个外部输入N控制，以使输出脉冲的每个周期是输入频率的周期与一定附加受控延迟之和的N倍。在一个CDD中，该延迟可以由一个延迟控制输入R来控制，它使附加延迟是dT的R倍，其中dT典型地为高频输入周期的某个预定分数1/Np。在上面的例子中，Np＝4，有序对(N，R)可取值为(5，1)、(5，2)、(5，3)或者(6，0)。现有技术已经承认R值序列可以由一个模Np的累加器来提供，并将累加器的进位数增加要求的分频系数的整数部分。应该注意到输入信号N是使分频器进行N分频的信号，而不必是数字N的二进制表示形式例如，一个装入二进制数K、再从K到255递增计数、然后重新装入一个新的K值的分频器，将被N＝256-K分频。
有些分频器结构会有一个更加复杂的使分频器进行N分频的输入。再如，为获得低功耗而设计的高速分频器可以有两个二进制字来产生一个使分频器进行N分频的合成输入，这两个字中的一个字被送到一个M计数器中，另一个字被送到一个A计数器中，且分频系数N还取决于一个预定的预引比例值。尽管这些关系可能比较复杂，但是它们在现有技术中已经得到了适当的定义，并能够被精通该技术的人掌握。类似地，延迟控制输入R是使延迟为dT的R倍的输入，而不管信号R是如何表示的或者信号R是如何控制受控延迟的。为了进一步弄清楚实践一个CDD的意义并解释实践一个CDD的衰减，举两个例子。US5,448,191(Meyer)描述了一个沿选择受控延迟分频器，读者可以作为参考。在Meyer的装置中，高频分频器输入的三个相位Φ1，Φ2和Φ3由一个在一定频率Of下振荡的3级压控环路振荡器(VCO)产生。这使分频器的输出可以被延迟0个、1/3个或者2/3个VCO周期。理想情况下，这三个相位应该有精确的0°、120°和240°相移，但是环路振荡器各级之间的不匹配或者(更一般地)通过分频器的不匹配的各个延迟会导致一定的延迟误差。在保持相移的平均分配方面或者(更一般地)在保持延迟控制输入与受控延迟之间的线性的合适比例关系方面的困难，限制了这种型号的分数分频器的应用。提高延迟线性度的技术也已经被现有技术公开。
由Chan-Hong Park，et al.在电气与电子工程师协会固态电路期刊(2001年5月)上发表的“一个具有精确I/Q匹配的1.8GHz自校准锁相环”一文对一种具有分别校准过的延迟的改进型环路振荡器进行了说明，读者可以作为参考。这个例子还解释了受控延迟是如何借助一个围绕每个单独的延迟级的反馈回路实现线性化的。
在这两个受控延迟分频器的例子中，不同的相位都是在分频器外部产生的，但是，对一个受控延迟分频器来说，这一般是不必要的。
这两个例子还解释了包括一个受控延迟分频器的分数分频器是如何被用在一个锁相环(PLL)中以产生一个分数N合成器的。这种基于受控延迟分频器的PLL合成器的局限在于它们将分辨率限制为被按照可得到的相位数分频过的参考频率。如果它们仅使用可得到的相位数通过对累加器值进行量化被用来提供更高的分辨率，就会产生冲击(spur)，即假的输出音调。甚至在不同相位的受控延迟没有误差时，这种情况也会发生。正如Chan-Hong Park，et al.在文章中所解释的，甚至当这些误差被分别补偿时，这些假音调也会发生。
所以，仍需要不使用大误差信号就可以减小由冲击引起的相位误差的相位消除电路。
发明内容
本发明的目的是消除或者至少缓和这样的不利因素。
根据本发明的一个方面，提供一个分频器装置，它具有一个用于需要分频的输入信号(FO)的输入端，一个用于已分频信号(FDIV)的输出端，用来提供一个可变分频系数控制信号(N+C)和一个残余量化误差信号(R)，将可变分频系数控制信号(N+C)施加到分频器的控制端，并利用残余量化误差信号(R)去消除分频信号中的相位误差的装置，其中可变分频系数控制信号(N+C)和残余量化误差信号(R)都是高频振动的(dithered)。
用来提供可变分频系数信号和残余量化误差信号的装置包括用来提供分频系数控制信号(N+C)的常数部分(N)的装置，用来提供分频系数控制信号(N+C)的高频振动的可变部分(C)的装置，和用来将常数部分(N)和高频振动可变部分(C)结合以形成可变分频系数控制信号(N+C)的求和装置。
优选的，用来提供高频振动可变部分(C)的装置包括一个对一个高频振动可变值(D)响应的德尔塔-西格玛调制器以提供高频振动可变部分(C)和高频振动残余量化信号(R)。
德尔塔-西格玛调制器可以是一个一阶的德尔塔-西格玛调制器。
根据本发明的第二个方面，提供一种利用一个分频器对一个输入信号(FO)进行分频以得到一个分频信号(FDIV)的方法，它包括提供一个可变分频系数控制信号(N+C)和一个残余量化误差信号(R)，将可变分频系数控制信号(N+C)施加到分频器的控制端，和利用残余量化误差信号(R)去消除分频信号中的相位误差的步骤，其中可变分频系数控制信号(N+C)和残余量化信号(R)都是高频振动的。
提供一个可变分频系数控制信号(N+C)的步骤可以包括提供分频系数控制信号(N+C)的常数部分(N)，提供分频系数控制信号的高频振动可变部分(C)，和将常数部分(N)和高频振动可变部分(C)相加以形成可变分频系数控制信号(N+C)的步骤。
优选的，提供高频振动可变部分(C)的步骤利用一个对一个高频振动可变值(D)响应的德尔塔-西格玛调制器去提供高频振动可变部分(C)和高频振动残余量化信号(R)。
根据本发明第二个方面的一种优选的实施形式，对一个输入信号(FO)按照一个非整数值进行分频的方法包括步骤：
(1)提供一个整数值(N)和一个分数值(K/M)，它们一起与非整数值(N+K/M)相对应；
(2)分离分数值(K/M)使之成为一个高于预置分辨率的第一部分(K/MMSB)和低于所述预置分辨率的第二部分(K/MLSB)；
(3)利用噪声整形过的量化，以等效于所述第一部分(K/MMSB)的最低有效位的量化分辨率对第二部分(K/MLSB)进行量化以产生一个噪声整形量化过的值；
(4)将所述第一部分(K/MMSB)和噪声整形量化过的值相加以产生一个高频振动值(D)；
(5)量化高频振动值(D)以提供一个具有等效于整数值(N)的最低有效位的分辨率的量化过的高频振动值(C)和一个取整后的残余值(R)；
(6)将所述量化过的高频振动值(C)和所述整数值(N)相加以提供一个分频系数值(N+C)；和
(7)根据所述残余值(R)对输入信号频率(FO)按照所述分频系数值(N+C)进行分频以提供一个输出频率(FDIV)。
对输入信号(FO)进行分频的步骤可以利用残余值(R)去控制输出信号(FDIV)的相位。
对输入信号频率(FO)进行分频的步骤可以包括从所述输入信号(FO)产生多个相位互不相同的信号的步骤，和根据所述残余值(R)选择多个信号中的一个作为所述输出信号(FDIV)的步骤。
对第二部分(K/MLSB)进行量化的步骤可以利用二阶或者更高阶的噪声整形过的量化。
根据本发明的第三个方面，提供一个可调整的延迟线，它具有多个延迟元件，多个相应的输入和单个输出，根据一个控制信号(Vc)可调整的平均元件延迟，和通过比较通过延迟线的实际延迟和周期等于通过延迟线的规定延迟的参考(FO)，对平均元件延迟进行校准并根据它们之间的差值提供控制信号(Vc)的装置，其中校准装置包括用来从参考信号(FO)得到被所述周期分开的第一脉冲(P2)和第二脉冲(P3)，将第一脉冲(P2)经过延迟线提供给相位检测器并将第二脉冲(P3)不通过延迟线提供给相位检测器的装置，相位检测器将第一和第二脉冲到达时间之间的差值确定为所述差值。
通过以下的详细说明，并结合附图，本发明的前述和其它目的、特征、方面和优点会变得更加明显。仅举例说明本发明的优选实施形式。
附图说明
图1标为现有技术，是已知的3步受控延迟分频器的框图；
图2说明了一个16步受控延迟分频器的典型延迟误差；
图3(a)和图3(b)说明了周期性地改变图2中的受控延迟分频器的延迟控制对延迟误差造成的影响；
图4是体现本发明的一个分数分频器的框图；
图5(a)和图5(b)说明了将图4中的分数分频器的延迟控制随机化对延迟误差造成的影响；
图6是图4中的分数分频器的一个第一一阶德尔塔-西格玛调制器的框图；
图7是图4中的分数分频器的一个可编程延迟受控延迟分频器的框图；
图8是具有额外细节显示的图7中的可编程延迟受控延迟分频器的框图；
图9是通过包含一个延迟过的分频器输出时钟进行改变后的图7中的可编程延迟受控延迟分频器的框图；和
图10是体现本发明的一个频率合成器的示意框图。
具体实施方式
在附图中，不同图中的同一个器件或者相应的器件具有相同的参考编号，适合时，用“′”表示一种改变。
为便于理解本发明，首先参照图1，图2和图3说明已知的分数分频器及它们的工作方式。因而图1，复制了US5,448,191(Meyer)中的图5，说明了一个受控延迟分频器，其中一个3级压控环路振荡器10-2提供3个具有120°相位差的信号Ph1，Ph2和Ph3，它们又被“再生”以产生具有3个不同延迟的3个分频器输出信号NF1，NF2和NF3。选择信号NF1，NF2和NF3中合适的一个可以允许三个按1/3个VCO周期变化的可能的相位值被选择作为分频器的输出脉冲。理想情况下，这三个相位应该有精确的0°、120°和240°相移，但是环路振荡器各级之间的不匹配或者(更一般地)通过分频器的不匹配的各个延迟会导致一定的延迟误差。在保持相移的平均分配方面或者(更一般地)在保持延迟控制输入与受控延迟之间的线性的合适的比例关系方面的困难，限制了这种型号的分数分频器的应用。
图2举例说明了受控延迟，作为一个已知的受控延迟分频器(Np＝16)的延迟控制的函数，是如何变化的，其中由延迟控制产生的延迟不是理想的而是有一定误差的。图3(a)显示了延迟控制的时序，图3(b)显示了以现有技术教导的方式加以使用的一个受控延迟分频器产生的误差的有效时序。如图3(a)所示的延迟控制的周期性变化导致了如图3(b)所示的延迟误差的周期性变化。为改善受控延迟分频器的延迟线性度，必须付出更多设计上的努力和使用更多的片内元件，而且最后能够获得多少改善毕竟受到根本的限制。所以，本发明提供了一种分数分频器设计，它对受控延迟分频器的延迟非线性度更不敏感。
现在参照图4说明本发明的更优实施形式。如图4所示的分数分频器包括一个受控延迟分频器11，它对频率为FO的高频输入信号进行分频以提供一个具有对第一个加法器12提供的分频系数值N+C响应的周期和一个对一个第一德尔塔-西格玛调制器13提供的残余量化误差信号R响应的延迟的频率为FDIV的输出信号。第一加法器12根据由第一德尔塔-西格玛调制器13提供的一个量化过的高频振动值C和经一个端口14输入的整数值N来提供分频系数控制值N+C。第一德尔塔-西格玛调制器根据由一个第二加法器15提供的一个高频振动值D来提供量化过的高频振动值C和残余量化误差R。第二加法器将由一个总线分离器16提供的一个分数输入值的最高有效部分K/MMSB和由一个第二德尔塔-西格玛调制器17提供的一个噪声整形量化过的值Y相加。第二德尔塔-西格玛调制器17对来自总线分离器16的最低有效分数值K/MLSB进行量化以形成噪声整形量化过的值Y。总线分离器16通过分离经一个第二端口18输入的分数值K/M得到最高有效位K/MMSB和最低有效位K/MLSB。第一和第二德尔塔-西格玛调制器13和17由一个来自一个时钟驱动器19的德尔塔-西格玛时钟，即DS时钟计时。图4中所示的时钟驱动器19利用输出脉冲Fdiv去得到德尔塔-西格玛时钟，即DS时钟。然而，有可能用其它方式得到该时钟信号，例如，从一个锁相环的参考时钟信号或者从受控延迟分频器内部。
如图4所示的分频器工作如下：
高频信号基本上是正弦的，频率Fo为2GHz。受控延迟分频器11可以提供16个增量为高频输入信号Fo周期的1/16倍的可能的延迟。变化范围为0～15的残余量化误差R的不同二进制值将选择变化范围为输入频率Fo的1/16个周期到1个周期的相应的延迟。
来自第一加法器12的分频系数值N+C是由第一加法器12通过将一个2补码的4位二进制数C(-4到+3)加到一个无符号的7位二进制数N(67到123)上而产生的一个介于64到127之间的7位无符号的二进制数。C可能要求有符号扩展。Y的LSB被加以同于以与K/MMSB的LS相同的权，即数字C和N从各自的LSB开始逐个位相加。
第一德尔塔-西格玛调制器13从一个8位有符号(2补码的)的输入D产生一个4位有符号的值C和一个4位无符号的值R。第一个德尔塔-西格玛调制器13是一个具有一个多位量化器的一阶德尔塔-西格玛调制器。应该注意，对一些K/MLSB与Y的组合来说，一个累加器(与一个具有一个单位量化器的一阶德尔塔-西格玛调制器等效)是不够的。
第二加法器15将一个8位有符号的二进制数Y和一个4位无符号的二进制数K/MMSB相加以产生一个8位有符号的输出D。与C和N的情形相同，Y的LSB被与K/MMSB的LSB相同的权相加。因为K/MMSB是无符号的，所以K/MMSB可以不需要符号扩展。
总线分离器16提供无符号的2 4位输入K/M的4个MSB作为K/MMSB并且提供所述24位输入K/M的20个LSB作为一个无符号的20位值K/MLSB。第二德尔塔-西格玛调制器17对无符号的20位值K/MLSB进行随机化和噪生整形以产生8位输出值Y。R的4个位和K/MMSB与受控延迟分频器中的受控延迟的16个可能的值相对应。
第二德尔塔-西格玛调制器17很方便地包括一个由T.P.Kenny、T.A.D.Riley、N.M.Filiol和M.A.Copeland在电气和电子工程师协会汽车技术会报(1999年3月)上发表的“用于分数-n的频率合成的一个数字德尔塔-西格玛调制器的设计和实现”一文中所说明型号的MASH型德尔塔-西格玛调制器，读者可以作为进一步详细内容的参考。US5495206对一个4阶的MASH型德尔塔-西格玛调制器进行了说明，并解释了如何将它扩展到更高阶。优选地，第二德尔塔-西格玛调制器17最好是7阶的。
增加第二德尔塔-西格玛调制器17的阶数可以改善残余量化误差信号R的随机化从而减小冲击。如果使用更高阶的调制器，必须增加Y，D，C和N+C的值的范围，可能需要更宽的总线以满足这些信号的使用。相应地，必须增加受控延迟分频器11允许的N+C的范围，或者减小N的范围。
提供德尔塔-西格玛时钟(DS时钟)的时钟驱动器19必须提供驱动能力去为两个德尔塔-西格玛调制器13和17中的所有触发器提供时钟，并确保时钟不对称性满足触发器定时公差的要求。
工作时，将如图5(a)所示的随机残余量化误差R用作分频器11的延迟控制使分频器输出信号Fdiv的延迟误差也变得随机化，如图5(b)所示。既然延迟误差是随机出现的而不是周期性出现的，所以冲击被减小了。
如图6中更详细显示的，图4中的第一德尔塔-西格玛调制器包括第二总线分离器20，它提供一个延迟过的和信号X1的一个预定数目的LSB作为残余量化误差信号R，并将延迟过的和信号X1剩下的MSB作为量化过的高频振动值C。第二总线分离器20提供4个LSB以允许对受控延迟分频器11的16个可能的延迟进行选择。延迟装置21通过将来自第三加法器22的和信号X延迟德尔塔-西格玛时钟即DS时钟的一个周期得到一个延迟过的和信号X1。其中第二德尔塔-西格玛调制器17是7阶的，延迟过的和信号X1是一个8位有符号的二进制数，该延迟可以用8个由德尔塔-西格玛时钟“DS时钟”提供时钟信号的触发器来实现。
第三加法器22通过将来自第二加法器15(图4)的高频振动值D与从第二总线分离器20的LSB输出得到的残余量化误差R相加来得到和信号X。其中第二德尔塔-西格玛调制器17是7阶的，和信号X是一个8位有符号的二进制数并能用一个8位加法器实现。因为残余量化误差信号R仅为4个位宽，所以该8位加法器的部分段可以简化为半加器而不是全加器。
受控延迟分频器11最好为如图7所示的可编程延迟受控延迟分频器，它包括一个多输入单输出(MISO)的延迟线23，一个分频器单元24和一个将来自分频器24的输出选择性地传输给MISO延迟线23的输入的控制单元25。一个这样的受控延迟分频器11能够有利地同一个只产生一个输出相位的VCO一起使用。这使得具有一个片外(off-chip)VCO或者任何不产生多个相位的VCO，如一个基于一个LC谐振器的VCO，变得很方便。可编程延迟受控延迟分频器11根据残余量化误差R在分频信号FDIV的上升沿产生一个受控延迟并产生一个取决于分频控制信号N+C的周期。当该延迟仅在上升(或者下降)沿受控时，用在任何PLL合成器中的相位检测器都应该设为上升((或者下降)沿触发。
MISO延迟线23有多个输入和一个输出且其输出与输入中的一个有关，以致当激活输入保持为高电平时，输出最终也会为高电平(另一种方法为低电平)；当激活输入保持为低电平时，输出最终也会为低电平(另一种方法为高电平)。尽管MISO延迟线的逻辑输出不是取决于从输入到输出的传输路径，但是通过MISO延迟线的每条路径会有一个不同的延迟。
MISO延迟线23提供一个延迟，该延迟由被用作激活输入的输入决定。这可以通过使该延迟线内有多个级、每个级都有一个输入且每级提供一定的延迟的方法来获得。然后，延迟线末端附近的级将会有少一些的延迟，而延迟线起始端附近的级将会有多一些的延迟。于是，再参照图7，MISO延迟线23的级包括逻辑或门261，...，26n，每个或门的第一输入与前面门的输出端相连，第二输入与控制单元2 5耦合以接收多个延迟控制信号xb1，...，xbn之中各自的一个。因为或门261，...，26n是串联的，所以延迟控制信号xbn将只通过一个或门26n产生一个延迟TO/n，而延迟控制信号xbn-1会通过两个或门26n-1和26n产生一个延迟2To/n，依次类推。一个延迟控制信号xb1将会通过所有或门261，...，26n产生一个延迟TO。因而，举例来说，如果MISO延迟线23有16个从xb1到xb16的输入和16个或门261，...，2616，那么每一级将提供一个延迟dT＝To/16＝1/16FO。
控制单元25通过从MISO延迟控制信号xb1，xb2，...，xbn中选择合适的一个以将其施加到MISO延迟线23的相应级来控制通过MISO 23的延迟。如图7所示，控制单元25包括一组与门271，...，27n，每个与门有一个输入与分频器单元24的输出耦合，另一个输入与使与门271，...，27n选择性地依赖残余量化误差R的逻辑单元28相连。与门271，...，27n的输出分别与逻辑或门261，...，26n的第二输入耦合。
逻辑单元28根据残余量化误差R为与门提供使能(Enable)信号，优选将R编码为一个二进制码，因为这将简化第一德尔塔-西格玛调制器13(图6)。逻辑单元28将R的二进制码解码以提供信号xa1，xa2，...，xan-1，xan，以使得，当R要求最小延迟时，来自分频器单元24的输出信号P1到延迟线的传输将通过与门27n；当R要求最大值时，输出信号P1到延迟线的传输将通过与门271。例如，若R是一个二进制编码的4位数，逻辑单元28会将R＝0译码为xan，将R＝14译码为xa2，将R＝15译码为xa1，依次类推。逻辑单元28可以不是必须的，例如，当R直接为温度计编码而不是二进制编码时。
分频器24包括一个7位可装定的减法计数器29和一个用来确定计数器29是否在它的计数值的最后16个周期内的第一译码器30。减法计数器29在非0状态下进行减法计数，在0状态下装入一个新的值N+C。减法计数器29在频率为Fo的高频信号的每个上升沿进入下一个状态。
译码器30提供一个定时信号S1，当计数器29的状态小于或者等于某个预定状态时，S1为逻辑1，否则为逻辑0。信号S1可以直接用作分频器24的输出，但是优选用触发器31对S1信号重新定时，这样可以减小由译码器单元30引起的定时误差。所以译码器30的输出最好与高频输入信号FO是再同步的，这种再同步可以减小计数器29和译码器30中与电源有关的延迟的影响。这种再同步可以通过由高频信号FO为触发器31提供时钟的方式来提供。译码器30的输出被提供给触发器31的数据输入端D，触发器31的输出提供分频器24的输出脉冲P1。
逻辑块28包括一系列二进制译码器，被设置用来将一个R＝0的二进制输入解码以仅将xan设置为逻辑1，从而允许一条从P1通过xbn的路径以产生一个最小延迟。类似地，二进制译码器会将R＝-1译码以仅将xa1设置为高电平从而允许一条通过xb1的路径以得到一个最大延迟。为获得中间延迟，二进制译码器会对相应的R值译码以选择中间或门262，...，26n-1中合适的一个。
只允许与门271，...，27n中的一个使输出信号P1仅能通过1条路径到达受控延迟分频器11的FDiv输出端。(对基于或门的延迟线，例如，仅允许xa3与允许xa3及xa1或者xa2的任何组合等效；只允许xa3更有指导意义。)
对一个具有n级的理想的MISO延迟线来说，每级的延迟是一样的。对用在可编程延迟受控延迟分频器上的一个理想MISO延迟线来说，最小延迟与最大延迟之间的差值应该精确地等于有频率Fo的高频输入信号周期的(n-1)/n倍。但是，由于延迟级之间的不匹配，实际的延迟线有不相等的延迟。过程变化还会使所有的延迟变得更慢或者更快。与理想行为之间的偏差导致了来自合成器的伪造的输出频率。但是，这一点借助第二德尔塔-西格玛量化器的伪随机性得到了缓和。这可能要求“装箱(binning)”或者根据过程变化选择为特定频率所使用而制造的装置，或者要求良好的过程控制以得到在允许的极限范围内的变化。
为了获得最低水平的冲击，必须尽一切努力确保每级的延迟匹配并确保最小延迟与最大延迟之间的差值对规定的工作频率FO而言与理想情况足够接近。
还有必要控制延迟线周围的环境温度以消除温度变化或者利用温度或者电压去控制延迟。用来控制延迟的电压或者温度可以用一个反馈回路来控制。
图8是与如图7所示相似的但有两个改变的可编程延迟受控延迟分频器11′的框图，一个改变是对延迟变化问题寻址，另一个是提供一个延迟过的输出脉冲。可编程受控延迟分频器11′包括一个可控延迟的MISO延迟线23′，一个控制单元25和一个分频器单元24。控制单元25和分频器单元24与图7所示的控制单元和分频器单元是完全相同的。而MISO延迟线23′的差别在于它所有的延迟都可以借助控制信号Vc进行增加或者减小。
正常工作时，可编程延迟受控延迟分频器11′以与参考图7所描述的相同的方式工作，但是可编程延迟受控延迟分频器11′会周期性地执行一个校正循环以确定由MISO延迟线23′提供的延迟的变化并对延迟26′1，...，26′n作适当的调整以进行补偿。校准电路包括一个第二译码器32，第二和第三触发器33和34，三个附加与门35，36和37，一个相位检测器38和一个反相器39，现在说明它们的工作过程。
如前所述，计数器29装入一个初始值I，在频率为Fo的高频信号的每个周期将计数值减1。计数值从由N+C决定的初始值I开始，通过状态I，I-1，...，S2+2，S2+1，S2，S1被减小，最后被减为0，于是计数器29装入一个又由N+C决定的新的I值，并继续。代表计数器状态(或者它的一些MSB)的数值被提供给第一译码器块30，如前所述，被提供给第二译码器块32。第二译码器块32产生一个第二定时信号S2，当该数值等于某个高于与上面描述的S1对应的状态的预定状态时，S2为高电平。如前所述，第一译码器块30产生一个定时信号S1，当分频器为状态S1或者为低电平时，S1为高电平。
第二重新定时触发器33对定时信号S2重新定时，产生一个被施加到MISO延迟线23′的输入端的延迟线输入脉冲P2。第三触发器34将来自第二触发器33的脉冲P2延迟频率为Fo的高频信号的一个周期，同时产生一个被提供给与门36的一个输入端的校准脉冲P3。第二和第三触发器33和34由高频输入信号FO提供时钟。
MISO延迟线的输出被提供给另一个与门35的一个输入端。与门35和36的输出被施加到相位检测器38各自的输入端。与门35和36的另一个输入端共同与反相器39的输出相连，反相器39的输入端与第一重新定时触发器31的输出耦合。相位检测器的输出是控制信号VC，它被提供给MISO 23′并用来调节它的延迟。MISO延迟线23′的输出与第一重新定时触发器31的输出被提供给与门37的各个输入端，与门37的输出为输出信号FDIV。
在本实施形式中，在产生每个输出脉冲前都要执行一次校准。紧随前一个脉冲的输出，反相器39使与门35和36将延迟线23′的输出传送到相位检测器38并使第三重新定时触发器34的输出被施加到相位检测器38，相位检测器检测延迟线23′的输出是在第三重新定时触发器34的输出之前还是之后到达的并以相同的量调整每个延迟级以减小任何差值。
在下一个周期中，反相器39将禁止与门35和36以使来自MISO延迟线23′的下一个脉冲将经与门37被作为输出脉冲FDIV。
相位检测器38提供的反馈是一个能产生一个稳定的延迟锁定环的负反馈。例如，如果延迟线23′的输出比校准脉冲先到达，那么延迟应该增加，相反地，如果延迟线23′的输出比校准脉冲后到达，那么延迟应该减小。
如前面提到的，第二个修改是提供一个延迟过的输出脉冲。所以第三译码器40将它的输入与计数器29的输出相连，并根据计数器29的状态，当所述数值为0状态时，提供一个第三定时信号S0。因为这一状态在状态S1之后发生，所以，当计数器29递减计数时，译码器40的输出(SO)可以被用作信号D0，即作为可编程延迟受控延迟分频器11′的一个额外输出。如与图4类似的图9所示，该第二分频器的输出DO可以被德尔塔-西格玛时钟源19′(图4)用来产生一个DS时钟为数字逻辑提供时钟，即第一德尔塔-西格玛调制器13和第二德尔塔-西格玛调制器17(图4)同时从触发相位检测器38的沿被稍微延迟，这减小了数字逻辑对相位检测器38的干扰。
图10是用于一个PLL中以形成一个频率合成器的图9中的分数分频器的框图说明。在这种情况下，德尔塔-西格玛时钟信号DS时钟从第二分频器的输出DO得到，尽管它可以用如图4所示的方式得到。分数分频器在一个锁相环中的应用允许频率为FO的高频信号作为合成器的输出，这一点，当本发明被用作收音机里的一个本地振荡器的一部分时，是有用的。该PLL包括一个相频检测器(PFD)41，一个充电泵42，一个环路滤波器43和一个VCO 44。从参考源45得到的频率为FREF的信号被施加到相频检测器41的基准输入端，取自分数分频器的信号FDIV被施加到相频检测器的另一个分频器输入端，PFD 41的起伏(up and down)输出信号被施加到充电泵42去控制它的输出电流ICP，环路滤波器将ICP转换成一个相应的控制电压VCP并用它来调节VCO 44的频率，并提供同时为频率合成器输出和分数分频器输入的高频信号FO。
PLL还提供滤波以去掉由第二德尔塔-西格玛调制器引起的噪声整形过的量化误差。
在本发明多个方面的任何一方面的实施形式中，通过增加第二DSM的分辨率(位数)可以获得任意高的分辨率。
本发明还包括一种可自调节的延迟线本身，它具有通过比较由延迟线提供的实际总延迟和周期等于规定的总延迟的参考来校准平均元件延迟的装置。
工业应用
本发明的实施形式可以有利地用在频率合成器中，尤其当它们是具有片内基于谐振的振荡器或者片外基于谐振的振荡器的更大的集成电路的组成部分时。
其延迟线可以校准的可编程延迟受控延迟分频器的一个优点在于它可以增加频率范围(FO)，在该频率范围内，延迟线对给定的芯片采样和温度是合适的。它还可以用来修正更宽的温度范围或者用来修正过程变化。
有利地，在本发明的实施形式中，与已知的德尔塔-西格玛合成器相比，量化噪声的步长减小了，与已知的基于分频器的受控延迟分频器相比，受控延迟分频器的延迟非线性度的影响减小了。而且，本发明的实施形式减小了由对受控延迟进行随机化从而使延迟误差随机化所引起的冲击水平。

Claims (42)

1.一种分频器装置(11)，其特征在于，含有一个用于需要分频的输入信号(FO)的输入端，一个用于分频信号(FDIV)的输出端，还包括用来提供一个可变分频系数控制信号(N+C)和一个残余量化误差信号(R)，将可变分频系数控制信号(N+C)施加在分频器的控制端，和利用残余量化误差信号(R)消除分频信号中的相位误差的装置(12～19)，其中，可变分频系数控制信号(N+C)和残余量化误差信号(R)都是高频振动的。
2.如权利要求书1中所述的分频器，其特征在于，所提供的装置(12～19)包括用于提供分频系数控制信号(N+C)的常数部分(N)的装置(14)，用于提供分频系数控制信号的高频振动可变部分(C)的装置(13，15～19)，和将常数部分(N)和高频振动可变部分(C)相结合以形成可变分频系数控制信号(N+C)的求和装置(12)。
3.如权利要求书2中所述的分频器，其特征在于，用于提供高频振动可变部分(C)的装置(13，15～19)包括一个对一个高频振动可变值(D)响应的德尔塔-西格玛调制器(13)，以提供所述高频振动可变部分(C)和所述残余高频振动量化误差(R)。
4.如权利要求书3中所述的分频器，其特征在于，德尔塔-西格玛调制器(13)是一个一阶的德尔塔-西格玛调制器。
5.如权利要求书3或者4中所述的分频器，其特征在于，用于提供高频振动可变值(D)的装置包括用来提供一个二进制字(K/M)的最高有效部分(MSB)和最低有效部分(LSB)的装置(16，18)，用来高频振动最低有效部分(LSB)以提供一个高频振动最低有效部分(Y)的装置(17)，和将高频振动最低有效部分(Y)和最高有效部分(MSB)相加的求和装置(15)。
6.如权利要求书5中所述的分频器，其特征在于，用来高频振动最低有效部分(LSB)的装置(17)包括一个第二德尔塔-西格玛调制器。
7.如权利要求书6中所述的分频器，其特征在于，第二德尔塔-西格玛调制器是二阶的或者更高阶的。
8.如权利要求书3～7中任何一条所述的分频器，其特征在于，第一德尔塔-西格玛调制器(13)由一个频率为分频信号(FDIV)频率的时钟信号计时。
9.如权利要求书8中所述的分频器，其特征在于，时钟信号是直接或者间接从输入信号(FO)获得的。
10.如权利要求书8中所述的分频器，其特征在于，时钟信号是从分频信号(FDIV)获得的。
11.如权利要求书8，9或者10中所述的分频器，其特征在于，第二个德尔塔-西格玛调制器由一个频率为分频信号(FDIV)频率的时钟信号计时。
12.如权利要求书11中所述的分频器，其特征在于，第二德尔塔-西格玛调制器是由一个直接或者间接从输入信号(FO)获得的时钟信号计时的。
13.如权利要求书12中所述的分频器，其特征在于，第二个时钟信号是从分频信号(FDIV)获得的。
14.如权利要求书11，12或者13中所述的分频器，其特征在于，第一和第二德尔塔-西格玛调制器是由同一个时钟信号计时的。
15.如权利要求书1到14之一所述的分频器，其特征在于，分频器(11)是一个可编程延迟的受控延迟分频器(PDDD)。
16.如权利要求书15中所述的分频器，其特征在于，PDDD包括一个分频器单元(24)，它对输入信号(FO)按照所述可变分频系数控制信号(N+C)分频以提供一个未延迟过的分频器输出信号(P1)，一个具有多个输入和单个输出的延迟线(23；23′)，和一个对残余量化误差信号(R)响应的控制单元(25)，将无延迟的分频器输出信号(P1)施加到被选择的延迟线(23；23′)的其中一个输入端以在所述延迟线(23；23′)的输出端提供相对于未延迟过的分频器输出信号(P1)延迟了一个预定数量的所述分频信号(FDIV)。
17.如权利要求书15或者16中所述的分频器，其特征在于，延迟线(23′)有多个延迟元件(261，...，26N)，PDDD(11)包括用来校准平均元件延迟的装置(32～38)。
18.如权利要求书16中所述的分频器，其特征在于，延迟线(23′)包括根据一个控制信号(Vc)调整平均元件延迟的装置，PDDD(11)还包括用来对通过延迟线(23)的实际延迟与一个参考(FO)进行比较以及根据两者之间的差值提供一个控制信号(Vc)的装置(32～38)。
19.如权利要求书18中所述的分频器，其特征在于，该参考是输入信号(FO)。
20.如权利要求书16到19之一所述的分频器，其特征在于，控制单元(25)包括门装置(271，...，27N)和用来产生多个延迟控制信号(xb1，xb2，xb3，...，xbn)并将这些延迟信号施加到所述门装置(271，...，27N)上的对残余量化误差信号(R)响应的逻辑装置(28)，所述门装置根据延迟控制信号将所述未延迟过的分频器输出信号(P1)选择性地施加到延迟线(23′)的输入端。
21.一个可调的延迟线(23′)，其特征在于，含有多个延迟元件(261，...，26N)，多个相应的输入端和单个输出端，根据一个控制信号(Vc)可调的平均元件延迟，和通过比较通过延迟线(23′)的实际延迟与一个周期等于通过延迟线(23′)的规定延迟的参考(FO)来校准平均元件延迟并根据两者之间的差值提供一个控制信号(Vc)的装置(34～38)，其中校准装置包括从参考信号(FO)得到被所述周期分开的第一脉冲(P2)和第二脉冲(P3)，将第一脉冲(P2)通过延迟线(23)提供给相位检测器(38)，将第二脉冲(P3)不通过延迟线(23′)供给相位检测器(38)的装置(33，34)，相位检测器(38)将第一脉冲与第二脉冲到达时间之间的差值确定为所述差值。
22.一种利用一个分频器(11)对输入信号(FO)进行分频以得到一个分频信号(FDIV)的方法，其特征在于，包括步骤：提供一个可变分频系数控制信号(N+C)和一个残余量化误差信号(R)，利用可变分频系数控制信号(N+C)去控制分频器，和利用残余量化误差信号(R)去消除分频信号中的相位误差，其中可变分频系数控制信号(N+C)和残余量化误差信号(R)都是高频振动的。
23.如权利要求书22中所述的方法，其特征在于，提供可变分频系数控制信号(N+C)的步骤包括提供可变分频系数控制信号(N+C)中的常数部分(N)和可变分频系数控制信号的高频振动可变部分(C)，和对常数部分(N)和高频振动可变部分(C)求和以形成可变分频系数控制信号(N+C)。
24.如权利要求书23中所述的方法，其特征在于，提供高频振动可变部分(C)的步骤利用一个对一个高频振动可变值(D)响应的德尔塔-西格玛调制器，以提供所述高频振动可变部分(C)和所述高频振动残余量化误差(R)。
25.如权利要求书24中所述的方法，其特征在于，所述德尔塔-西格玛调制器是一个一阶德尔塔-西格玛调制器。
26.如权利要求书24或者25中所述的方法，其特征在于，提供高频振动可变值(D)的步骤包括：提供一个二进制字(K/M)的最高有效部分(MSB)和最低有效部分(LSB)，高频振动最低有效部分(LSB)以提供一个高频振动最低有效部分(Y)，和对高频振动的最低有效部分(Y)和最高有效部分(MSB)求和。
27.如权利要求书26中所述的方法，其特征在于，高频振动最低有效部分(LSB)的步骤利用一个第二德尔塔-西格玛调制器。
28.如权利要求书27中所述的方法，其特征在于，用一个二阶的或者更高阶的第二德尔塔-西格玛调制器实现对最低有效部分(LSB)的高频振动。
29.如权利要求书24到28之一所述的方法，其特征在于，第一德尔塔-西格玛调制器由一个频率为分频信号(FDIV)频率的时钟信号计时。
30.如权利要求书29中所述的方法，其特征在于，时钟信号是直接或者间接从输入信号(FO)获得的。
31.如权利要求书29中所述的方法，其特征在于，时钟信号是从分频信号(FDIV)获得的。
32.如权利要求书29，30或者31中所述的方法，其特征在于，第二德尔塔-西格玛调制器由一个频率为分频信号(FDIV)频率的时钟信号计时。
33.如权利要求书32中所述的方法，其特征在于，第二德尔塔-西格玛调制器由一个直接或者间接从输入信号(FO)获得的时钟信号计时。
34.如权利要求书33中所述的方法，其特征在于，第二时钟信号是从分频信号(FDIV)获得的。
35.如权利要求书32，33或者34中所述的方法，其特征在于，第一和第二德尔塔-西格玛调制器是由同一个时钟信号计时。
36.如权利要求书22到35之一所述的方法，其特征在于，所述分频器(11)是一个可编程延迟受控延迟分频器(PDDD)。
37.如权利要求书36中所述的方法，其特征在于，输入信号(FO)被按所述可变分频系数控制信号(N+C)进行分频，以提供一个未延迟过的分频器输出信号(P1)，被一个具有多个输入和单个输出的延迟线延迟，未延迟过的分频器输出信号(P1)根据残余量化误差信号(R)被施加到被选择的延迟线(23；23′)的其中一个输入端以在所述延迟线(23；23′)的输出端提供相对于未延迟过的分频器输出信号(P1)延迟了一个预定数量的所述分频信号(FDIV)。
38.如权利要求书36到37之一所述的方法，其特征在于，所述延迟线(23′)有多个延迟元件(261，...，26N)，并包括校准平均元件延迟的步骤。
39.如权利要求书37所述的方法，其特征在于，包括根据一个控制信号(Vc)调整延迟线的平均元件延迟，将通过延迟线(23)的实际延迟与参考(FO)进行比较并根据两者之间的差值提供控制信号(Vc)的多个步骤。
40.如权利要求书39所述的方法，其特征在于，该参考是输入信号(FO)。
41.如权利要求书37到40之一所述的方法，其特征在于，包括：根据残余量化误差信号(R)产生多个延迟控制信号(xb1，xb2，xb3，...，xbn)并根据延迟控制信号将所述未延迟过的分频器输出信号(P1)选择性地施加到延迟线(23′)的输入的步骤。
42.一种按照非整数值对输入信号(FO)进行分频的方法，其特征在于，包括以下步骤：
(1)提供一个整数值(N)和一个分数值(K/M)，它们一起与非整数值(N+K/M)相对应；
(2)分离分数值(K/M)使之成为一个高于预置分辨率的第一部分(K/MMSB)和低于所述预置分辨率的第二部分(K/MLSB)；
(3)利用噪声整形过的量化，以等效于所述第一部分(K/MMSB)的最低有效位的量化分辨率对第二部分(K/MLSB)进行量化以产生一个噪声整形量化过的值；
(4)将所述第一部分(K/MMSB)和噪声整形量化过的值相加以产生一个高频振动值(D)；
(5)量化高频振动值(D)以提供一个具有等效于整数值(N)的最低有效位的分辨率的量化过的高频振动值(C)和一个取整后的残余值(R)；
(6)将所述量化过的高频振动值(C)和所述整数值(N)相加以提供一个分频系数值(N+C)；和
(7)根据所述残余值(R)对输入信号频率(FO)按照所述分频系数值(N+C)进行分频以提供一个输出频率(FDIV)。
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