CN109088623B - 一种适用于不同开关频率的高线性度混合数字脉宽调制器 - Google Patents

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Abstract

一种适用于不同开关频率的高线性度混合数字脉宽调制器，属于电力电子技术领域。包括精度选择模块、粗调模块、细调模块和数字逻辑模块，粗调模块用于产生计数信号，计数信号的高x位作为频率检测信号，精度选择模块根据频率检测信号将脉宽控制信号分为高位信号和低位信号，并通过调节高位信号和低位信号的位数调整粗调和细调的精度；随后将高位信号输入到粗调模块与计数信号进行比较得到粗调信号，低位信号输入到细调模块进行细调得到细调信号，最后利用数字逻辑模块根据粗调信号和细调信号产生脉宽调制信号作为混合型数字脉宽调制器的输出信号。本发明可以适用于不同开关频率，具有线性度高、精度高、面积功耗小等特点。

Description

一种适用于不同开关频率的高线性度混合数字脉宽调制器
技术领域
本发明属于电力电子技术领域，具体涉及一种适用于不同开关频率的高线性度混合数字脉宽调制器(Digital Pulse With Modulation,DPWM)。
背景技术
近几年来数字开关电源的研究得到越来越多的关注和快速的发展，在数字开关电源中，数字脉宽调制器(Digital Pulse With Modulation,DPWM)是由数字信号驱动用于产生脉冲信号作为控制信号的模块，负责将数字补偿器通过补偿得到的数字信号转化成一定占空比的脉冲信号，作为栅控制信号输出给功率管用以控制功率级中功率管的开关时间，并通过调控开关时间，最终调控主体电路的输出电压。数字脉宽调制器DPWM的精度、线性度、面积、功耗等指标是影响数字电源系统指标的重要部分。数字脉宽调制器DPWM的精度直接决定了占空比信号的控制精度，其线性度会对环路的稳定性产生重要影响，而其面积和功耗的关系也应很好的折中。
近年来，国内外的学术界和工业界涌现出的DPWM的结构总结起来，一共有四种，分别是：计数器型，延迟链型，抖动型以及混合模型。其中，混合型DPWM是计数器型和延迟链型DPWM的结合，是目前最先进的DPWM实现方法，具有面积小、精度高、功耗低的优点。混合型DPWM结合了计数器型和延迟链型DPWM，通过粗调和细调两种方式依次对精度进行调控。计数器进行计数后通过比较器进行比较，得到占空比的粗调，相比延迟链型DPWM减少了多路复用器的位数，也减少了延迟链的长度，从而减少了DPWM的面积；随后让多路复用器选择通过延迟链的波形，从而进行占空比的细调，相比计数器型DPWM，混合型DPWM的计数器时钟频率能够降低到可以接受的水平，从而减小功耗。
混合型DPWM的工作原理如图1所示，传统混合型DPWM只能适用于一种固定的开关频率，以位数为12bit、开关周期为2MHz、计数时钟为100MHz的混合型DPWM为例，12位占空比信号被分为了2组，高6位为计数比较的粗调机制使用，在计数时钟100MHz的条件下，与内部计数器的数字比较。当高6位数值与计数器中数字一致时，输出宽度为1/100MHz(10ns)的脉冲信号进入延迟链，至此粗调完成，细调开始。细调模块一般由延迟链和多路复用器组成，延迟信号被用来选择作为低6位输入的多路复用器的输入信号。在这里，每个延迟单元的延迟时间t作为时间分辨率，在传统细调系统中，缓冲延迟单元的最小时钟分辨率的精细程度依赖于其应用的CMOS工艺，因此很难做小。
发明内容
针对上述传统混合型DPWM只能适用于一种固定的开关频率、应用单一，以及精度不高、依赖工艺的问题，本发明提出一种混合数字脉宽调制器，能够适用于不同的开关频率和不同的工艺，具有线性度高、精度高、面积功耗小等特点。
本发明的技术方案为：
一种适用于不同开关频率的高线性度混合数字脉宽调制器，所述混合数字脉宽调制器能够适用于s档开关频率，并根据不同开关频率产生对应的脉宽调制信号dpwm，其中s为正整数；
所述混合数字脉宽调制器包括精度选择模块、粗调模块、细调模块和数字逻辑模块；
所述粗调模块用于产生计数信号counter_out，所述计数信号counter_out为在开关时钟信号clkp的一个周期内计数的时钟信号clks的周期数的二进制编码；
所述精度选择模块包括脉宽控制信号检测单元、开关检测单元和精度选择状态机，
所述脉宽控制信号检测单元用于检测脉宽控制信号d_con并输出判断信号dmax，当所述脉宽控制信号d_con每一位均为1时，所述判断信号dmax为1，否则所述判断信号dmax为0；
所述开关检测单元的第一输入端连接频率检测信号freq_out，其第二输入端连接所述判断信号dmax，其输出端输出精度控制状态码selclk；其中频率检测信号freq_out为所述计数信号counter_out的高x位，x＝mod[log2(s)]，mod为向上取整操作；
每一个所述频率检测信号freq_out对应一个x位的二进制编码作为精度控制状态码的初始值selclk_0，其中开关频率越高所述精度控制状态码的初始值selclk_0越大；
当所述判断信号dmax为0时，输出所述精度控制状态码的初始值selclk_0作为所述精度控制状态码selclk；当所述判断信号dmax为1时，输出所述精度控制状态码的初始值selclk_0减1后的二进制数作为所述精度控制状态码selclk；
所述精度选择状态机根据所述精度控制状态码selclk将所述脉宽控制信号d_con分为高位信号dh和低位信号dl，令精度控制状态码的最大值selclk_max为x位1，若所述精度控制状态码selclk为所述精度控制状态码的最大值selclk_max-z，此时所述高位信号dh输出所述脉宽控制信号d_con的高m-z位，所述低位信号dl的低y-(m-z)位输出所述脉宽控制信号d_con的低y-(m-z)位，所述低位信号dl的高n-[y-(m-z)]位补0，其中z为正整数，y＝所述脉宽控制信号d_con的位数+s-1，m＝mod[(log2计数时钟信号clks的频率/最小开关频率)]，n＝所述脉宽控制信号d_con的位数-(m-z)；
所述粗调模块用于将所述计数信号counter_out与所述高位信号dh进行比较并产生粗调信号comp_out；
所述细调模块用于根据所述低位信号dl和粗调信号comp_out得到细调信号mux_out；
所述数字逻辑模块用于根据所述粗调信号comp_out和所述细调信号mux_out产生所述脉宽调制信号dpwm。
具体的，所述粗调模块包括计数器和比较器，
所述计数器的时钟端连接所述计数时钟信号clks，其第一输出端输出所述计数信号counter_out，其第二输出端输出所述频率检测信号freq_out；
所述比较器的第一输入端连接所述计数信号counter_out，其第二输入端连接所述低位信号dl，其输出端输出所述粗调信号comp_out。
具体的，所述计数器的第一置位端连接所述开关时钟信号clkp，其第二置位端连接所述脉宽调制信号dpwm，其使能端连接所述使能信号EN，根据所述使能信号EN选择开关时钟信号clkp或脉宽调制信号dpwm接入所述计数器；所述比较器的使能端连接所述使能信号EN。
具体的，所述细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，
所述校准单元的置位端连接所述脉宽调制信号dpwm，其使能端连接所述使能信号EN，其时钟端连接所述时钟信号clks，其校准端连接校准信号，其输出端输出校准清零信号clr1和n位校准码correction_code；
所述n位校准码correction_code的初始值为n个0，在校准过程中根据所述校准信号判断将所述n位校准码correction_code加1或减1；
所述n位校准码correction_code处于校准过程时所述校准清零信号clr1为高电平，否则为低电平；
所述校准输出单元包括第一与门AND1，第一与门AND1的第一输入端连接所述粗调信号comp_out，其第二输入端连接所述校准清零信号clr1，其输出端输出延迟输入信号deayline_in至所述延迟链的输入端；
所述延迟链包括多个级联的延迟单元，所述延迟输入信号deayline_in经过其中2n个延迟单元后产生2n个延迟输出信号deayline_out至所述多路复用器的数据输入端，所述延迟输入信号deayline_in经过所述2n个延迟单元中的前2n-1个延迟单元后的信号作为所述校准信号；每个延迟单元有两条延迟时间分别是t1和t2的延迟路径，t1>t2；
所述译码器根据所述n位校准码correction_code产生2n位控制信号分别控制所述2n个延迟单元选择不同延迟时间的延迟路径，其中产生2n位控制信号需要进行n+1次译码，第i次译码产生2i-1位控制信号，i为正整数且1≤i≤n+1，所述2i-1位控制信号共有2i-1+1种类型，分别是含有0个1、1个1、2个1、……、2i-1个1的情况；
第i次译码的具体步骤为：根据第i-1次译码得到的2i-2位控制信号的2i-2+1种类型，在每一种类型的2i-2位控制信号的每一位控制信号前同时加0或同时加1，得到2×(2i-2+1)种类型，其中对于含有同样多个1的控制信号有多种情况时，只保留其中一个控制信号，得到第i次译码产生2i-1位控制信号的2i-1+1种类型；第1次译码产生1位控制信号，共有2种类型，分别是0或1；
所述多路复用器根据所述低位信号dl选择对应的所述延迟输出信号deayline_out，并产生所述细调信号mux_out。
具体的，所述数字逻辑模块包括第二与门AND2、第三与门AND3、第四与门AND4、第一或非门NOR1和第二或非门NOR2，
第二与门AND2的第一输入端连接所述粗调信号comp_out，其第二输入端连接所述脉宽调制信号dpwm，其输出端连接第三与门AND3的第一输入端；
第三与门AND3的第二输入端连接所述细调信号mux_out，其输出端连接第二或非门NOR2的第一输入端；
第一或非门NOR1的第一输入端连接所述开关时钟信号clkp，其第二输入端连接第二或非门NOR2的输出端和第四与门AND4的第一输入端，其输出端连接第二或非门NOR2的第二输入端；
第四与门AND4的第二输入端连接所述使能信号EN，其输出端输出所述脉宽调制信号dpwm。
本发明的有益效果为：通过精度选择模块根据不同开关频率调节粗调和细调的有效位数从而调整粗调和细调的精度，并通过多路复用器根据不同的开关频率选择输出精度，实现本发明适用的开关频率可调；同时细调模块的译码器采用可适用于不同位数的独特译码方式实现了本发明的高线性度，扩大了本发明的应用范围；粗调模块通过复用计数器减小了面积和功耗。
附图说明
图1是传统混合型DPWM的结构示意图。
图2是本发明提出的一种适用于不同开关频率的高线性度混合数字脉宽调制器的整体电路结构示意图。
图3是本发明提出的一种适用于不同开关频率的高线性度混合数字脉宽调制器中精度选择模块的结构示意图。
图4是本发明提出的一种适用于不同开关频率的高线性度混合数字脉宽调制器中精度选择模块的控制流程图。
图5是本发明提出的一种适用于不同开关频率的高线性度混合数字脉宽调制器中可输出频率状态的粗调模块的结构示意图。
图6是本发明提出的一种适用于不同开关频率的高线性度混合数字脉宽调制器中高线性度的细调模块的结构示意图。
图7是本发明提出的一种适用于不同开关频率的高线性度混合数字脉宽调制器中数字逻辑模块的结构示意图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案。
本发明在传统混合型DPWM结构的基础上增加了一个精度选择模块，使得本发明提出的混合型数字脉宽调制器能够适用于s档开关频率，并根据不同开关频率产生对应的脉宽调制信号dpwm，其中s为正整数，可以应该具体应用情况取值。如图2所示是本发明的整体结构示意图，包括精度选择模块、粗调模块、细调模块和数字逻辑模块；其中粗调模块用于产生计数信号counter_out，计数信号counter_out为在开关时钟信号clkp的一个周期内计数的时钟信号clks的周期数的二进制编码，开关时钟信号clkp为窄脉冲信号，时钟信号clks为周期性信号；计数信号counter_out的高x位作为频率检测信号freq_out，x＝mod[log2(s)]，mod为向上取整操作；如s为3时，x为2，s为5时，x为3。精度选择模块根据频率检测信号freq_out将脉宽控制信号d_con分为高位信号dh和低位信号dl，随后将高位信号dh输入到粗调模块进行粗调得到粗调信号comp_out，低位信号dl输入到细调模块进行细调得到细调信号mux_out，最后利用数字逻辑模块根据粗调信号comp_out和细调信号mux_out产生脉宽调制信号dpwm作为混合型数字脉宽调制器的输出信号。
如图3所示是本发明中精度选择模块的结构示意图，如图4是精度选择模块的控制流程图，下面结合图3和图4详细描述精度选择模块的结构和工作过程。
精度选择模块包括脉宽控制信号检测单元、开关检测单元和精度选择状态机，脉宽控制信号检测单元用于检测脉宽控制信号d_con并输出判断信号dmax，脉宽控制信号d_con为数字信号，判断信号dmax作为判断脉宽控制信号d_con是否处于满占空比的信号，当脉宽控制信号d_con每一位均为1时，意味着此时数字脉宽调制器输出的脉宽调制信号dpwm已经达到最大值，但仍然不能使占空比达到所需的大小，这说明计数器工作的位数不够，或者说延迟链的位数过高，此时判断信号dmax输出1控制精度选择器的状态下调一位，否则判断信号dmax输出为0。
开关检测单元的第一输入端连接频率检测信号freq_out，其第二输入端连接判断信号dmax，其输出端输出精度控制状态码selclk；每一个频率检测信号freq_out对应一个x位的二进制编码作为精度控制状态码的初始值selclk_0，其中开关频率越高，精度控制状态码的初始值selclk_0越大，通常最高开关频率对应精度控制状态码的初始值selclk_0为x位1，最低开关频率对应精度控制状态码的初始值selclk_0为x位0；由于开关频率越高，开关时钟信号clkp的周期越短，得到的计数信号counter_out越小，相应得到的频率检测信号freq_out也越小，所以在设置每一个频率检测信号freq_out对应一个x位的二进制编码作为精度控制状态码的初始值selclk_0时，需要注意频率检测信号freq_out越小对应的精度控制状态码的初始值selclk_0越大。以s＝3为例，有三档不同的开关频率，x＝2，频率检测信号freq_out和精度控制状态码的初始值selclk_0都是两位的数字信号，可以设置频率检测信号freq_out＝00时，对应的精度控制状态码的初始值selclk_0＝11；频率检测信号freq_out＝01时，对应的精度控制状态码的初始值selclk_0＝01；频率检测信号freq_out＝11时，对应的精度控制状态码的初始值selclk_0＝00，由于只有三档开关频率，可以认为频率检测信号freq_out＝10时为出错，此时也需要指向一个输出，可以设置出错情况时对应的精度控制状态码的初始值selclk_0也为00。
根据频率检测信号freq_out得到对应的精度控制状态码的初始值selclk_0之后，需要根据判断信号dmax对精度控制状态码的初始值selclk_0进行处理得到精度控制状态码selclk并输出，判断方法为：当判断信号dmax为0时，输出精度控制状态码的初始值selclk_0作为精度控制状态码selclk；当判断信号dmax为1时，输出精度控制状态码的初始值selclk_0减1后的二进制数作为精度控制状态码selclk，如精度控制状态码的初始值selclk_0为11时，若此时判断信号dmax为1，将精度控制状态码的初始值selclk_0(即11)减1得到10后作为精度控制状态码selclk的二进制编码；但是若精度控制状态码的初始值selclk_0为00时，由于这时已经是最小值了，减1之后还是00作为精度控制状态码selclk输出。
确定精度控制状态码selclk之后，将精度控制状态码selclk输入到精度选择状态机中作为控制信号，将脉宽控制信号d_con分为高位信号dh和低位信号dl，具体方法为：
令精度控制状态码的最大值selclk_max为x位1，当精度控制状态码selclk为精度控制状态码的最大值selclk_max时，高位信号dh输出脉宽控制信号d_con的高m位，低位信号dl的低y-m位输出脉宽控制信号d_con的低y-m位，低位信号dl的高n-(y-m)位补0。
若精度控制状态码selclk为精度控制状态码的最大值selclk_max-1，此时高位信号dh输出脉宽控制信号d_con的高m-1位，低位信号dl的低y-(m-1)位输出脉宽控制信号d_con的低y-(m-1)位，低位信号dl的高n-[y-(m-1)]位补0。
依次类推，若精度控制状态码selclk为精度控制状态码的最大值selclk_max-z，此时高位信号dh输出脉宽控制信号d_con的高m-z位，低位信号dl的低y-(m-z)位输出脉宽控制信号d_con的低y-(m-z)位，低位信号dl的高n-[y-(m-z)]位补0。
其中z为正整数，y＝脉宽控制信号d_con的位数+s-1，m＝mod[(log2计数时钟信号clks的频率/最小开关频率)]，n＝脉宽控制信号d_con的位数-(m-z)；即高位信号dh为m-z位，低位信号dl为n位，根据得到的精度控制状态码selclk确定z的具体取值。
如s＝3，脉宽控制信号d_con的位数为12位，则y＝12+3-1＝14，x＝2，精度控制状态码selclk为2位数字信号，精度控制状态码的最大值selclk_max＝11，若此时得到的精度控制状态码selclk为01，则z＝2，将12位脉宽控制信号d_con分为m-2位高位信号dh和12-(m-2)位低位信号dl，其中m-2位高位信号dh为12位脉宽控制信号d_con的高m-2位，12-(m-2)位低位信号dl中的低y-(m-z)＝14-(m-2)＝12-m位为12位脉宽控制信号d_con的低12-m位，12-(m-2)位低位信号dl中的高n-[y-(m-z)]＝12-(m-2)-[14-(m-2)]＝2位补0。m的值由计数时钟信号clks的实际频率和应用中设置的最小开关频率决定，m＝mod[(log2计数时钟信号clks的频率/最小开关频率)]，如m＝4，则此时将12位脉宽控制信号d_con分为2位高位信号dh和10位低位信号dl，2位高位信号dh为12位脉宽控制信号d_con的高2位，10位低位信号dl中的低8位为12位脉宽控制信号d_con的低8位，10位低位信号dl中的高2位补0。如果selclk为11，z＝0，则将12位脉宽控制信号d_con分为4位高位信号dh和8位低位信号dl。通过改变高位信号dh和低位信号dl的位数控制粗调和细调的精度。
粗调模块的作用是产生计数信号counter_out并将计数信号counter_out与高位信号dh比较并产生粗调信号comp_out，频率检测信号freq_out也可通过复用粗调模块中的计数器产生，如图5所示是粗调模块的一种实现形式，包括计数器和比较器，计数器的时钟端连接计数时钟信号clks，其第一置位端连接开关时钟信号clkp，其第二置位端连接脉宽调制信号dpwm。当开关时钟信号clkp接入计数器时，计数器计数开关时钟信号clkp的一个周期时钟信号clks的周期数，得到计数信号counter_out从计数器的第一输出端输出；为了使系统更加简练，通过复用计数器将计数信号counter_out的高x位作为频率检测信号freq_out从计数器的第二输出端输出，使得本实施例中的粗调模块能够输出频率状态，计数器可以选择在开关周期结束清零还是在脉宽调制信号dpwm输出翻转之后清零。
计数器的使能端连接使能信号EN，根据使能信号EN选择开关时钟信号clkp或脉宽调制信号dpwm接入计数器。当使能信号EN为0时，由第一置位端连接开关时钟信号clkp进行计数器的复位，第一输出端输出为0，第二输出端输出频率检测信号freq_out；当使能信号EN为1时，由脉宽调制信号dpwm进行计数器的复位，第一输出端输出计数信号counter_out，第二输出端保持输出频率检测信号freq_out。
比较器的使能端连接使能信号EN，其第一输入端连接计数信号counter_out，其第二输入端连接低位信号dl，通过比较计数信号counter_out和高位信号dh得到宽度为一个计数周期的脉冲信号，即粗调信号comp_out。
细调模块用于根据低位信号dl和粗调信号comp_out得到细调信号mux_out，如图6所示是细调模块的一种实现形式，包括校准单元、校准输出单元、译码器、延迟链和多路复用器，校准单元的置位端连接脉宽调制信号dpwm，其使能端连接使能信号EN，其时钟端连接时钟信号clks，其校准端连接校准信号，其输出端输出校准清零信号clr1和n位校准码correction_code；时钟信号clks为校准单元提供时序控制，每当时钟信号clks的上升沿来临时对n位校准码correction_code进行一次校准；n位校准码correction_code的初始值为n个0，在校准过程中根据校准信号判断将n位校准码correction_code加1或减1；n位校准码correction_code处于校准过程时校准清零信号clr1为高电平，否则为低电平。
校准输出单元包括第一与门AND1，第一与门AND1的第一输入端连接粗调信号comp_out，其第二输入端连接校准清零信号clr1，其输出端输出延迟输入信号deayline_in至延迟链的输入端。当粗调信号comp_out为低电平时，输出的延迟输入信号deayline_in为低电平；当粗调信号comp_out为高电平时，输出的延迟输入信号deayline_in为校准清零信号clr1。
延迟链包括多个级联的延迟单元，实际使用的时候根据低位信号dl的位数n选择其中的2n个延迟单元工作，延迟输入信号deayline_in经过选择的2n个延迟单元后产生2n个延迟输出信号deayline_out[0]到deayline_out[2n-1]至多路复用器的数据输入端，本实施例中以n＝6为例，延迟输入信号deayline_in选择延迟链中的64个延迟单元通过，产生64个延迟输出信号deayline_out[0]到deayline_out[63]至多路复用器的数据输入端，校准信号由延迟输入信号deayline_in经过选择的64个延迟单元中的部分延迟单元后产生，为了提高精度，本实施例中选择将延迟输入信号deayline_in经过64个延迟单元中的第63个延迟单元后的延迟输出信号delayline_out[62]作为校准信号；每个延迟单元都有两条延迟时间不同的延迟路径，这两条延迟路径的延迟时间分别是t1和t2，其中令t1>t2，信号在经过延迟单元时只会经过其中一条延迟路径。
译码器根据n位校准码correction_code产生2n位控制信号分别控制2n个延迟单元，每一位控制信号控制一个延迟单元，选择对应的延迟单元输入的信号通过该延迟单元时是经过大延迟路径(延迟时间为t1对应的延迟路径)或者是小延迟路径(延迟时间为t2对应的延迟路径)，从而控制产生的2n个延迟输出信号deayline_out[0]到deayline_out[63]与延迟输入信号deayline_in的延迟时间。其中产生2n位控制信号需要依次进行n+1次译码，第i次译码产生2i-1位控制信号，i为正整数且1≤i≤n+1，2i-1位控制信号共有2i-1+1种类型，分别是含有0个1、1个1、2个1、……、2i-1个1的情况；第i次译码的具体步骤为：根据第i-1次译码得到的2i-2位控制信号的2i-2+1种类型，在每一种类型的2i-2位控制信号的每一位控制信号前同时加0或同时加1，得到2×(2i-2+1)种类型，其中对于含有同样多个1的控制信号有多种情况时，只保留其中一个控制信号，得到第i次译码产生2i-1位控制信号的2i-1+1种类型。
第1次译码产生20即1位控制信号，共有2种类型，分别是0或1；有0个1和1个1两种类型。
第2次译码产生21即2位控制信号，分别在第1次译码得到的两种类型的控制信号的每一位之前同时加0或同时加1，得到00、01、10、11，其中只保留一种同样含有1个1(即01和10)的类型，如只保留01，得到00、01、11三种类型，分别是含有0和1，1个1和2个1。
第3次译码产生22即4位控制信号，分别在第2次译码得到的三种类型的控制信号的每一位之前同时加0或同时加1，得到0000、0001、0100、0101、1010、1011、1110、1111，只保留一种同样含有1个1(即0001和0100)的类型，如只保留0001；只保留一种同样含有2个1(即0101和1010)的类型，如只保留0101；只保留一种同样含有3个1(即1011和1110)的类型，如只保留1011；得到0000、0001、0101、1011、1111五种类型，分别含有0个1、1个1、2个1、3个1和4个1。
第4次译码产生23即8位控制信号，分别在第3次译码得到的五种类型的控制信号的每一位之前同时加0或同时加1，得到00000000、10101010、00000001、10101011、00010000、10111010、00010001、10111011、01000100、11101110、01000101、11101111、01010100、11111110、01010101、11111111，只保留一种同样含有1个1(即00000001和00010000)的类型，如只保留00000001；只保留一种同样含有2个1(即00010001和01000100)的类型，如只保留00010001；只保留一种同样含有3个1(即01000101和01010100)的类型，如只保留01000101；只保留一种同样含有4个1(即10101010和01010101)，如只保留01010101；只保留一种同样含有5个1(即10111010和10101011)，如只保留10101011；只保留一种同样含有6个1(即10111011和11101110)，如只保留10111011；只保留一种同样含有7个1(即11101111和11111110)，如只保留11101111；得到00000000、00000001、00010001、01000101、01010101、10101011、10111011、11101111、11111111九种类型，分别含有0个1、1个1、2个1、3个1、4个1、5个1、6个1、7个1和8个1。
按照这种方法依次类推得到经过n+1次译码产生的2n位控制信号，共有2n+1种类型。为了提高数字脉宽调制器的线性度，要求控制信号为1的单元尽可能地均匀分散，而通过上述方法译码得到的控制信号中，1都是均匀分散的。
多路复用器的数据输入端date连接2n个延迟输出信号deayline_out[0]到deayline_out[2n-1]，选择端sel连接低位信号dl，根据低位信号dl选择对应的延迟输出信号deayline_out，并产生细调信号mux_out。例如n＝6时，低位信号dl为6位二进制码，多路复用器为6选64，根据低位信号dl的6位二进制码对应的的十进制数，选择相应的延迟输出信号deayline_out输出；如低位信号dl为010010，对应的十进制数就是18，则多路复用器选择第18个延迟输出信号deayline_out[17]输出。
数字逻辑模块用于根据粗调信号comp_out和细调信号mux_out产生高线性度、高精度的脉宽调制信号dpwm，如图7所示是数字逻辑模块的一种实现形式，包括综合单元、RS触发器和复位使能单元，其中综合单元包括第二与门AND2和第三与门AND3，RS触发器包括第一或非门NOR1和第二或非门NOR2，复位使能单元包括第四与门AND4，第二与门AND2的第一输入端连接粗调信号comp_out，其第二输入端连接脉宽调制信号dpwm，其输出端输出粗调清零信号clr2连接第三与门AND3的第一输入端；第三与门AND3的第二输入端连接细调信号mux_out，其输出端连接第二或非门NOR2的第一输入端；第一或非门NOR1的第一输入端连接开关时钟信号clkp，其第二输入端连接第二或非门NOR2的输出端和第四与门AND4的第一输入端，其输出端连接第二或非门NOR2的第二输入端；第四与门AND4的第二输入端连接使能信号EN，其输出端输出脉宽调制信号dpwm。脉宽调制信号dpwm作为粗调模块和细调模块的复位信号反馈回粗调模块和细调模块。
当脉宽调制信号dpwm为高电平时开始粗调，当粗调信号comp_out为高电平时，说明此时粗调结束，到细调信号mux_out为高电平时，说明细调结束，此时所有输入信号为高电平时，第三与门AND3的输出信号为高电平；当脉宽调制信号dpwm为低电平时，说明整个调节过程结束，第三与门AND3的输出信号为低电平。
RS触发器的S输入端连接第三与门AND3的输出信号，其R输入端连接开关时钟信号clkp，当S输入端的信号为低电平，R输入端的信号为高电平时，说明一个开关周期开始，RS触发器的输出信号dpwm_temp为高电平；当R输入端的信号为低电平，S输入端的信号为高电平时，说明粗调和细调均已完成，RS触发器的输出信号dpwm_temp为低电平。
复位使能单元将RS触发器的输出信号dpwm_temp与使能信号EN相与后产生脉宽调制信号dpwm输出。
综上所述，本发明提出的混合型数字脉宽调制器可以适用与不同的开关频率，通过精度选择模块将脉宽控制信号d_con拆分为高位信号dh和低位信号dl，并根据不同开关频率适应性的调节高位信号dh和低位信号dl的位数来调整粗调和细调的精度，通过多路复用器根据不同的开关频率选择输出精度，复用粗调模块的计数器得到频率检测信号freq_out，减小了系统面积和功耗，细调模块采用独特的译码方式产生延迟链的控制信号，实现了数字脉宽调制器的高线性度，扩大了本发明的应用范围。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (5)

1.一种适用于不同开关频率的高线性度混合数字脉宽调制器，其特征在于，所述混合数字脉宽调制器能够适用于s档开关频率，并根据不同开关频率产生对应的脉宽调制信号(dpwm)，其中s为正整数；
所述混合数字脉宽调制器包括精度选择模块、粗调模块、细调模块和数字逻辑模块；
所述粗调模块用于产生计数信号(counter_out)，所述计数信号(counter_out)为在开关时钟信号(clkp)的一个周期内计数的时钟信号(clks)的周期数的二进制编码；
所述精度选择模块包括脉宽控制信号检测单元、开关检测单元和精度选择状态机，
所述脉宽控制信号检测单元用于检测脉宽控制信号(d_con)并输出判断信号(dmax)，当所述脉宽控制信号(d_con)每一位均为1时，所述判断信号(dmax)为1，否则所述判断信号(dmax)为0；
所述开关检测单元的第一输入端连接频率检测信号(freq_out)，其第二输入端连接所述判断信号(dmax)，其输出端输出精度控制状态码(selclk)；其中频率检测信号(freq_out)为所述计数信号(counter_out)的高x位，x＝mod[log2(s)]，mod为向上取整操作；
每一个所述频率检测信号(freq_out)对应一个x位的二进制编码作为精度控制状态码的初始值(selclk_0)，其中开关频率越高所述精度控制状态码的初始值(selclk_0)越大；
当所述判断信号(dmax)为0时，输出所述精度控制状态码的初始值(selclk_0)作为所述精度控制状态码(selclk)；当所述判断信号(dmax)为1时，输出所述精度控制状态码的初始值(selclk_0)减1后的二进制数作为所述精度控制状态码(selclk)；
所述精度选择状态机根据所述精度控制状态码(selclk)将所述脉宽控制信号(d_con)分为高位信号(dh)和低位信号(dl)，令精度控制状态码的最大值(selclk_max)为x位1，若所述精度控制状态码(selclk)为所述精度控制状态码的最大值(selclk_max)-z，此时所述高位信号(dh)输出所述脉宽控制信号(d_con)的高m-z位，所述低位信号(dl)的低y-(m-z)位输出所述脉宽控制信号(d_con)的低y-(m-z)位，所述低位信号(dl)的高n-[y-(m-z)]位补0，其中z为正整数，y＝所述脉宽控制信号(d_con)的位数+s-1，m＝mod[(log2计数时钟信号clks的频率/最小开关频率)]，n＝所述脉宽控制信号(d_con)的位数-(m-z)；
所述粗调模块用于将所述计数信号(counter_out)与所述高位信号(dh)进行比较并产生粗调信号(comp_out)；
所述细调模块用于根据所述低位信号(dl)和粗调信号(comp_out)得到细调信号(mux_out)；
所述数字逻辑模块用于根据所述粗调信号(comp_out)和所述细调信号(mux_out)产生所述脉宽调制信号(dpwm)。
2.根据权利要求1所述的适用于不同开关频率的高线性度混合数字脉宽调制器，其特征在于，所述粗调模块包括计数器和比较器，
所述计数器的时钟端连接所述计数时钟信号(clks)，其第一输出端输出所述计数信号(counter_out)，其第二输出端输出所述频率检测信号(freq_out)；
所述比较器的第一输入端连接所述计数信号(counter_out)，其第二输入端连接所述低位信号(dl)，其输出端输出所述粗调信号(comp_out)。
3.根据权利要求2所述的适用于不同开关频率的高线性度混合数字脉宽调制器，其特征在于，所述计数器的第一置位端连接所述开关时钟信号(clkp)，其第二置位端连接所述脉宽调制信号(dpwm)，其使能端连接使能信号(EN)，根据所述使能信号(EN)选择开关时钟信号(clkp)或脉宽调制信号(dpwm)接入所述计数器；所述比较器的使能端连接所述使能信号(EN)。
4.根据权利要求1或3所述的适用于不同开关频率的高线性度混合数字脉宽调制器，其特征在于，所述细调模块包括校准单元、校准输出单元、译码器、延迟链和多路复用器，
所述校准单元的置位端连接所述脉宽调制信号(dpwm)，其使能端连接使能信号(EN)，其时钟端连接所述时钟信号(clks)，其校准端连接校准信号，其输出端输出校准清零信号(clr1)和n位校准码(correction_code)；
所述n位校准码(correction_code)的初始值为n个0，在校准过程中根据所述校准信号判断将所述n位校准码(correction_code)加1或减1；
所述n位校准码(correction_code)处于校准过程时所述校准清零信号(clr1)为高电平，否则为低电平；
所述校准输出单元包括第一与门(AND1)，第一与门(AND1)的第一输入端连接所述粗调信号(comp_out)，其第二输入端连接所述校准清零信号(clr1)，其输出端输出延迟输入信号(deayline_in)至所述延迟链的输入端；
所述延迟链包括多个级联的延迟单元，所述延迟输入信号(deayline_in)经过其中2n个延迟单元后产生2n个延迟输出信号(deayline_out)至所述多路复用器的数据输入端，所述延迟输入信号(deayline_in)经过所述2n个延迟单元中的前2n-1个延迟单元后的信号作为所述校准信号；每个延迟单元有两条延迟时间分别是t1和t2的延迟路径，t1>t2；
所述译码器根据所述n位校准码(correction_code)产生2n位控制信号分别控制所述2n个延迟单元选择不同延迟时间的延迟路径，其中产生2n位控制信号需要进行n+1次译码，第i次译码产生2i-1位控制信号，i为正整数且1≤i≤n+1，所述2i-1位控制信号共有2i-1+1种类型，分别是含有0个1、1个1、2个1、……、2i-1个1的情况；
第i次译码的具体步骤为：根据第i-1次译码得到的2i-2位控制信号的2i-2+1种类型，在每一种类型的2i-2位控制信号的每一位控制信号前同时加0或同时加1，得到2×(2i-2+1)种类型，其中对于含有同样多个1的控制信号有多种情况时，只保留其中一个控制信号，得到第i次译码产生2i-1位控制信号的2i-1+1种类型；第1次译码产生1位控制信号，共有2种类型，分别是0或1；
所述多路复用器根据所述低位信号(dl)选择对应的所述延迟输出信号(deayline_out)，并产生所述细调信号(mux_out)。
5.根据权利要求1所述的适用于不同开关频率的高线性度混合数字脉宽调制器，其特征在于，所述数字逻辑模块包括第二与门(AND2)、第三与门(AND3)、第四与门(AND4)、第一或非门(NOR1)和第二或非门(NOR2)，
第二与门(AND2)的第一输入端连接所述粗调信号(comp_out)，其第二输入端连接所述脉宽调制信号(dpwm)，其输出端连接第三与门(AND3)的第一输入端；
第三与门(AND3)的第二输入端连接所述细调信号(mux_out)，其输出端连接第二或非门(NOR2)的第一输入端；
第一或非门(NOR1)的第一输入端连接所述开关时钟信号(clkp)，其第二输入端连接第二或非门(NOR2)的输出端和第四与门(AND4)的第一输入端，其输出端连接第二或非门(NOR2)的第二输入端；
第四与门(AND4)的第二输入端连接使能信号(EN)，其输出端输出所述脉宽调制信号(dpwm)。
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