CN1608342A - 级联的延迟锁定环路 - Google Patents

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Abstract

本发明涉及级联的延迟锁定环路，在几个实施例中的延迟锁定环频率合成器使用初级延迟线元件(24)和一个或多个次级延迟元件(162，164，270，310)。在一个实施例中，主延迟线(24)用于粗糙地选择频率输出，而次级延迟元件(162，164，270，310)(无源的或有源的)用于增加初级延迟线(24)的分辨率。在无源实施例中，通过选择主延迟线(24)的输出抽头中的分量作为无源次级延迟元件(310)的驱动信号以提供粗糙调节和选择次级延迟元件(310)的输出以提供精细的选择，可以实现粗糙和精细的频率选择。

Description

级联的延迟锁定环路
技术领域
一般地说本发明涉及延迟锁定环领域。更具体地说，本发明涉及基于具有改善的频率分辨率的频率合成器的延迟锁定环。
背景技术
根据本发明的延迟锁定环(DLL)合成器可在许多电子器件比如无线电话(例如蜂窝电话)、双向无线电收发器、无线电发射机和无线电接收机中用作频率合成器。这种合成器有时称为数字至相位转换器(DPC)。然而，为在这些应用中有效地使用DLL，频率输出应该精确并且相对没有寄生成分。在许多应用中，也是非常重要的是将DLL体系设计成使噪声和功率耗散性能参数最佳化。
为了在许多直接数字合成(DDS)应用中利用DLL技术，在考虑到噪声、功率消耗和激励产生参数这些方面时公知技术可实现的频率分辨率是不适合的。
附图说明
在附加的权利要求中具体地阐述相信是新颖的本发明的特征。然而，通过参考下文对本发明的某些实例性实施例的详细描述并结合附图将会最佳地理解作为操作的组织和方法的本发明本身以及本发明的目的和优点，在附图中：
附图1所示为基本延迟锁定环路的实例性方块图。
附图2所示为具有32级延迟线的DLL的实例性时序图。
附图3所示为根据本发明的实施例概括地描述选择抽头输出的一种算法的实例性流程图。
附图4所示为说明与本发明实施例一致的一种实例性抽头选择算法的流程图。
附图5所示为与本发明的某些实施例一致的差动延迟线的实例性附图。
附图6所示为与使用具有多个级联的次级延迟线的主延迟线的DLL合成器的本发明一致的实例性实施例。
附图7所示为使用多路复用器给单个次级延迟线提供输入的级联延迟线结构设置的与本发明一致的实例性实施例。
附图8所示为使用无源次级延迟元件与本发明一致的实例性实施例。
附图9所示为说明对无源次级延迟元件调谐的实例性过程的流程图。
附图10所示为与本发明的实施例一致的实例性无源延迟线。
附图11所示为在无源延迟元件上使用具有总体和单个调谐的无源次级延迟元件与本发明一致的实例性实施例。
附图12所示并入了窗口和延迟功能以在本发明各种不同的实施例中使用的实例性多路复用器的改进。
具体实施方式
虽然本发明具有许多不同形式的实施例，在附图中示出并在此详细地描述了这些实施例，但是应该理解的是在此公开的实施例仅是对本发明的原理的举例而不希望将本发明限制到所示出并描述的具体实施例。在下文的描述中，类似的参考标号用于描述在几幅附图中相同、类似或对应的部件。
现在参考附图1，所示为基本延迟锁定环路20。这个电路类似于在Fredenck Lee Martin在2000年8月7日申请的题为“Digital-To-Phase Converter”的美国专利申请09/633,705(在此以引用参考的方式将该申请结合在本申请中)中描述的电路。在这个延迟锁定环路20中，延迟线24由多个级联的受控制的延迟元件32，34，36至38形成，每个延迟元件32，34，36至38具有输入和输出。在延迟线24中，提供N个这种延迟元件，每个延迟元件具有一个延迟D。这种延迟线例如可以使用串联的反相器缓冲器实施，每个反相器缓冲器具有电压控制的延迟以调节D的值。因此，延迟线24具有总共N×D的延迟。延迟线24的总的延迟由施加到控制输入44的电压(或其它适合的控制信号)调谐。施加到输入44的适合的信号同时调节N个延迟元件中的每个延迟元件的延迟(可取的是这N个延迟元件精密匹配)以在延迟N×D中形成总的调节。抽头输出在延迟元件32，34，36至38中的每个延迟元件上可得到，这些延迟元件32，34，36至38具有取决于在延迟线24的输入中遇到的延迟元件数量的延迟总量。
在延迟锁定环20中，给输入48施加时钟信号，并且在遇到N×D延迟之后，在输出52出来。在52上的输出和在48上的输入每个都施加给形成表示在两个输入之间的相位差的输出的相位检测器56。这个输出通过低通滤波器60滤波。低通滤波器60的输出驱动控制输入44以实施延迟线24的调谐，以调节延迟线24在输出52上形成输出，这个输出是相对在输入48上施加的输入信号的预定的延迟的总量。对延迟的一种选择是一个输入时钟周期或1/FREF。
如图所示，在所示的实施例中延迟线24具有等效于第0抽头的一个输入48和是在延迟线的最后(第N个)延迟元件的输出的一个输出52。因此，延迟线24可以被认为具有一个输入48和N+1个输出。然而，在输入48和输出52锁定在所示的延迟锁定环结构中时，它们基本构成了相同的信号(在其中环实现锁定的启动周期之后)。因此，可替换的等效实施例可使用输出52替换第0抽头位置或者除此之外没有脱离本发明的其它位置。为了兼容，在此所示的所有的实例都利用第0抽头作为具有通过仅由相位比较器的输入的环所使用的第N个延迟元件的输出的抽头输出。换句话说，当前的实施例使用第0至第N-1抽头用于直接数字合成的输出抽头，但在本领域中的普通技术人员会理解到使用抽头1至N完全等效于使用抽头0至N的实施例。
在输出频率远低于输入参考时钟频率的某些实施例中，存在通过关掉延迟锁定环的一部分而减小功耗的机会。这意味着延迟锁定环在某些时间段中可以开环运行。对于这种实施例，只要需要将延迟锁定环保持在固定的调谐电压低通滤波器60就可以使用保持输入64来响应适当的输入信号64将滤波器60的输出值保持在固定值(由此固定延迟线24的总的延迟)来实施。这种保持结构可以以类似于常规的采样保持电路(或其它的方式)实施，并且仅对于所描述的脉冲的实施例需要。保持信号可以通过微控制器或适合的硬连线逻辑形成。因此，一旦锁定，通过保持固定的时间周期的调谐信号可固定该延迟并仅偶尔地调谐以调节时钟。
在本领域的普通技术人员会理解到附图1的延迟锁定环20没有示出有时用于防止错误锁定的专用电路。如果需要的话在不脱离本发明的前提下容易增加这种电路，但它不是理解本发明所必须的。
为了形成具有从在48上的时钟信号输入中合成的频率的信号，来自延迟线抽头输出的输出信号的适当的组合可以结合以接近所需的信号。例如但并不限于，在锁定时考虑具有如下电路参数的延迟锁定环路20：
参考时钟频率＝Fref＝450兆赫兹
延迟元件数＝N＝32
平均缓冲器延迟＝D＝69.444微微秒
总的延迟线延迟＝N×D＝2222.2微微秒
对于这个实例，以450兆赫兹的输入时钟信号驱动每个具有69.444p秒延迟的32个缓冲器或其它适合的延迟元件并锁定到总共2222.2微微秒的延迟。每个抽头输送450兆赫兹输出信号，每个抽头相对于在前的抽头输出具有11.25度的偏移(69.444微微秒的延迟)。
本电路结构可用于提供具有相对于输入时钟信号的精确的时间或相位偏移的直接数字选择信号。来自延迟线24的抽头输出的每个N+1个可选择的信号具有等于输入时钟信号的频率和占空比的频率和占空比，但在时间上具有预定的延迟。以组织的方式(使用输出控制电路结构)选择这些时间偏移的输出信号作为时间的函数以形成具有独立于原始输入时钟信号的参数的新的信号。
每个抽头信号的输出偏移在附图2中以图形方式示出，抽头编号对应于在附图1中的抽头编号。抽头0与抽头编号16是180度异相；以及抽头0与在输出52上的抽头N相同。对于在每个延迟缓冲器具有相同的时间延迟的理想的情况，360度通过在33个抽头输出端子(所示的0-31加上N输出52)中的每个输出端子上可得的32个相位偏移信号等分。为在所选择的频率上实现所需的输出信号，形成函数以有利于输出抽头的选择。
在450兆赫兹的参考时钟继续该实例并假设375兆赫兹的理想输出信号，则通过下式给定输入与输出频率之比：
Fref/Fout＝K.C＝450MHz/375MHz＝1.2
因此
K＝1
C＝0.2
这里K是整数周期的数量，C是输入参考时钟周期Fref相对于所需的输出信号Fout的周期小数部分。在抽头选择的算法中，K是在选择抽头之前通过的输入时钟信号的周期数。小数值C界定了第一抽头选择事件的抽头地址。为了这里的讨论，该抽头数被认为是抽头地址。新的抽头地址Cj通过将小数部分C加入到先前的抽头地址Cj-1中确定。这个一直重复到发生溢出，即新的抽头地址大于或等于1。一旦溢出事件发生，则允许输入时钟Is的附加周期通过并将累积值的小数部分作为新的地址。因此，抽头地址由下式给出：
Tap Address(j)Binary＝RND{Frac[Sum(C(j))]}for j-0，1，2，3，...
Until Tap Address(j)≥N
这个抽头选择函数的实施以类似于在数字信号处理中专用的累加器函数块实现。
使用上述算法的输出选择涉及选择由分布在延迟线上的近似间隔开C×N个抽头的抽头。在第一周期上可以选择任何抽头以提供偏离参考时钟信号的偏移时间。返回到该实例，假设抽头0的初始选择在第一周期上。对于0.2的第二周期结果，在与0.0的初始第一周期偏移之和或累加中处理值C＝0.2。例如，通过32或25个相位偏移(抽头输出)的实例，精确的延迟由6.4的抽头位置表示。即：
0.2/1.0＝6.4/32
当然，仅仅整数输出的可得到的，因此将这个值取整到最接近的整数以选择第6抽头。(在本实例中使用取整作为近似精确的抽头值的简单机理。也可以使用的其它技术将在下文中讨论。)下一累积值由下式给出：
0.2+0.2＝0.4
对0.4/1.0实施类似的计算得到12.8的抽头位置(即，0.4×32＝12.8)。这个周期，整数取整直到第13抽头。对0.6×32＝19.2和0.8×32＝25.6的第四和第五周期累加继续。这些值分别舍入到抽头位置19和26。在第六周期，累加溢出或变得等于或大于1(对于这个实例余数为零)。因此，处理在每第五周期重复。因此，为了合成375兆赫兹时钟信号，提供输出选择电路以顺序地选择抽头C1以便以在如表1中所示的顺序输出，其中x指示在选择抽头的过程中的时钟周期：
    Cj     0     6     13     19     26     0     6     13     19     26     0 ...
    J     0     1     2     3     4     0     1     2     3     4     0 ...
    x     0     1     2     3     4     6     7     8     9     10     12 ...
                                                         表1
如附图2所示。
如前文所讨论，如上文的实例那样取整可用作近似到精确抽头值的机理。然而，其它的取整算法也可以改善在不希望的寄生信号电平方面性能的降低。使用抽头6.4作为实例，在十个抽头周期中可以6次下取整到抽头6，而在十个抽头周期中四次可以上取整到7。如果需要的话可以使用更为广泛的抽头选择算法以将精度延伸到附加的数字。其它的算法也可使用，比如三角插值或德耳塔-西格马(或西格马-德耳塔)处理、在周期时间上的C控制等。这些技术可用于单个的抽头或抽头序列以在不脱离本发明的前提下提高长期平均精度。因此，在根据本发明的频率合成器设备中，输出控制电路可以设计成基于一种算法选择抽头，该算法通过选择在抽头周期重复时变化的整数抽头值对分数抽头值进行插值以提高频率合成的精度。
下表2列出了用于使用DLL 20和450兆赫兹的输入时钟频率以所示的顺序来顺序地选择输出抽头而产生各种输出信号的抽头序列的几个附加的实例(详细描述留给读者)：
  输出频率   FREF/FOUT     重复抽头地址顺序
  120兆赫兹   3.75     0，24，16，8，0，24，16，8，...
  300兆赫兹   1.5     0，16，0，16，...
  600兆赫兹   0.75     0，24，16，8，0，24，16，8，...
  1100兆赫兹   0.4090909...     0，13，26，7，20，1，15，28，9，22，3，16，29，10，23，4，17，31，12，25，6，19，0，...
                                     表2
这些实例示出了根据合成的频率和它与时钟频率的关系将抽头序列从抽头的短序列改变到非常长的序列。
在抽头序列中在它重复之前编号抽头可通过将频率比率Fref/Fout减小到它的最小公因子来确定。在比率Fref/Fout中的最低公因子的分母整数是抽头序列在它重复之前的长度。例如，Fref＝450兆赫兹和Fout＝1100兆赫兹，K.C＝450×106/1100×106＝9/22。因此，在该序列中在它重复之前有22个抽头。
在输入时钟频率和输出频率没有公因子的情况下，在理论上没有重复序列。由于累加器有限的分辨率，对于最常用的应用中，该模式可能最后重复，尽管在非常长的序列之后。还应该注意的是，抽头地址的相同的序列可用于合成多种不同的频率(例如120兆赫兹和600兆赫兹)。这是因为到达这一点已经定义了抽头地址，但还没有确定在时间上何时选择抽头地址来完成Fout的所需的频率合成——仅仅已经定义了抽头地址和它们选择的顺序。即，还没有说明何时将所选择的任何抽头作为输出地址。
为了使用当前的DLL 20合成频率Fout，来自所选择的抽头的输出信号以具有由1/Fout所确定的周期的实时增量形成。为了使用单个有限长度延迟线24精确地近似这个间隔，在输入参考时钟的每个周期中必须选择抽头，或者可以是在其中没有选择抽头输出的输入参考时钟的周期。在上述的实例中，Fout是375兆赫兹，Fref/Fout＝K.C＝450兆赫兹/375兆赫兹＝1.2，比率K.C定义了与分离抽头选择的单个参考时钟周期有关的时间间隔以形成输出。即，在本实例中，每1.2×N×D秒形成一次输出。因此，每次经过1.2×N×D秒选择一个抽头输出。如果没有初始相位偏移，则所选择的第一抽头是延迟线24的抽头零，下表3假设抽头零的第一抽头输出(即没有相位偏移)，对于几个实例输出频率根据给定的参考时钟周期定义了抽头选择顺序：
 时钟周期  150兆赫兹抽头选择  400兆赫兹抽头选择   600兆赫兹抽头选择
    1     0     0     0，24
    2     无     无     16
    3     无     6     8
    4     24     无     0，24
    5     无     13     16
    6     无     无     8
    7     无     19     0，24
    8     16     无     16
    9     无     26     8
    10     无     无     1，24
    11     无     0     16
    12     8     无     8
13 无 6 0，24
    14     无     无     16
    15     无     13     8
    16     0     无     0，24
    17     无     19     16
    18     无     无     8
    19     24     26     0，24
    20     ...     ...     ...
                           表3
附图3描述了在80上开始的抽头选择处理。在81，在输入参考频率和所需的输出频率之间的关系例如通过计算Fref/Fout＝K.C确定。在82上，初始抽头地址选择为起始输出C0＝A，这里A是任何所需的偏移。在83，通过将K.C×N×D(频率比率乘以延迟线的总的延迟；或者频率比率乘以参考时钟周期)加入到先前理想的抽头时间——在这种情况下C0的输出时间——来计算下一理想的抽头时间。理想地，选择这时形成输出的抽头，但是取决于所计算的实际时间，在84中它必须由形成在时间上最接近理想值的输出的物理抽头近似。然后在85中在所需的近似时间上形成输出的参考时钟周期中输出所选择的抽头。然后通过返回到83为下一输出重复该过程。
总之，输出控制电路基于如下的算法选择抽头：计算时钟信号的频率与所需的输出频率的比率K.C，其中C是小数部分，K是比率的整数部分。然后该算法以大致均等间隔的延迟增量识别抽头序列，其中第j个抽头地址Cj由Cj＝Cj-1+C定义。然后顺序地选择抽头以近似参考时钟周期的K.C倍的时间增量形成输出。
虽然结合附图3描述的这个过程建议抽头的动态选择，但是不应该将其看作是限定性的。所需的输出频率的抽头值可以预先计算并存储在存储器中或者在查询表中以便使用，或者根据输出频率的选择根据需要进行计算或者根据附图3的建议动态地选择。
附图4示出了一种考虑在抽头之间的计算时间中的溢出(由于延迟线的有限长度)的使用的抽头选择算法的更详细描述。在86中该过程开始，之后，在87中计数器j、x和i的值初始化为零。计数器i是对整个周期进行计数直到考虑在Fout＜Fref下所需的任何整周期延迟达到K的计数器。计数器j表示在抽头选择值重复之前相位累加的周期数。计数器x对时钟延迟数进行计数。在88中对所需的输出频率计算频率比率K.C。在89中，选择初始抽头地址C0等于A，这里A表示在0和1之间的任何相位偏移值。(在上文给定的实例中，这个值设定为0以便第一抽头地址在0抽头位置，但一般地在0和1之间的任何任意的相位偏移也都可以使用)。抽头地址Cj表示在指示所选择的抽头的0和1之间的归一化的十进制抽头地址值。在例如具有32个延迟元件的延迟线的情况下，在0和1之间的任何值的归一化的十进制抽头地址可以映射到抽头数y/32。在转换到二进制时，最高位可以用作所选择的抽头的地址。在上文的32个延迟元件的实例中，在转换到二进制时的抽头地址的5个最高位可以直接对适当的抽头地址进行寻址。
在初始化抽头C0之后，控制转到91，在这里K的值与1进行比较。如果K＜1，则过程绕过由91、94和95组成的环路直接进行到93，所选择的抽头值在抽头的选择之间没有要求中间延迟。然而，如果K≥1，则该过程通过由91、94和95所构成的环路一次或多次，这取决于i和K的值。即使Fref/Fout≥Fref/2，即在K＝1和i＜1时，则仅处理这个环路的仅一个循环。否则，处理多个循环，表明输出频率小于参考频率的一半，并且可能需要在所选择的抽头值之间的附加延迟。
在91中只要i+1≥K，控制进行到92，在这里计数器i复位到零值。在93中通过在累加处理中将C加入到先前的抽头地址中来确定精确的理论抽头地址(相位)。在100中除非相位的十进制值大于或等于1，否则将相位映射到抽头地址，并在102中通向到最近的实际抽头地址。在104中，将这个抽头地址存储起来以便使用并在106中递增j的值。如果在100中Cj大于或等于1(意味着大于1个时钟周期的延迟)，在98中保持它的值的分数部分，并在96中递增x，并处理附加的时钟周期(沿着在100、98和96的循环)。在106中在j递增或复位到零(取决于Cj是否等于C0)之后，控制返回到91，在这里过程重复直到在91中发生了溢出。在本领域的普通技术人员将会理解到可以实现这个过程的许多变型而不脱离本发明的精神范围。
参考回附图1，使用在所选择的信号输入的控制下操作的N：1多路复用器70(或者例如所选择的输入阵列)可以选择从抽头0至N-1的输出以在80中如上文所描述的形成所需的输出信号那样地形成输出。在一个实例中使用如上文所描述的形成具有由微型计算机所控制的输入的时钟逻辑电路的一部分的累加器可以产生选择信号74。在其它的实施例中，通过微型计算机或微型控制器可以直接进行选择，或者可以硬连线、手动切换或从查询表中确定。对于在本领域中的普通技术人员来说参考上文的讨论其它等效的实施例是显然的。
当然，因为用于进行近似的取整的缘故，在上文第一实例中的输出并没有提供纯的375兆赫兹的信号。虽然这在许多应用中并不是关键，但是它可以在其它的应用中造成问题。例如(但并不限于)在使用DLL来合成局部震荡信号用于射频发射器和/或接收器的情况下，375兆赫兹信号的不纯可能造成不希望的或不可接受的寄生发射和/或接收响应。
为了增强DLL电路的分辨率，可以增加附加的延迟元件。然而，直接增加这种延迟可能造成如下文中描述的较差的噪声性能。
附图5所示为使用差动缓冲器级作为延迟元件实施的延迟线20(如120所示)的变型实施例。如图所示，提供参考时钟作为差动输入以提供同相或异相时钟，但这不是限制性的，因为也可以提供单端时钟输入信号。由于缓冲器的差动操作，通过如132、134、136和138所示的N/2个缓冲器元件可以实现所有的0至N输出抽头。如果使用差动参考时钟，可以从缓冲器138的输出或者直接从输入时钟中获取抽头N/2。如果使用单端参考时钟，则N/2输出抽头仍然可从缓冲器138的输出中获得。缓冲器的延迟可以以常规的方式调谐。
对于在附图5中所示的延迟缓冲器的差动组，每个具有一对输出端子，其输出信号彼此之间具有180度的相移。因此，以32个均等延迟的单端缓冲器或者16个均等延迟的差动缓冲器可以实施满360度波长延迟线。在使用差动延迟缓冲器中有许多优点，比如(举例)：
1.抑制共模噪声干扰；
2.延迟锁定环在满和半波长上具有精确的锁定；
3.在延迟线长度上降低1/2，噪声减小3分贝；
4.在每个路径上可以以信号反相器实施延迟缓冲器。
然而，一个可能的缺点是，它取决于输入参考时钟占空比。这可能导致在差动输出信号之间的时间偏移。本发明可以利用单端或差动延迟线而没有限制。
正如人们可预料，对与DLL的数字至相位转换处理相关的寄生性能水平存在量化影响。这类似于数字至模拟转换器的量化性能。频率偏移和激励水平是基于在过程重复之前的累加周期数和数字至相位分辨率误差的可预测的函数。
改善寄生性能的一种方式(减小与所需的输出信号相关的激励水平)是增加抽头的数量或者改善相位分辨率。然而，增加附加的延迟缓冲器意味着每级波长延迟线上的更小的相位偏移或者时间延迟。一旦最低的延迟极限达到了这就变得困难，并且延迟线长度必须跨越一个以上的输入参考时钟频率的波长。随着序列延迟级的数量增加，从DLL的基本频率输出偏移的输出信号噪声层的水平将也增加。
以增加相位分辨率或减小量化误差的方式增加延迟缓冲器的数量将改善寄生电平。在抽头或延迟缓冲器级的数量每增加2倍则在寄生电平方面存在6分贝的降低。然而，在缓冲器级的数量增加2倍时在噪声层电平方面对应地增加3分贝。为了实现所需输出信号噪声比，理想的是将噪声层保持尽可能地低并同时使输出信号电平最大。这可以以可能的最大化的电源电压电平和延迟缓冲器级的最小的数量实现。为了解决最小输出寄生电平和相对于所需的载波信号的噪声层的冲突的性能对象，在本发明的几个实施例中本发明利用几种变型的DLL结构。
根据本发明的某些实施例，提供一种延迟锁定环频率合成器，其中次级延迟线结构用于增加初级DLL的分辨率。在一个实施例中，主DLL用于粗糙地选择频率输出，同时次级延迟元件(无源的或有源的)用于增加初级DLL的分辨率。在无源实施例中，通过从主DLL的输出抽头中选择分量作为无源次级延迟元件的驱动信号以提供粗糙的调节和从次级延迟元件中选择输出以提供精细的选择可以实现粗糙和精细的频率选择。在另一实施例中，延迟锁定环路具有初级延迟线，该初级延迟线具有接收一个时钟信号、一个输出和多个延迟元件的多个N输出抽头的输入和基于输入到其中的控制信号控制延迟元件的延迟D的大小的控制输入。初级延迟线具有总共N×D的延迟。相位比较器比较初级延迟线输入与初级延迟线输出的相位并产生将总的延迟设定到所需的延迟的控制信号。次级延迟电路具有从N个输出抽头中选择的一个输出抽头中接收信号的输入和在每个都具有延迟D的多个延迟元件中的每个延迟元件上的多个M输出抽头。次级延迟电路具有总共M×Ds的延迟，这里M×Ds不同于N×D。输出控制电路从初级延迟线或次级延迟电路中选择一个或多个抽头作为输出。其它的实施例也在本发明的范围内。
现在参考附图6，示出了与本发明的一种实施例一致的一种变型的结构，其中级联两个或多个延迟线以增加相位分辨率。在这个特定的实施例中，延迟线24被认为是主或初级延迟线。多个N次级延迟线162、164、166至168用于增加DLL 200的相位分辨率。N延迟线162、164、166至168中的每个都具有多个M输出抽头，其中M不等于N。可取的是，M和N没有整数公因数以确保作为在抽头0至M-1上可用的那些输出之间在小数间隔上产生的输出可用的均匀的延迟分布。但在任何情况下，使用类似于控制主延迟线24的主环的单个或多个环路，每个N次级延迟线162、164、166至168也被延迟锁定到基准时钟。延迟线270、162、164、166至168可以作为差动或单端延迟线实施。
由于M和N不相等，因此在N延迟线162、164、166至168的M×N抽头中的每个抽头上可得到不同的相位延迟。这些M×N抽头中的每个都可施加到M×N：1多路复用器204并在选择信号208的控制下选择输出以形成输出信号212。用于选择特定的抽头的精确的算法分别取决于M和N的值并划分获得所需的输出频率所要求的比率，但类似于先前描述的算法。
在附图6的实施例中，相位分辨率增加而不增加顺序延迟缓冲器级的数量。最大数量的顺序延迟缓冲器级等于在每个延迟路径中抽头的最大数量之和(即，M+N)。通过与选择确保最大相位变化的级联选择关联的抽头数量，通过在级联的延迟线中的抽头的数量的乘积(即，M×N)增加数字至相位分辨率。例如附图6所示，具有与在主延迟线中的每个延迟相关的均等的延迟和在次级延迟线中每个延迟相关的均等的延迟并假设每个路径恒定的相位延迟变化，分辨率是在每个延迟线中的抽头数量的乘积(即，M×N)。假设每个延迟线是整数波长长度则多种缓冲器延迟值和抽头数量可用于上述的延迟线结构。这种假设允许每种延迟线可通过与在附图1中所示的延迟锁定环中的方式类似的方式调谐。
例如但不限于，考虑十分简单的情况：
在主延迟线中的抽头数＝N＝3＝次级延迟线选择的数量
在次级延迟线中的抽头数＝M＝5
在本实例中，可以将映射形成为将抽头地址映射到相对于参考时钟的一个周期的时间延迟。为了形成M×N个不同的且均等间隔的延迟，则M和N选择为没有整数公因数。在本实例中，M×N＝15，因此可以实现15个不同的延迟值。可得的延迟值在下表4中示出，其中变量mtap(k)表示主延迟线的第k抽头是所选择的次级延迟线，tap(I，j)表示次级延迟线i的第j抽头。
 抽头     相对参考时钟的总延迟     相对参考时钟的总延迟小于任何满周期延迟   等效的抽头地址
 mtap(0)     0     0
 mtap(1)     5/15     5/15
 mtap(2)     10/15     10/15
 Tap(0，0)     0     0     0
 Tap(0，1)     3/15     3/15     3
 Tap(0，2)     6/15     6/15     6
 Tap(0，3)     9/15     9/15     9
 Tap(0，4)     12/15     12/15     12
 Tap(1，0)     5/15     5/15     5
 Tap(1，1)     5/15+3/15＝8/15     8/15     8
 Tap(1，2)     5/15+6/15＝11/15     11/15     11
 Tap(1，3)     5/15+9/15＝14/15     14/15     14
 Tap(1，4)     5/15+12/15＝17/15     2/15     2
 Tap(2，0)     10/15     10/15     10
 Tap(2，1)     10/15+3/15＝13/15     13/15     13
 Tap(2，2)     10/15+6/15＝16/15     1/15     1
 Tap(2，3)     10/15+9/15＝19/15     4/15     4
 Tap(2，4)     10/15+12/15＝22/15     7/15     7
                                       表4
注意未处理的延迟值的范围是从参考时钟信号的0至22/15周期。利用参考时钟的周期性的特点并减去满周期延迟，只要延迟大于1就产生从0至14/15的范围的15个不同的均等间隔的延迟。通过使用累加器、多路复用器和触发电路适当地选择抽头，则可容易构造数字至相位变换器。由于在系统中的每个DLL只包含了一个周期的延迟，因此这种结构没有存在错误的锁定问题。对于级联结构，由于延迟级的最大数量是M+N(而不是具有相等的分辨率的单DLL结构的M×N)，因此抖动噪声被降低了。
正如所示的噪声和功率的降低，考虑10位(1024阶)变换器。使用N＝32和M＝33，使用本发明的级联的实施例可以产生总共1056阶(大于10位)。与在单DLL实施例中的1024相对照，在信号路径中的级的最大数量是32+33＝65。假设均等的非相关的抖动噪声对每级都有影响，噪声减小为：
10log(噪声级的比率)＝10log(1024/65)≈12db。
通过绘制出所有可用的输出延迟值以使给定的延迟值的地址已知，这个级联的延迟线结构可以利用类似于先前描述的结构的抽头选择结构。然后定义如表4所示的等效的抽头地址并在如前文的算法中使用。因此，对于附图6的电路的1.2的频率比率，地址序列由下式给出：
0→Tap(0，0){或mtap(0)}
.2×16＝3.2→3→Tap(0，1)
.4×16＝6.4→6→Tap(0，2)
.6×16＝9.6→10→Tap(2，0){或mtap(2)}
.8×16＝12.8→13→Tap(2，1)
通过使用多路复用器选择在主和次级延迟线之间的延迟线抽头，如附图6所示的级联延迟线可以简化以降低成本、电路尺寸和复杂性。具有N个第二级延迟线的先前的DLL结构200以如在附图7中所示的电路结构300所示的多路复用器网络和单个的次级延迟线结构替代。噪声和寄生性能与先前的级联延迟线实施方式相同。在本实施例中，主延迟线的输出抽头mtap(0)至mtap(N)每个都连接到具有由选择总线260所选择的输出254的N：1多路复用器250的输入。输出254连接到次级M级延迟线270的输入264中。此外，理想的是M和N没有公共的整数因子以确保可以实现在延迟线24的输出之间均匀间隔的小数延迟。
次级延迟线270的每个抽头(标以stap(0)至stap(M))连接到M：1多路复用器274，它的输出278由选择总线280控制以为合成器的整个输出适当地选择一个抽头输出。延迟线270可以实施为差动或单端延迟线。此外，可以将可用的输出延迟制表并映射以提供适当的延迟的选择机构。
一般地，每个延迟线都将以某种方式被锁定到锁定信号以确保在每个抽头地址上实现正确的可预测的延迟。这可以以许多方式实现。在附图6的结构200的一个实施例中，用于延迟缓冲器调谐控制的单个的专用相位检测器和低通滤波器网络可以共享校正所有的次级延迟线的延迟的单个调谐信号。当然，在其它的实施例中，每个延迟线可以分别被校正。这是可以的，因为每个延迟线具有不随抽头选择的功能变化的恒定的输入和输出信号。
然而，使用单个次级延迟线结合主延迟线的附图7的多路复用的级联的延迟线结构300在次级延迟线270上具有根据与主延迟线24关联的抽头选择变化的输入信号。这意味着在次级线270的输入264上的输入信号不能用于按照延迟线270的最后的延迟缓冲器输出信号的功能连续地调谐次级延迟线270。为了调谐次级延迟线，当前的实施例使用锁定到参考时钟的匹配M级延迟锁定环280来调谐延迟线270。将其调谐控制输出信号284提供到延迟线270的输入调谐TUNE2。这个调谐延迟锁定环280使用与级联的延迟线结构的延迟线270紧密匹配的附加的延迟线，并且在此称为虚拟延迟线或调谐延迟线。
这个延迟锁定环结构300的抽头选择算法类似于先前的N＝3和M＝5的实例，这里Tap(x，y)映射到TapM(x)和TapS(y)。TapM(x)应用到在选择select1 260上的X：1多路复用器250，而TapS(y)应用到在选择select2 280上的M：1多路复用器274。在附图7中的实施方案的一个缺陷是处理通过附图6的延迟线结构中所没有的主和次级延迟线的信号的延迟。
本发明的另一实施例描述为附图8的电路结构400。这个延迟线结构将电路结构300的第二有源级联延迟线270以M延迟线元件310的无源组替代。这些无源延迟线元件提供了小得多的延迟值，它用于增大主延迟线的相对更大的延迟值。理想地，这种无源延迟线将不产生附加的噪声。这种结构400从主延迟线24中产生延迟的粗糙选择和从无源延迟线310中产生延迟的精细选择。
在本实施例中，延迟线310的总的延迟是M×DP，这里M×DP是每个无源延迟元件332、334、336至338的延迟。根据这种结构，无源延迟线M×DP的总延迟等于主延迟线24的单个元件的延迟以使M×DP＝D。多路复用器250的输出254驱动次级无源延迟线310的输入。抽头ptap(0)至ptap(M)的输出应用到M：1多路复用器344以形成由选择select2总线356所选择的输出350。
为了调谐电路结构400，将下文的处理应用到粗糙和精细的(主和次级)延迟线。通过施加到主延迟线的相位检测器的输入和输出，环路设定到稳定状态。一旦这个稳定状态实现了，则调谐电压稳定保持在延迟线24上并且使用多路复用器250将次级延迟元件310的输入(无源延迟线)连接到N-1输出的输出中。由于次级延迟线输出的总延迟预计与在主延迟线的两个抽头之间的延迟相同，因此将延迟线24的最后的延迟元件(或者其中一个延迟元件)替换为延迟线310的总的延迟。因此，次级延迟元件的输出和输入参考时钟48应用到相位检测器66和应用到次级延迟线310的调谐输入的低通滤波器68的输出中。
然后通过允许环路锁定可以产生用于次级延迟线的tune2信号并将这个tune2信号保持在次级延迟线310的tune2输入中。一旦次级延迟线310被调谐了，则输出复位到如图所示的它的正常操作位置。在所描述的实施例中，次级延迟线310将主延迟线24的最后的延迟元件替换，然而，在本领域的普通技术人员将会理解的是在调谐的过程中该过程可以通过用次级延迟线替换在主延迟线中另一延迟元件而修改而不脱离本发明。在不影响在锁定环状态中的主延迟线的情况下可以实现这个次级延迟线调谐。
现在返回到附图9，所描述的附图8的锁定过程以366开始，其后在368上允许主环路锁定。一旦被锁定，在370中固定主环的调谐信号以在主延迟线上保持延迟恒定。在372中，将主延迟线的一个延迟元件替换为次级延迟线并调节次级延迟线的调谐信号直到在374中该环又实现锁定。然后在376中固定次级延迟线的调谐信号。然后，在378中将主和次级延迟线构造成它们原始的结构并在适当的等待周期380之后根据需要重复该过程。
理想地，在所有环境状态下所有的无源部件在延迟值上都处于静态并且在操作的过程中制造参数不要求任何进一步的调谐。如果要求的话，如附图10所示，调谐无源延迟线的一种方法是使用内置在分布式导体元件中的并联电容，该分布式导体元件在值上可以以DC偏压调节。实例结构使用位于分布式的传输线元件386之下并通过如在附图10中所示的绝缘层390分离的有源n-或p-掺杂半导体382。在传输线导体和掺杂的半导体材料之间的DC电压390的施加将会导致可调节的电容。一旦调谐粗糙的主延迟线24并将调谐控制信号的值保持在44中，如前文所描述，通过选择下一个至最后粗糙线抽头值可以将可调谐的精细延迟线310以检测器低通锁定系统替换。
与结构300或200相比，对于结构400，确定抽头选择地址简单得多，因为粗糙地址是小数相的最高有效位，而精细地址是相同的小数相的最低有效位，因此：
选择地址＝Select1+Select2
这里：
Select1＝选择地址的MSB＝施加到主延迟线的选择地址；和
Select2＝选择地址的LSB＝施加到次级延迟线的选择地址。
例如，select1是对N＝4个主延迟抽头进行寻址的两位地址，Select2是对M＝8的次级延迟抽头进行寻址的三位地址。这形成了通过总共5个选择位选择的4×8或32个总抽头的相位分辨率。两个最高有效位(MSB)施加到select1，而三个最低有效位(LSB)施加到select2。继续C＝0.2的先前的实例，下文在表5中示出了抽头周期。
  TAPdecimal     0     6     13     19     26
  TAPBinary     00000     00110     01101     10011     11010
  TAPNM     0 0     0 6     1 5     2 3     3 2
    N M     N M     N M     N M     N M
                                      表5
在附图11中示出了对附图8的延迟锁定环结构的改进作为电路500，其中实现次级延迟线310或主延迟线510的单个的延迟元件中的每个延迟元件的调谐以增强数字至相位转换处理的精度而没有锁定环。在本实施例中，使用失配中和机理来减小在延迟元件332、334、336至338之间的延迟变化，并且消除了低通滤波器。将通过每个单元的延迟调节到近似相同的值，减小沿延迟线的延迟偏差。实现总体的调节作为存储在模拟存储器单元514中的DLL510的延迟线的调谐的输出。来自514的调谐信号用作施加给求和电路比如模拟求和电路518的总体平均调谐输入。对延迟线310的局部校正的单个调谐值存储在M个模拟存储器单元阵列中或者在524中的等效物中。局部校正值可以存储在模拟存储器单元中作为对总体调谐值的小的校正。由于装置到装置的失配是静态效应，因此局部校准可以一次完成，总体调谐值跟踪在温度和电源电压方面的变化。在求和电路518中将局部校正值加入到总体调谐值中并将其分别施加给延迟线310的延迟元件332、334、336至338以维持减小的延迟偏差。
一旦在工厂通过测量特定的延迟线部件然后使用失配调谐输入产生存储在模拟存储器单元524中的局部校正值来实现失配校准，或者增加电路以完成在电路中的校准。测量延迟的一种方法是使用相位检测器来比较延迟单元的输入和输出。相位检测器将产生DC值，并且可以调节每个延迟单元以在相位检测器的输出上形成相同的DC值。要求形成这个值的电压值可以作为局部校正值存储。这个唯一的局部校正值表示施加到作为它的唯一的集成电路的特定的延迟缓冲器中的单个校正值或者其它的过程失配补偿。这些变化是静态的，带有一个时间补偿和在较长的时间周期上可能的周期老化再校准。电源电压和温度是比老化可能要求更频繁补偿的附加的慢失配延迟偏差。这可以通过附图11的连续的相位比较测量510完成，其中将值的变化用作施加给模拟求和块518中的总体平均调谐系数。结果是与每个延迟332、334、336和338相关的唯一补偿值，这些延迟具有唯一的调节，包括电源电压、温度和其它的环境失配延迟校正。当然，在本领域的普通技术人员会理解到在变型的实施例中可以使用数字存储器替代模拟存储器单元，任一个构成了存储调谐信息的适当的存储器。
对于上文所描述的具有32个抽头的实例延迟线24，在651p秒的平均缓冲器延迟中这个通常高达+/-1微微秒变化(在本领域的当前状态)。通过延迟锁定环网络的相位检测器56处理的延迟线抽头(即第一和最后抽头)调节到理想值为零的改进的延迟变化。对于进一步远离第一和最后抽头的抽头位置，其它的缓冲器级的延迟变化增加。因此，最大的延迟变化在锁定的抽头之间的抽头位置中间形成。对于前文描述的32个抽头的实例，其具有锁定的波长抽头位置0和32，在抽头16上的变化高达16微微秒或理想的单个缓冲器级延迟的大约25％。
在上文描述的每个实例中，相位检测器功能在参考时钟的高频下运行。相位检测器的一个输入与参考时钟输出信号相同，并希望具有50的占空比。然而，相位检测器的第二输入已经通过所有的延迟缓冲器电路处理。在这些延迟缓冲器电路中的不平衡和大量的其它实际实施问题导致了占空比偏离50％。这会导致相位检测器输出不是零的理想锁定值。延迟缓冲器实施比如施密特触发器反相器是一种补偿在上升和下降时反相器差的可能的技术。变型的相位检测器使用边缘触发的实施方案比如通过1分为2的功能替代相位检测器的“异或”功能。
根据本发明的实施例所选择的延迟的参考时钟信号脉冲到下一延迟线或输出端口的路由选择使用改进的M：1多路复用器门网络。改进方案在如在附图12中所示的每个M寻址的或选择的门开关的每个开关中使用附加的延迟。在每个M线中延迟渐近地增加以与它所施加的特定的延迟线抽头多路复用器门关联。因此，例如在门开关604中的情况下，两个附加的延迟元件612和614插入在具有门开关的选择控制的线中。在620中，例如以一个冲击脉冲电路施加或产生触发窗信号并将其作为输入施加给该电路。窗触发信号脉冲持续时间设置成比参考时钟脉冲和延迟变化之和稍微更高。对于先前的32个抽头实例，最坏的情况是延迟变化可能大约为16微微秒。因此，对于这个实例，触发窗将会有16微微秒的前沿和拖尾以形成32微微秒加上脉冲宽度的触发窗口。
与增加的选择线延迟组合的这个触发信号将M个延迟线抽头端子中的一个连接到多路复用器输出端子。这个连接存在于由触发器窗口功能所定义的时间窗以有利于所需的时间延迟的参考时钟信号的安排。对于第一延迟线，以输入参考时钟信号初始化该触发信号。然而，对于级联的延迟线，以第一或主延迟线网络的输出初始化次级延迟线触发器。
如在此的实施例中所描述，本发明使用硬件装置实施(即，延迟线、相位检测器等)，然而，本领域中的普通技术人员会理解到在某些实施例中本发明可以整个地或部分地使用执行编程指令的编程的处理器等效地实施。这种程序指令可以存储在任何适合的电子存储器介质中或者在任何适合的电子通信介质中传输。
在本领域中的普通技术人员会认识到虽然根据基于编程的处理器的使用的实例性实施例已经描述了本发明。但是本发明并不限于此，因为本发明可以使用等效的硬件比如所描述的并要求保护的本发明等效的专用硬件和/或专用处理器实施。类似地，通用计算机、基于微处理器的计算机、微控制器、光学计算机、模拟计算机、专用处理器和/或专用硬布线逻辑都可用于构造本发明的变型等效实施例。
如在此的实施例所描述，本发明使用执行以流程图形式的上文广义地描述的编程指令的编程的处理器实施，这些编程的指令可以存储在任何适合的电子存储媒体中或者在任何适合的电子通信介质上传输。然而，在本领域的普通技术人员会理解到上文描述的处理可以以任何变型方式并以许多适合的编程语言实施而不脱离本发明的精神。
例如，在不脱离本发明的前提下实施某些操作的顺序通常可以改变、可以增加附加的操作或者删除某些操作。差错捕获可以增加和/或增强并且在用户接口和信息表示中可以做出变化而不脱离本发明。这种变化被认为是等效的。
虽然结合具体的实施例已经描述了本发明，但是很显然，根据前述的描述许多变型、改进、置换和变化对于本领域的普通技术人员来说是明显的。
因此，希望本发明包含落入附加的权利要求的范围内的所有的这种变型、改进和变化。

Claims (10)

1.一种延迟锁定环路，包括：
具有多个初级输出抽头的初级延迟线；和
具有多个次级输出抽头的次级延迟电路，该次级延迟电路进一步包括从初级输出抽头中选择的一个中接收信号的输入。
2.根据权利要求1所述的设备，其中初级延迟线具有N个延迟元件，每个延迟元件具有D的延迟以使初级延迟线具有总共N×D的延迟；以及其中次级延迟电路具有M个延迟元件，每个延迟元件具有Ds的延迟以使次级延迟电路具有总共M×Ds的延迟。
3.根据权利要求2所述的设备，其中M×Ds不同于N×D。
4.根据权利要求2所述的设备，其中M和N没有公共的整数因子。
5.根据权利要求2所述的设备，其中次级延迟电路包括无源延迟线。
6.根据权利要求5所述的设备，其中无源延迟线具有固定的总延迟M×D。
7.根据权利要求6所述的设备，其中固定的总延迟M×Ds近似等于D。
8.根据权利要求5所述的设备，其中无源延迟线具有可调节的总延迟。
9.根据权利要求1所述的设备，其中初级延迟线包括多个串接的差动延迟缓冲器。
10.根据权利要求1所述的设备，其中次级延迟电路包括多个串接的差动延迟缓冲器。
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