KR100811276B1 - 지연고정루프회로 - Google Patents

지연고정루프회로 Download PDF

Info

Publication number
KR100811276B1
KR100811276B1 KR1020060138764A KR20060138764A KR100811276B1 KR 100811276 B1 KR100811276 B1 KR 100811276B1 KR 1020060138764 A KR1020060138764 A KR 1020060138764A KR 20060138764 A KR20060138764 A KR 20060138764A KR 100811276 B1 KR100811276 B1 KR 100811276B1
Authority
KR
South Korea
Prior art keywords
clock
signal
delay
phase
signals
Prior art date
Application number
KR1020060138764A
Other languages
English (en)
Inventor
나광진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060138764A priority Critical patent/KR100811276B1/ko
Priority to US11/824,840 priority patent/US7605624B2/en
Application granted granted Critical
Publication of KR100811276B1 publication Critical patent/KR100811276B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

Landscapes

  • Dram (AREA)

Abstract

본 발명은 복수의 제1클럭 신호를 입력받고, 제1제어신호에 응답하여 상기 제1클럭 신호를 일정구간 지연시켜 복수의 제1내부클럭 신호를 출력하는 제1지연고정루프와; 상기 제1내부클럭 신호를 입력받고, 제2제어신호에 응답하여 상기 제1내부클럭 신호를 일정구간 지연시켜 복수의 제2내부클럭 신호를 출력하는 제2지연고정루프;를 포함하는 지연고정루프회로에 관한 것이다.
지연고정루프, 멀티플렉서, 위상클럭, 초기위상 제어부

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}
도 1 은 종래의 지연고정루프를 설명하기 위한 블럭도.
도 2 와 도 3 은 본 발명에 의한 지연고정루프를 설명하기 위한 블럭도.
도 4 는 도 3에 포함된 초기 위상 제어부의 동작원리를 설명하기 위한 도면.
도 5 는 도 3에 포함된 클럭 디바이더의 클럭 분주를 설명하기 위한 도면.
도 6 은 도 3에 포함된 클럭 디바이더의 상세회로도.
도 7 은 도 3에 포함된 초기 위상 제어부의 상세회로도.
<도면의 주요부분에 대한 부호의 설명>
A : 제1지연고정루프 B : 제2지연고정루프
1 : 클럭 리시버 2 : 클럭 디바이더
3 : 멀티플렉서 4 : 지연라인
5 : 내부지연부 6 : 위상감지부
7 : 초기 위상 제어부 8 : 카운터
9 : 디코더 10 : 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 지연고정루프회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
이러한 메모리 장치는 데이터가 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 출력될 수 있도록 외부클럭을 일정구간만큼 지연시킨 내부클럭을 생성하는 지연고정루프를 사용하고 있다.
이와 같이 지연고정루프는 외부클럭에 대해 디램 내부의 지연요소를 보상한 내부클럭을 생성하게 되는데 이를 락킹(locking)이라고 한다. 이러한 락킹 상태는 기준클럭(refclk)과 피드백클럭(fbclk)이 동기된 상태를 말하는데, 종래의 지연고정루프에서는 지연량을 조정하여 피드백클럭(fbclk)과 기준클럭(refclk)을 동기시키고 있다.
도 1은 종래 지연고정루프를 설명하기 위한 블럭도이다.
도 1에 도시된 바와 같이 종래 지연고정루프는 클럭 리시버(101)를 통해 외부클럭(CLK)을 버퍼링하여 기준클럭(refclk)을 출력한다. 그리고, 지연라인(102)은 클럭 리시버(101)로부터 출력되는 기준클럭(refclk)을 소정 구간만큼 지연시켜서 출력하는데, 이때 지연라인(102)은 위상검출부(105)의 제어를 받아 그 지연구간을 가변적으로 증감시킨다.
내부지연부(104)는 지연라인(102)로부터 공급되는 신호를 소정 구간만큼 지연시켜서 피드백클럭(fbclk)을 출력한다. 여기서, 내부지연부(104)는 외부클럭(CLK)이 클럭리시버(101)에 입력되어 지연라인(102)에 이르기까지의 지연요소와 데이터가 출력될 때까지의 지연요소를 모델링한 소정 지연구간을 가지며, 내부지연부(104)는 지연라인(102)의 출력신호를 상기 지연구간만큼 지연시켜 피드백클럭(fbclk)을 출력한다. 원칙적으로 외부클럭(CLK)과 DQ 스트로브의 동기화가 정확하게 이루지기 위해서는 이하에서 설명될 위상검출부(105)에 입력되는 기준클럭(refclk)과 피드백클럭(fbclk)의 위상이 일치해야 한다.
위상검출부(105)는 상기 기준클럭(refclk)과 상기 내부지연부(104)로부터의 피드백클럭(fbclk)의 위상을 비교하여 그 결과에 따라 지연라인(102)의 지연동작을 제어하기 위한 위상제어신호를 출력한다. 이에 따라, 피드백경로를 통해 공급되는 피드백클럭(fbclk)과 기준클럭(refclk) 간에 동기화가 유지될 수 있도록 하여 외부클럭에 대해 디램(DRAM) 내부의 지연요소를 보상한 내부클럭을 생성한다.
그런데, 이러한 종래의 지연고정루프회로는 아날로그 소자를 사용하므로 소비전력이 크고 저전압에서 동작 특성을 확보하는데 어려움을 갖고 있어 락킹 상태를 안정적으로 유지하지 못하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 지연고정루프의 모든 구성 요소들을 디지털 회로로 구성하여 소비전력이 적고 저전압 및 고주파 동작에 용이하여 락킹 상태를 안정적으로 유지할 수 있는 지연고정루프회로를 제공하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명은 복수의 제1클럭 신호를 입력받고, 제1제어신호에 응답하여 상기 제1클럭 신호를 일정구간 지연시켜 복수의 제1내부클럭 신호를 출력하는 제1지연고정루프와; 상기 제1내부클럭 신호를 입력받고, 제2제어신호에 응답하여 상기 제1내부클럭 신호를 일정구간 지연시켜 복수의 제2내부클럭 신호를 출력하는 제2지연고정루프;를 포함한다.
본 발명에서, 상기 제1클럭 신호는 각각 1/4주기 위상차를 갖는 신호이다.
본 발명에서, 상기 제1내부클럭 신호는 각각 반주기 위상차를 갖는 신호이다.
본 발명에서, 상기 제2내부클럭 신호는 각각 반주기 위상차를 갖는 신호이다.
본 발명에서, 상기 제1제어신호는 상기 제1내부클럭의 피드백 클럭과 기준클럭의 위상을 비교하여, 어느 클럭의 위상이 빠른지 여부에 따라 지연량을 결정하는 신호이다.
본 발명에서, 상기 제2제어신호는 상기 제2내부클럭의 피드백 클럭과 상기 제1내부클럭의 위상을 비교하여, 어느 클럭의 위상이 빠른지 여부에 따라 지연량을 결정하는 신호이다.
그리고, 본 발명은 1/2주기의 위상차를 갖는 제1 및 제2 클럭 신호를 지연하여 제1 및 제2 지연클럭신호를 출력하는 제1지연고정루프와; 상기 제1 및 제2 지연클럭신호를 지연하여 제3 및 제4 지연클럭신호를 출력하는 제2지연고정루프;를 포함한다.
본 발명에서, 상기 제1지연고정루프는 상기 제1 및 제2 지연클럭신호가 기준클럭과 동기되도록 상기 제1 및 제2 클럭신호를 지연함을 특징으로 한다.
본 발명에서, 상기 제2지연고정루프는 상기 제3 및 제4 지연클럭신호가 상기 제1 및 제2 지연클럭신호와 각각 1/4주기 위상차를 갖도록 상기 제1 및 제2 지연클럭신호를 지연함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 2 와 도 3은 본 발명에 의한 지연고정루프를 설명하기 위한 블럭도이다.
도 2 와 도 3 에 도시한 바와 같이, 본 발명에 의한 지연고정루프는 복수의 제1클럭 신호(0,90,180,270)를 입력받고, 제1제어신호에 응답하여 상기 제1클럭 신호를 일정구간 지연시켜 복수의 제1내부클럭 신호(sclk0,sclk180)를 출력하는 제1지연고정루프(A)와, 상기 제1내부클럭 신호(sclk0,sclk180)를 입력받고, 제2제어신 호에 응답하여 상기 제1내부클럭 신호를 일정구간 지연시켜 복수의 제2내부클럭 신호(sclk90, sclk270)를 출력하는 제2지연고정루프(B)를 포함한다.
여기서, 상기 제1클럭 신호(0,90,180,270)는 각각 1/4주기 위상차를 갖는 신호이고, 상기 제1내부클럭 신호(sclk0,sclk180)는 각각 반주기 위상차를 갖는 신호이며, 상기 제2내부클럭 신호(sclk90, sclk270)는 각각 반주기 위상차를 갖는 신호이다.
상기 제1제어신호는 상기 제1내부클럭의 피드백 클럭(fbclk)과 기준클럭(dclk)의 위상을 비교하여, 어느 클럭의 위상이 빠른지 여부에 따라 지연량을 결정하는 신호이고, 상기 제2제어신호는 상기 제2내부클럭(sclk90)의 피드백 클럭(fb_sclk0)과 상기 제1내부클럭(sclk180)의 위상을 비교하여, 어느 클럭의 위상이 빠른지 여부에 따라 지연량을 결정하는 신호이다.
그리고, 도 2, 3의 클럭신호 표기 중 가로 안에 표시된 클럭 신호는 멀티플렉서의 선택에 따라 출력되는 클럭으로, 본 실시예에서는 멀티플렉서가 0, 180을 선택하여 클럭(dclk0,dclk180)을 출력하는 것을 예로 들어 설명한다.
먼저, 본 발명은 외부클럭(CLK,CLKB)을 입력받아 정위상 클럭(dclk)과 역위상 클럭(dclkb)을 생성하여 출력하는 클럭 리시버(1)와, 상기 클럭 리시버(1)의 출력신호를 입력받아 1/4주기씩 위상차를 갖는 4개의 제1클럭 신호(0,90,180,270)를 출력하는 클럭 디바이더(2)를 포함한다.
그리고, 상기 제1클럭(0,90,180,270) 신호를 입력받고 위상선택신호(Ph_sel)에 응답하여 상기 제1클럭(0,90,180,270)를 선택하여 출력하는 다수의 멀티플렉 서(3)를 포함한다.
그리고, 상기 멀티플렉서(3)의 출력신호(dclk0, dclk180)를 입력받아 일정 지연구간 지연시켜 출력하는 제1지연라인 그룹(4a)을 포함한다.
그리고, 상기 제1 지연라인 그룹(4a)으로부터 출력되는 위상클럭(sclk0)을 일정 지연구간 지연시켜 피드백 클럭(fbclk)을 생성하여 출력하는 내부지연부(5)를 포함한다.
그리고, 상기 내부지연부(5)로부터 출력되는 피드백 클럭(fbclk)과 상기 클럭 리시버(1)로부터 출력되는 클럭(dclk)의 위상을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제1제어신호(up/down)를 생성하여 출력하는 제1위상감지부(6a)를 포함한다.
그리고, 상기 제1제어신호(up/down)에 응답하여 위상 선택신호(Ph_sel) 및 카운터 개시 신호(Cstart)를 생성하여 상기 다수의 멀티플렉서(3) 및 제1카운터(8a)로 출력하는 초기 위상 제어부(7)를 포함한다.
그리고, 상기 제1제어신호(up/down)에 응답하여 지연라인(4) 증감 신호를 생성하고, 상기 카운터 개시 신호(Cstart)에 응답하여 지연라인 증감 신호를 출력하는 제1카운터와(8a)를 포함한다.
그리고, 상기 제1카운터(8a)의 지연라인 증감 신호에 응답하여 제1지연라인 그룹(4a)의 지연량을 조절하여 모든 지연라인을 동일하게 제어하는 제1디코더(9a)를 포함한다.
그리고, 상기 제1 지연라인 그룹(4a)의 출력신호(sclk0, sclk180)를 일정 지 연구간 지연시켜 출력하는 제2 지연라인 그룹(4b)을 포함한다.
그리고, 상기 제2 지연라인 그룹(4b)으로부터 출력되는 어느 하나의 위상클럭(sclk90)을 일정 지연구간 지연시켜 제2피드백 클럭(fb_sclk0)을 생성하여 출력하는 지연라인(4c)을 포함한다.
그리고, 상기 제2피드백 클럭(fb_sclk0)과 제2지연라인 그룹(4b)으로부터 출력되는 위상클럭(sclk180)을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제2제어신호(up/down)를 생성하여 출력하는 제2위상감지부(6b)를 포함한다.
그리고, 상기 제2제어신호에 응답하여 지연라인 증감 신호를 생성하여 출력하는 제2카운터(8b)와; 상기 제2카운터(8b)의 지연라인 증감 신호에 따라 제2지연구간을 조절하여 제2지연라인 그룹(4b)을 동일하게 제어하는 제2디코더(9b)를 포함한다.
도 5 는 도 3에 포함된 클럭 디바이더의 클럭 분주를 설명하기 위한 도면이고, 도 6 은 도 3에 포함된 클럭 디바이더의 상세회로도이다.
도 5 및 도 6에 도시한 바와 같이, 상기 클럭 디바이더(2)는 정위상 클럭(dclk)과 역위상 클럭(dclkb)과 리셋신호(reset)에 응답하여 0클럭과 90클럭을 생성하는 제1위상클럭 분기부(21)와, 정위상 클럭(dclk)과 역위상 클럭(dclkb)과 리셋신호(reset)에 응답하여 180클럭과 270클럭을 생성하는 제2위상클럭 분기부(22)로 구성한다.
이때, 상기 제1위상클럭 분기부(21)는 리셋시 로우 출력으로 초기화하고, 제 2위상클럭 분기부(22)는 리셋시 하이 출력으로 초기화한다.
여기서, 상기 제1위상클럭 분기부(21)는 내부클럭 신호에 응답하여 위상 클럭신호를 전달 및 래치하는 제1논리부(211)와, 상기 제1논리부(211)의 위상 클럭신호와 리셋 신호(RESET)를 부정 논리합하는 제2논리부(212)를 포함한다.
상기 제2위상클럭 분기부(22)는 내부클럭 신호에 응답하여 위상 클럭신호를 전달 및 래치하는 제3논리부(221)와, 상기 제3논리부(221)의 위상 클럭신호와 리셋 신호(RESET)를 부정 논리곱하는 제2논리부(222)를 포함한다.
상기 구성으로 클럭 디바이더(2)는 각각 1/4주기 위상차를 갖는 4개의 클럭(0, 90, 180, 270)을 발생시킨다.
도 4 는 도 3에 포함된 초기 위상 제어부의 동작원리를 설명하기 위한 도면이고, 도 7 은 도 3에 포함된 초기 위상 제어부의 상세회로도이다.
도 4와 도 7에 도시한 바와 같이, 상기 초기 위상 제어부(7)는 상기 제1제어신호(up/down) 및 클럭신호(clkdiv)에 응답하여 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)를 생성하는 설정신호 생성부(71)를 포함한다.
그리고, 상기 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)에 응답하여 위상 선택신호(Ph_sel)를 생성하는 위상 선택신호 생성부(72)를 포함한다.
그리고, 상기 제1 내지 제5 설정신호에 응답하여 카운터 개시신호(Cstart)를 생성하는 개시신호 생성부(73)를 포함한다.
그리고, 상기 카운터 개시신호(Cstart)에 응답하여 상기 클럭신호(clkdiv)를 상기 설정신호 생성부(71)에 전달하는 클럭신호 전달부(74)를 포함한다.
여기서, 상기 클럭신호(clkdiv)는 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)를 클럭과 동기시키기 위한 신호이다.
상기 설정신호 생성부(71)는 직렬연결되어, 클럭신호(clkdiv)에 동기하여 제1 내지 제5 설정신호를 생성하는 제 1 내지 제5 플립플롭(711,712,713,714,715)으로 구성하되, 상기 제1 플립플롭(711)의 데이터입력단으로 상기 제어신호(up/down)가 입력된다.
상기 위상선택 신호 생성부(72)는 상기 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)가 모두 '로우' 로직 레벨인 경우 인에이블되는 위상선택 신호(Ph_sel)를 생성하여 출력한다.
상기 위상선택 신호 생성부(72)는 상기 제1 내지 제3 설정신호(Q1,Q2,Q3)에 응답하여 논리연산을 수행하는 제1 논리부(NR2)와, 상기 제4 내지 제5 설정신호(Q4,Q5)에 응답하여 논리연산을 수행하는 제2 논리부(NR3)와, 상기 제1 논리부(NR2)와 제2 논리부(NR3)의 출력신호에 응답하여 논리연산을 수행하여 위상선택 신호(Ph_sel)를 생성하는 제3 논리부(ND2)와, 상기 위상선택 신호를 버퍼링하여 출력하는 버퍼부(721)를 포함한다. 여기서, 상기 제1 및 제2 논리부(NR2,NR3)는 부정논리합 연산을 수행하고, 상기 제3 논리부(ND2)는 부정논리곱 연산을 수행한다.
상기 개시신호 생성부(73)는 상기 제1 내지 제5 설정신호가 모두 '하이' 로직 레벨인 경우 인에이블되는 상기 개시신호(Cstart)를 생성하여 출력한다.
상기 개시신호 생성부(73)는 상기 제1 내지 제3 설정신호(Q1,Q2,Q3)에 응답 하여 논리연산을 수행하는 제4 논리부(ND3)와, 상기 제4 내지 제5 설정신호(Q4,Q5)에 응답하여 논리연산을 수행하는 제5 논리부(ND4)와, 상기 제4 논리부(ND3)와 상기 제5 논리부(ND4)의 출력신호에 응답하여 논리연산을 수행하는 제6 논리부(731)와, 상기 제6 논리부(731)와 제3 논리부(ND2)의 출력신호에 응답하여 논리연산을 수행하여 개신신호를 생성하는 제7 논리부(NR5)를 포함한다.
여기서, 상기 제4 논리부(ND3)와 제5 논리부(ND4) 및 제7 논리부(NR5)는 부정 논리곱 연산을 수행하고, 상기 제6 논리부(731)는 논리합 연산을 수행한다.
상기 클럭신호 전달부(74)는 상기 개시신호(Cstart)와 상기 클럭신호(clkdiv)를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자(NR6)를 구비한다. 여기서, 상기 논리소자(NR6)는 부정논리합 연산을 수행한다.
이와 같이 구성된 지연고정루프의 동작을 도2 내지 도7을 참고하여 구체적으로 설명하면 다음과 같다.
먼저, 도 7에 도시한 바와 같이 지연고정루프 동작 초기에 리셋되면 "Q1 Q2 Q3 Q4 Q5"는 "H L L L L"가 되고 위상 선택 신호(Ph_sel)는 "H"가 되어 2:1 멀티플렉서는 클럭(dclk0, dclk180)을 출력한다. 이때 개시신호(Cstart)는 "L"이 되어 카운터 동작을 막고 초기 위상 제어부가 동작을 지속한다.
CaseⅠ의 경우 피드백신호(fbclk)의 라이징 에지가 기준클럭(dclk)의 "L"레벨에 있으면 제1제어신호(up)신호는 지속적으로 "H"를 출력하고 클럭신호(clkdiv)에 동기되어 "Q1 Q2 Q3 Q4 Q5"는 "H H H H H"가 되어 위상선택신호(Ph_sel)는 "H" 를 유지하고 개신신호(Cstart)는 "H"가 되어 카운터 동작을 시작하고 초기 위상 제어부의 동작을 막는다.
CaseⅡ의 경우 피드백신호(fbclk)의 라이징 에지에 기준클럭(dclk)의 "H"레벨에 있으면 제1제어신호(up)는 지속적으로 "L"을 출력하고 클럭신호(clkdiv)에 동기되어 "Q1 Q2 Q3 Q4 Q5"는 "L L L L L"가 되어 위상선택신호(Ph_sel)는 "L"로 바뀌고 개신신호(Cstart)는 "H"가 되어 카운터 동작을 시작하고 초기 위상 제어부 동작을 막는다.
이어서, 도 2와 도 3에 도시한 바와 같이 클럭 리시버(1)는 외부클럭(CLK,CLKB)을 입력받아 정위상 클럭(dclk)과 역위상 클럭(dclkb)을 생성하여 출력한다. 클럭 디바이더(2)는 상기 클럭 리시버(1)의 출력신호를 입력받아 1/4주기 위상차를 갖는 4개의 위상클럭(0,90,180,270)을 생성하여 출력한다.
여기서, 상기 클럭 디바이더(2)는 도 5 및 도 6에 도시한 바와 같이 상기 제1위상클럭 분기부(21)를 통해 클럭 신호(dclk,dclkb)의 입력에 응답하여 0클럭과 90클럭을 발생시키고, 상기 제2위상클럭 분기부(22)를 통해 클럭 신호(dclk,dclkb)의 입력에 응답하여 180클럭과 270클럭을 발생시킨다. 이때, 상기 제1위상클럭 분기부(21)는 리셋시 로우 출력으로 초기화하고, 제2위상클럭 분기부(22)는 리셋시 하이 출력으로 초기화한다.
다음으로, 다수의 멀티플렉서(3)는 상기 분주한 위상클럭(0,90,180,270)을 입력받고, 위상 선택신호(Ph_sel)에 응답하여 클럭신호(dclk0, dclk180)를 출력한다.
이러한 클럭(dclk0, dclk180) 신호는 지연라인 그룹(4a)을 통해 일정구간 지연되어 출력(sclk0,sclk180)된다.
특히, 상기 클럭(sclk0)은 내부 지연부(5)를 통해 일정 지연구간 지연되어 피드백 클럭(fbclk)으로 출력된다.
그러면, 제1위상감지부(6a)는 상기 내부지연부(5)로부터 출력되는 피드백 클럭(fbclk)과 상기 클럭 리시버(1)로부터 출력되는 정위상 클럭(dclk)의 위상을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제1제어신호(up/down)를 생성하여 출력한다.
초기 위상 제어부(7)는 상기 제1제어신호(up/down)에 응답하여 위상 선택신호(Ph_sel) 및 카운터 개시 신호(Cstart)를 생성하여 상기 다수의 멀티플렉서(3) 및 제1카운터(8a)로 출력한다.
이때, 초기 위상 제어부(7)는 설정신호 생성부(71)를 통해 상기 제1제어신호(up/down) 및 클럭신호(clkdiv)에 응답하여 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)를 생성하고, 위상 선택신호 생성부(72)를 통해 상기 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)에 응답하여 위상 선택신호(Ph_sel)를 생성한다.
또한, 개시신호 생성부(73)를 통해 상기 제1 내지 제5 설정신호에 응답하여 카운터 개시신호(Cstart)를 생성한다. 이때, 클럭신호 전달부(74)는 상기 개시신호(Cstart)에 응답하여 상기 클럭신호(clkdiv)를 상기 설정신호 생성부(71)에 전달한다.
이어서, 제1카운터(8a)는 상기 제1제어신호(up/down)에 응답하여 지연라 인(4) 증감 신호를 생성하고, 상기 카운터 개시 신호(Cstart)에 응답하여 지연라인 증감 신호를 출력한다.
그러면, 제1디코더(9a)는 상기 제1카운터(8a)의 지연라인 증감 신호에 응답하여 제1지연라인그룹(A)의 지연량을 조절하여 제어한다.
다음으로, 제2 지연라인 그룹(4b)은 제1 지연라인 그룹(4a)으로부터 위상클럭(sclk0)을 입력받아 제2지연구간 만큼 지연시켜 출력한다. 이후 동일한 제어를 받는 지연라인(4c)을 거쳐 피드백 클럭(fb_sclk0)를 생성한다.
그러면, 제2위상감지부(6b)는 상기 제2피드백 클럭(fb_sclk0)과 제1지연라인 그룹(4a)으로부터 출력되는 위상클럭(sclk180)을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제2제어신호(up/down)를 생성하여 출력한다.
이후, 제2카운터(8b)는 상기 제2제어신호에 응답하여 지연라인 증감 신호를 생성하여 출력하고, 제2디코더(9b)는 상기 제2카운터(8b)의 지연라인 증감 신호에 따라 제2지연구간을 조절하여 제2지연라인 그룹(4b)을 동일하게 제어한다.
즉, 클럭(sclk180)과 피드백 클럭(fb_sclk0)의 위상을 비교하여 두 클럭의 위상이 같아지도록 제2카운터(8b) 및 제2디코더(9b)를 통해 상기 제2지연라인 그룹(4b)의 지연량을 조절하여 제어한다.
이와 같이 본 발명은 1/4주기 위상차를 갖는 내부클럭(clk0, clk90, clk180, clk270)을 출력하는 지연고정루프회로를 디지털 회로로 구성하여 저전압 및 고주파 동작에 용이하게 한다.
상술한 바와 같이, 본 발명은 모든 구성 요소들을 디지털 회로로 구성하여 소비전력이 적고 저전압 및 고주파 동작에 용이하며 락킹 상태를 안정적으로 유지할 수 있다.

Claims (19)

  1. 복수의 제1클럭 신호를 입력받고, 제1제어신호에 응답하여 상기 제1클럭 신호를 일정구간 지연시켜 복수의 제1내부클럭 신호를 출력하는 제1지연고정루프와;
    상기 제1내부클럭 신호를 입력받고, 제2제어신호에 응답하여 상기 제1내부클럭 신호를 일정구간 지연시켜 복수의 제2내부클럭 신호를 출력하는 제2지연고정루프;
    를 포함하는 지연고정루프회로.
  2. 제 1 항에 있어서,
    상기 제1클럭 신호는 각각 1/4주기 위상차를 갖는 신호인 지연고정루프회로.
  3. 제 1 항에 있어서,
    상기 제1내부클럭 신호는 각각 반주기 위상차를 갖는 신호인 지연고정루프회로.
  4. 제 1 항에 있어서,
    상기 제2내부클럭 신호는 각각 반주기 위상차를 갖는 신호인 지연고정루프회로.
  5. 제 1 항에 있어서,
    상기 제1제어신호는 상기 제1내부클럭의 피드백 클럭과 기준클럭의 위상을 비교하여, 어느 클럭의 위상이 빠른지 여부에 따라 지연량을 결정하는 신호인 지연고정루프회로.
  6. 제 1 항에 있어서,
    상기 제2제어신호는 상기 제2내부클럭의 피드백 클럭과 상기 제1내부클럭의 위상을 비교하여, 어느 클럭의 위상이 빠른지 여부에 따라 지연량을 결정하는 신호인 지연고정루프회로.
  7. 제 1 항에 있어서,
    상기 지연고정루프회로는
    정위상 클럭과 역위상 클럭 신호의 입력에 응답하여 각각 1/4주기 위상차를 갖는 복수의 제1클럭 신호로 분주하여 출력하는 클럭 디바이더;
    를 더 포함하는 지연고정루프회로.
  8. 제 1 항에 있어서,
    상기 제1지연고정루프는
    위상 선택신호에 응답하여 복수의 상기 제1클럭 신호를 선택하여 출력하는 복수의 멀티플렉서와;
    상기 멀티플렉서의 출력신호를 각각 일정구간 지연시켜 제1내부클럭 신호를 출력하는 제1지연라인그룹과;
    상기 제1내부클럭 신호 중 어느 하나를 일정구간 지연시킨 피드백 클럭과 기준 클럭을 비교하여 제1제어신호를 생성하는 제1위상감지부와;
    상기 제1제어신호에 응답하여 상기 위상 선택신호를 생성하여 상기 멀티플렉서로 출력하는 초기 위상 제어부;
    를 포함하는 지연고정루프회로.
  9. 제 8 항에 있어서,
    상기 위상 선택신호는 상기 제1내부클럭의 피드백 클럭과 기준클럭의 위상 중 어느 클럭의 위상이 빠른지 여부에 따라 상기 제1클럭 신호 중 어느 하나를 선택하기 위한 정보 신호인 지연고정루프회로.
  10. 제 8 항에 있어서,
    상기 초기 위상 제어부는
    상기 제1제어신호에 응답하여 제1 내지 제5 설정신호를 생성하는 설정신호 생성부와;
    상기 제1 내지 제5 설정신호에 응답하여 위상 선택신호를 생성하는 위상 선택신호 생성부와;
    상기 제1 내지 제5 설정신호에 응답하여 카운터 개시신호를 생성하는 개시신호 생성부;
    를 포함하는 지연고정루프회로.
  11. 제 10 항에 있어서,
    상기 설정신호 생성부는
    직렬연결되어, 외부클럭 신호에 동기하여 제1 내지 제5 설정신호를 생성하는 복수의 플립플롭으로 구성하고,
    상기 제1 플립플롭의 데이터입력단으로 상기 제1제어신호가 입력되는 것을 특징으로 하는 지연고정루프회로.
  12. 제 10 항에 있어서,
    상기 위상선택 신호 생성부는
    상기 제1 내지 제3 설정신호에 응답하여 부정 논리합 연산을 수행하는 제1 논리부와;
    상기 제4 내지 제5 설정신호에 응답하여 부정 논리합 연산을 수행하는 제2 논리부와;
    상기 제1 논리부와 제2 논리부의 출력신호에 응답하여 부정 논리곱 연산을 수행하는 제3 논리부;
    를 포함하는 지연고정루프회로.
  13. 제 10 항에 있어서,
    상기 개시신호 생성부는
    상기 제1 내지 제3 설정신호에 응답하여 부정 논리곱 연산을 수행하는 제4 논리부와;
    상기 제4 내지 제5 설정신호에 응답하여 부정 논리곱 연산을 수행하는 제5 논리부와;
    상기 제4 논리부와 상기 제5 논리부의 출력신호에 응답하여 부정 논리합 연산을 수행하는 제6 논리부와;
    상기 제6 논리부와 상기 위상선택 신호 생성부의 출력신호에 응답하여 부정 논리곱 연산을 수행하는 제7 논리부;
    를 포함하는 지연고정루프회로.
  14. 제 1 항에 있어서,
    상기 제2지연고정루프는
    상기 제2제어신호에 응답하여 상기 제1내부클럭 신호를 일정구간 지연시켜 상기 제2내부클럭 신호를 출력하는 제2지연라인그룹과;
    상기 제2내부클럭 신호 중 어느 하나를 일정구간 지연시킨 피드백 클럭과 제1내부클럭의 위상을 비교하여 제2제어신호를 생성하는 제2위상감지부;
    를 포함하는 지연고정루프회로.
  15. 1/2주기의 위상차를 갖는 제1 및 제2 클럭 신호를 지연하여 제1 및 제2 지연클럭신호를 출력하는 제1지연고정루프와;
    상기 제1 및 제2 지연클럭신호를 지연하여 제3 및 제4 지연클럭신호를 출력하는 제2지연고정루프;
    를 포함하는 지연고정루프회로.
  16. 제 15 항에 있어서,
    상기 제1지연고정루프는 상기 제1 및 제2 지연클럭신호가 기준클럭과 동기되도록 상기 제1 및 제2 클럭신호를 지연함을 특징으로 하는 지연고정루프회로.
  17. 제 15 항에 있어서,
    상기 제2지연고정루프는 상기 제3 및 제4 지연클럭신호가 상기 제1 및 제2 지연클럭신호와 각각 1/4주기 위상차를 갖도록 상기 제1 및 제2 지연클럭신호를 지연함을 특징으로 하는 지연고정루프회로.
  18. 제 15 항에 있어서,
    상기 제1지연고정루프는
    위상 선택신호에 응답하여 복수의 상기 제1클럭 신호를 선택하여 출력하는 복수의 멀티플렉서와;
    상기 멀티플렉서의 출력신호를 각각 일정구간 지연시켜 제1내부클럭 신호를 출력하는 제1지연라인그룹과;
    상기 제1내부클럭 신호 중 어느 하나를 일정구간 지연시킨 피드백 클럭과 기준 클럭을 비교하여 제1제어신호를 생성하는 제1위상감지부와;
    상기 제1제어신호에 응답하여 상기 위상 선택신호를 생성하여 상기 멀티플렉서로 출력하는 초기 위상 제어부;
    를 포함하는 지연고정루프회로.
  19. 제 15 항에 있어서,
    상기 제2지연고정루프는
    상기 제2제어신호에 응답하여 상기 제1내부클럭 신호를 일정구간 지연시켜 상기 제2내부클럭 신호를 출력하는 제2지연라인그룹과;
    상기 제2내부클럭 신호 중 어느 하나를 일정구간 지연시킨 피드백 클럭과 제1내부클럭의 위상을 비교하여 제2제어신호를 생성하는 제2위상감지부;
    를 포함하는 지연고정루프회로.
KR1020060138764A 2006-12-29 2006-12-29 지연고정루프회로 KR100811276B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060138764A KR100811276B1 (ko) 2006-12-29 2006-12-29 지연고정루프회로
US11/824,840 US7605624B2 (en) 2006-12-29 2007-06-29 Delay locked loop (DLL) circuit for generating clock signal for memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060138764A KR100811276B1 (ko) 2006-12-29 2006-12-29 지연고정루프회로

Publications (1)

Publication Number Publication Date
KR100811276B1 true KR100811276B1 (ko) 2008-03-07

Family

ID=39397984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060138764A KR100811276B1 (ko) 2006-12-29 2006-12-29 지연고정루프회로

Country Status (2)

Country Link
US (1) US7605624B2 (ko)
KR (1) KR100811276B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100903369B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 반도체 메모리 장치
TWI450497B (zh) * 2012-01-06 2014-08-21 Himax Imaging Ltd 時脈信號產生電路
CN106330181B (zh) * 2015-07-02 2019-05-21 无锡华润上华科技有限公司 延迟锁定环的检测方法和系统
CN107592110B (zh) * 2017-10-27 2023-10-20 长鑫存储技术有限公司 延迟锁相环时钟线路及半导体存储器
US11206026B2 (en) * 2019-09-06 2021-12-21 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit
US11750201B2 (en) 2019-09-06 2023-09-05 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit
CN114142855B (zh) * 2021-12-06 2022-12-20 苏州聚元微电子股份有限公司 嵌套的延时锁定环

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980078161A (ko) * 1997-04-25 1998-11-16 김영환 반도체 메모리 소자의 딜레이 루프 럭크 회로
KR20030000477A (ko) * 2001-06-25 2003-01-06 주식회사 하이닉스반도체 클럭 동기화 장치
KR20040020990A (ko) * 2002-09-02 2004-03-10 엘지전자 주식회사 지연 동기 루프 회로의 듀티 비 유지 장치
KR20040037786A (ko) * 2002-10-30 2004-05-07 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
KR20050089474A (ko) * 2004-03-05 2005-09-08 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100735A (en) * 1998-11-19 2000-08-08 Centillium Communications, Inc. Segmented dual delay-locked loop for precise variable-phase clock generation
US6218876B1 (en) * 1999-01-08 2001-04-17 Altera Corporation Phase-locked loop circuitry for programmable logic devices
US7154978B2 (en) * 2001-11-02 2006-12-26 Motorola, Inc. Cascaded delay locked loop circuit
DE10214304B4 (de) * 2002-03-28 2004-10-21 Infineon Technologies Ag Verfahren und Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander
KR100520657B1 (ko) * 2003-03-19 2005-10-13 주식회사 하이닉스반도체 지연 고정 루프 회로에 적용되는 위상 비교기
KR100515071B1 (ko) * 2003-04-29 2005-09-16 주식회사 하이닉스반도체 디엘엘 장치
DE60314301T2 (de) * 2003-12-10 2008-02-07 Telefonaktiebolaget Lm Ericsson (Publ) Frequenzvervielfacher
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980078161A (ko) * 1997-04-25 1998-11-16 김영환 반도체 메모리 소자의 딜레이 루프 럭크 회로
KR20030000477A (ko) * 2001-06-25 2003-01-06 주식회사 하이닉스반도체 클럭 동기화 장치
KR20040020990A (ko) * 2002-09-02 2004-03-10 엘지전자 주식회사 지연 동기 루프 회로의 듀티 비 유지 장치
KR20040037786A (ko) * 2002-10-30 2004-05-07 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
KR20050089474A (ko) * 2004-03-05 2005-09-08 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법

Also Published As

Publication number Publication date
US20080157837A1 (en) 2008-07-03
US7605624B2 (en) 2009-10-20

Similar Documents

Publication Publication Date Title
KR100811276B1 (ko) 지연고정루프회로
US7777543B2 (en) Duty cycle correction circuit apparatus
KR100789408B1 (ko) 지연 동기 루프 회로 및 그것의 멀티플라이드 클럭생성방법
TWI488440B (zh) 延遲鎖定迴路電路及具有延遲鎖定迴路電路之記憶裝置
US20030001637A1 (en) Register controlled DLL reducing current consumption
US8427211B2 (en) Clock generation circuit and delay locked loop using the same
KR101950320B1 (ko) 위상 검출 회로 및 이를 이용한 동기 회로
KR101416320B1 (ko) 반도체 테스트 장치
US10128853B2 (en) Delay locked loop circuit and integrated circuit including the same
KR20080001432A (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
US7737744B2 (en) Register controlled delay locked loop circuit
KR20220046104A (ko) 듀티 보정 장치 및 방법, 이를 이용하는 반도체 장치
KR101923023B1 (ko) 지연고정루프
KR20110080406A (ko) 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템
JP2005318507A (ja) 遅延固定ループ回路
KR101094932B1 (ko) 지연고정루프회로
KR100839499B1 (ko) 딜레이 제어 장치 및 방법
KR101222064B1 (ko) 반도체 집적회로의 지연고정루프 및 그의 구동방법
KR100791001B1 (ko) 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치
KR20100081035A (ko) 전력 소모를 줄일 수 있는 클럭 신호 발생 회로
KR101138833B1 (ko) 반도체 장치 및 그의 구동 방법
KR100541684B1 (ko) 지연 동기 루프 장치
KR101027347B1 (ko) 지연고정루프 회로
JP2009165064A (ja) 分周回路及び分周方法
KR20130002671A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120127

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee