KR20030000477A - 클럭 동기화 장치 - Google Patents

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Abstract

본 발명은 클럭 동기화 장치에 관한 것으로서, 특히, 2개의 지연고정루프를 사용하여 클럭이 입력버퍼나 출력버퍼를 거치면서 발생하는 지연을 보상함으로써 입력클럭과 같은 위상의 클럭을 출력하는 클럭 동기화 장치에 관한 것이다. 따라서, 본 발명은 출력클럭의 위상의 범위를 무한대로 조절하고, 입력버퍼와 출력버퍼를 통해 발생하는 클럭의 위상 차이를 최소화시키도록 한다.

Description

클럭 동기화 장치{Clock synchronization device}
본 발명은 클럭 동기화 장치에 관한 것으로서, 특히, 클럭이 입력버퍼나 출력버퍼를 거치면서 발생하는 지연을 보상하여 입력클럭과 같은 위상의 클럭을 출력하는 클럭 동기화 장치에 관한 것이다.
일반적으로 클럭 동기화 회로는 PLL 및 DLL로 구성되는데, PLL(Phase locked loop)은 피드백 제어 시스템으로 고속의 시스템 구현에서 클럭과 데이터 복구, 주파수 합성 및 클럭 동기 등의 회로 구현에서 널리 이용하고 있다.
또한, DLL(Delay locked loop)은 VCDL(Voltage controlled delay line)을 사용하여 클럭 동기의 응용에 사용되는 회로로서, PLL과 다르게 루프를 형성하지 않고 외부에서 입력되는 클럭의 위상을 딜레이시키는 것이다.
제 1도는 이러한 종래의 클럭 동기화 장치에 관한 것이다.
먼저, 입력클럭이 입력되면 입력버퍼(10)가 이를 버퍼링하여 지연부(40)에 출력하고 지연부(40)는 지연된 클럭을 출력버퍼(50)에 출력하며 출력버퍼(50)에 의해 버퍼링된 출력클럭이 출력된다.
그리고, 위상 비교부(20)는 입력클럭과 출력버퍼(50)에서 출력되는 출력클럭의 위상을 비교하여 위상 비교신호를 제어부(30)로 출력한다.
또한, 제어부(30)는 위상 비교부(20)에서 인가되는 위상 비교신호에 따라 지연부(40)의 지연 크기를 조절하는 제어신호를 지연부(40)에 출력한다.
그런데, 이러한 종래의 클럭 동기화 장치의 제어부(30)는 동작 초기에 지연부(40)의 지연 크기가 가장 작도록 제어하는 제어신호를 지연부(40)에 출력하는데지연부(40)는 이 제어신호에 따라 최대 지연 크기를 입력클럭의 주파수가 가장 작을 때의 한 주기에 맞추게 된다.
따라서, 동작 초기의 입력클럭과 출력클럭의 위상관계에 따라 두 클럭간의 위상차를 더 이상 줄이지 못하는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 입력클럭의 한 주기만큼 지연회로의 지연크기를 N등분하고, 등분된 N개의 위상신호들을 합성하여 원하는 위상의 출력클럭을 만들어 내도록 하여 입력클럭과 출력클럭의 위상차를 최소화시키는데 그 목적이 있다.
도 1은 종래의 클럭 동기화 장치에 관한 블록도.
도 2는 본 발명에 따른 클럭 동기화 장치에 관한 블록도.
도 3은 본 발명에 따른 제 1루프의 상세 블록도.
도 4는 본 발명에 따른 제 2루프의 상세 블록도.
도 5는 본 발명에 따른 위상변환부의 블록도.
도 6은 도 5에 도시된 위상변환부의 실시예.
도 7은 본 발명에 따른 위상변환부의 위상 조정 단계를 설명하기 위한 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 입력버퍼 200 : 제 1루프
210 : 다중 위상변환부 220 : 제 1유한 제어부
230 : 제 1위상 비교부 300 : 제 2루프
310 : 위상변환부 311 : 위상 합성부
312 : 멀티플렉서 320 : 출력버퍼
330 : 제 2유한 제어부 340 : 제 2위상 비교부
상기한 목적을 달성하기 위한 본 발명의 클럭 동기화 장치는, 입력클럭을 버퍼링하여 출력하는 입력버퍼와, 입력버퍼로부터 버퍼링된 입력클럭을 인가받아 복수개의 다중위상신호로 변환하여 출력하는 제 1루프와, 입력클럭과 제 1루프로부터 인가되는 복수개의 다중위상신호를 인가받아 복수개의 다중위상신호를 합성하여 하나의 선택된 위상변환신호에 따라 출력클럭을 출력하는 제 2루프로 구성됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
입력클럭과 출력클럭의 지연 시간을 조절하는 제어회로가 입력클럭의 한 주기만큼 지연 크기를 조절할 수 있다면 동작 초기의 입력클럭과 출력클럭의 위상관계에 상관없이 두 클럭간의 위상차를 줄일 수 있다.
따라서, 본 발명은 입력버퍼나 출력버퍼의 지연 크기에 관계없이 입력클럭의 한 주기만큼 지연회로의 지연크기를 조절하기 위한 루프를 구비한다.
도 2는 본 발명에 따른 클럭 동기화 장치의 전체 블록도이다.
본 발명은 입력클럭을 입력받아 버퍼링하여 출력하는 입력버퍼(100)와, 입력버퍼(100)로부터 인가되는 입력클럭을 인가받아 N개의 다중위상신호를 출력하는 제 1루프(200)와, 입력클럭과 제 1루프(200)로부터 인가되는 N개의 다중위상신호를 인가받아 출력클럭을 출력하는 제 2루프(300)로 구성된다.
여기서, 입력클럭은 클럭 동기화 회로를 통하여 출력클럭을 동기화시키기 위한 신호로서, 입력버퍼(100)는 이 입력클럭을 입력받아 버퍼링된 입력클럭을 제 1루프(200)로 출력한다.
제 1루프(200)는 입력된 입력클럭을 N개의 다중위상신호로 변환시켜 제 2루프(300)로 출력하는데, 다중위상신호간의 위상관계는 모두 일정하고 주파수는 동일하다.
제 2루프(300)는 제 1루프(200)로부터 인가되는 다중위상신호를 입력받아 입력클러과 일정한 위상관계를 갖는 출력클럭을 발생시킨다.
제 3도는 도 2의 구성에서 제 1루프(200)의 상세 블록도이다.
제 1루프(200)는 입력버퍼(100)로부터 인가되는 입력클럭이 다중위상변환부 (210)로 입력되는데, 다중위상변환부(210)는 입력된 입력클럭을 N개의 다중위상신호로 변환하여 출력한다.
이 다중위상변환부(210)에서 출력되는 N개의 다중위상신호 중 하나의 다중위상신호가 제 1위상비교부(230)에 입력된다.
제 1위상비교부(230)는 입력클럭과 다중위상변환부(210)에서 인가되는 다중위상신호의 위상을 비교하여 2진신호를 제 1유한 제어부(220)로 출력한다.
제 1위상 비교부(230)로부터 인가되는 2진신호를 입력받은 제 1유한제어부 (220)는 위상을 제어하기 위한 제어신호를 다중위상변환부(210)로 출력하여, 입력클럭과 N개의 다중위상신호 중 어느 하나의 다중위상신호가 일정한 위상 관계를 갖도록 한다.
제 4도는 도 2의 구성에서 제 2루프(300)의 상세 블록도이다.
먼저, 제 1루프(200)로부터 인가되는 N개의 다중위상신호가 위상 변환부(310)로 입력되면 위상 변환부(310)는 이 N개의 다중위상신호를 변환하여 위상 변환된 신호를 출력버퍼(320)에 출력하고 출력버퍼(320)는 위상 변환된 신호를 버퍼링하여 출력클럭을 출력한다.
제 2위상비교부(340)는 입력클럭과 출력버퍼(320)에서 출력되는 출력클럭의 위상을 비교하여 2진신호를 제 2유한 제어부(330)로 출력한다.
제 2위상 비교부(340)로부터 인가되는 2진신호를 입력받은 제 2유한제어부 (330)는 입력클럭과 출력클럭이 일정한 위상관계를 가지도록 하는 제어신호 및 선택신호를 위상변환부(310)로 출력한다.
여기서, 제어신호는 제 1루프(200)로부터 인가되는 N개의 다중위상신호를 여러 단계별로 합성하여 N개의 합성된 신호로 출력하기 위한 신호이다.
또한, 선택신호는 제어신호에 따라 위상 합성부(311)로부터 인가되는 N개의 합성된 신호를 멀티플렉서(312)를 통해 멀티플렉싱하여 합성된 N개의 신호 중 어느 하나의 신호를 선택하여 출력버퍼(320)에 출력하기 위한 신호이다.
제 5도는 도 4의 구성에서 위상변환부(310)의 상세 블록도이다.
먼저, 제 1루프(200)로부터 N개의 다중위상신호가 입력되면 위상합성부(311)는 제 2유한 제어부(330)로부터 인가되는 제어신호에 따라 합성된 N개의 신호들을 멀티플렉서(312)로 출력한다.
위상합성부(311)로부터 N개의 합성된 신호들을 입력받은 멀티플렉서(312)는 제 2유한 제어부(330)로부터 인가되는 선택신호에 따라 위상 변환된 신호를 출력버퍼(320)로 출력한다.
제 6도는 도 5의 위상변환부(310)의 상세 구성을 예를 들어 나타낸 것이다.
제 1루프(200)를 통해 인가되는 N개의 다중위상신호가 복수개의 위상 합성부(311)에 입력되면 복수개의 위상 합성부(311)는 제 2유한 제어부(330)로부터 인가되는 제어신호에 따라 각각 1단계부터 8단계로 합성된 신호를 멀티플렉서(312)에 출력한다.
단계별로 합성된 신호를 입력받은 멀티플렉서(312)는 선택신호에 따라 위상 변환된 신호를 출력버퍼(320)로 출력한다.
예를 들어, 다중위상신호간의 위상 관계가 45도이면 45도의 위상관계를 갖는 8개의 위상신호 중 인접한 위상을 갖는 2개의 위상신호가 1개의 위상합성부의 입력이 된다.
그리고, 위상합성부는 제 2유한 제어부(330)로부터 인가되는 제어신호에 따라 2개의 입력 위상신호를 합성하여 이 사이의 위상을 가지는 1개의 합성된 신호를 멀티플렉서(312)로 출력한다.
즉, 8개의 위상합성부(311)는 각각 1개의 합성된 신호를 멀티플렉서(312)로 출력하고, 8개의 합성된 신호를 입력으로 받은 멀티플렉서(312)는 제 2유한 제어부(330)로부터 인가되는 선택신호에 따라 1개의 위상 변환된 신호를 출력버퍼(320)에 출력한다.
한편, 제 7도는 위상변환부(310)가 위상을 조정하는 단계에 대하여 예를 들어 설명한 도면이다.
예를 들어, 다중위상신호간의 위상관계가 45도이면 수평으로 서로 간의 위상 간격이 같은 8개의 수직 화살표들이 위상변환부(310)의 입력신호의 위상을 나타낸다.
여기서, 수직 화살표들은 입력클럭의 주기를 8개의 큰 조정 단계로 나눈 것이다.
만약, 위상합성부(311)를 제어하는 신호가 64단계라면 수평으로 서로 간의 간격이 같은 64개의 수직실선들이 위상합성부(311)의 출력신호의 위상을 나타낸다.
여기서, 1개의 큰 조정단계는 제어신호에 따라 64개의 작은 조정단계로 나뉘어지므로, 입력클럭의 주기는 512개의 위상조정단계로 나뉘어지게 된다.
이상에서 설명한 바와 같이, 본 발명의 클럭 동기화 회로는 동작 초기의 입력클럭과 출력클럭의 위상 관계에 상관없이 두 클럭간의 위상차를 줄일 수 있는 효과를 제공한다.

Claims (5)

  1. 입력클럭을 버퍼링하여 출력하는 입력버퍼;
    상기 입력버퍼로부터 버퍼링된 입력클럭을 인가받아 복수개의 다중위상신호로 변환하여 출력하는 제 1루프;
    상기 입력클럭과 상기 제 1루프로부터 인가되는 복수개의 다중위상신호를 인가받아 상기 복수개의 다중위상신호를 합성하여 하나의 선택된 위상변환신호에 따라 출력클럭을 출력하는 제 2루프로 구성됨을 특징으로 하는 클럭 동기화 장치.
  2. 제 1 항에 있어서, 상기 제 1루프는
    상기 입력버퍼로부터 인가되는 입력클럭을 복수개의 다중위상신호로 변환하여 출력하는 다중위상변환부;
    상기 입력클럭과 상기 다중위상변환부로부터 인가되는 하나의 다중위상신호의 위상을 비교하여 2진신호를 출력하는 제 1위상비교부;
    상기 제 1위상비교부로부터 인가되는 2진신호에 따라 상기 다중위상변환부의 위상을 제어하기 위한 제어신호를 상기 다중위상변환부로 출력하는 제 1유한 제어부로 구성됨을 특징으로 하는 클럭 동기화 장치.
  3. 제 1 항에 있어, 상기 제 2루프는
    상기 제 1루프로부터 인가되는 복수개의 다중위상신호를 위상변환하여 출력하는 위상변환부;
    상기 위상변환부로부터 인가되는 위상변환 신호를 버퍼링하여 출력클럭을 출력하는 출력버퍼;
    상기 입력클럭과 상기 출력버퍼로부터 인가되는 출력클럭의 위상을 비교하여 2진신호를 출력하는 제 2위상 비교부;
    상기 제 2위상 비교부로부터 인가되는 2진신호를 입력받아 복수개의 다중위상신호의 합성을 제어하기 위한 제어신호 및 합성된 복수개의 신호 중 어느 하나를 선택하기 위한 선택신호를 상기 위상변환부로 출력하는 제 2유한 제어부로 구성됨을 특징으로 하는 클럭 동기화 장치.
  4. 제 3 항에 있어서, 상기 위상변환부는
    상기 제어신호에 따라 상기 제 1루프로부터 인가되는 복수개의 다중위상신호를 합성하여 복수개의 위상 합성신호를 출력하는 복수개의 위상합성부들;
    상기 선택신호에 따라 상기 위상합성부들로부터 인가되는 복수개의 위상 합성 신호 중 어느 하나의 위상합성 신호를 선택하여 출력하는 멀티플렉서로 구성됨을 특징으로 하는 클럭 동기화 장치.
  5. 제 4 항에 있어서, 상기 복수개의 위상합성부들은
    인접한 위상을 갖는 2개의 위상 신호가 하나의 위상합성부의 입력으로 구성됨을 특징으로 하는 클럭 동기화 장치.
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