KR101222064B1 - 반도체 집적회로의 지연고정루프 및 그의 구동방법 - Google Patents

반도체 집적회로의 지연고정루프 및 그의 구동방법 Download PDF

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Abstract

저전력(Low-Power) 지연고정루프에 관한 것으로, 소오스 클럭을 가변 지연하여 지연고정된 클럭을 출력하기 위한 제1 딜레이 라인과, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 비교부와, 지연고정 이전에는 제1 딜레이 라인의 출력 클럭을 내부회로의 지연을 모델링한 지연량(Treplica)에 대응하는 지연시간만큼 가변 지연하여 피드백 클럭으로 제공하고, 지연고정 후에는 제1 딜레이 라인의 출력 클럭을 지연고정이 유지되는 최소 지연량(1*tCK - Tdelay, tCK는 상기 소오스 클럭의 주기임)에 대응하는 지연시간만큼 가변 지연하여 피드백 클럭으로 제공하는 제2 딜레이 라인과, 제1 딜레이 라인의 지연시간을 조절하기 위한 제1 딜레이 조절부와, 제2 딜레이 라인의 지연시간을 조절하기 위한 제2 딜레이 조절부와, 위상 비교부의 출력신호에 응답하여 제1 및 제2 딜레이 조절부를 제어하되, 지연고정 여부에 따라 제1 및 제2 딜레이 조절부 각각의 동작 모드를 변경하기 위한 동작 모드 제어부를 구비하는 반도체 집적회로의 지연고정루프 및 그의 구동방법을 제공한다.

Description

반도체 집적회로의 지연고정루프 및 그의 구동방법{DELAY LOCKED LOOP IN SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF DRIVING THE SAME}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로의 지연고정루프 및 그의 구동방법에 관한 것이다.
일반적으로, 반도체 집적회로는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 반도체 집적회로 외부에서 인가되는 소오스 클럭과 동기되어 동작할 수 있는 동기식(Synchronous) 반도체 집적회로가 등장하였다. 이러한 동기식 반도체 집적회로는 데이터가 소오스 클럭의 라이징 엣지와 폴링 엣지에 정확하게 동기되어 출력될 수 있도록 소오스 클럭을 일정구간 지연시킨 내부 클럭을 생성하기 위한 지연고정루프(DLL : Delay Locked Loop)를 사용하고 있다.
이와 같이 지연고정루프는 소오스 클럭에 대하여 반도체 집적회로 내부의 지연요소를 보상한 내부 클럭을 생성하게 되는데, 이를 지연고정(locking)이라 한다.
도 1에는 종래에 의한 일반적인 지연고정루프의 블럭 구성도가 도시되어 있다.
도 1을 참조하면, 지연고정루프(100)에는 소오스 클럭(EX_CLK)을 입력받아 버퍼링하여 내부 클럭(IN_CLK)을 출력하기 위한 입력 버퍼부(110)와, 조절신호(CTR)에 응답하여 내부 클럭(IN_CLK)을 지연시켜 동작 클럭(IN_CLK')을 출력하기 위한 딜레이 라인(120)과, 딜레이 라인(120)의 출력신호(IN_CLK')에 모델링된 지연량 - 지연고정루프(100)의 입출력 데이터 경로에서 실제 발생하는 지연량 - 을 반영하여 피드백 클럭(FD_CLK)을 출력하기 위한 레플리카 딜레이(130)와, 입력 버퍼부(110)에서 출력되는 내부 클럭(IN_CLK)과 레플리카 딜레이(130)에서 출력되는 피드백 클럭(FD_CLK)의 위상을 비교하기 위한 위상 비교부(140)와, 위상 비교부(140)의 출력신호에 응답하여 조절신호(CTR)를 생성하여 딜레이 라인(120)으로 출력하기 위한 딜레이 조절부(150)와, 딜레이 라인(120)의 출력신호(IN_CLK')를 버퍼링하여 최종 출력신호(OUT_CLK)를 외부로 출력하기 위한 출력버퍼부(160)가 구비된다.
여기서, 딜레이 라인(120)은 조절신호(CTR)에 응답하여 내부 클럭(IN_CLK)에 반영되는 지연량에 해당하는 지연시간을 조절하고 있는 반면, 레플리카 딜레이(130)는 기 설정된 지연량 - 모델링된 지연량 - 으로 고정된다.
이하, 상기와 같은 구성을 가지는 지연고정루프(100)의 동작을 설명한다.
일단 소오스 클럭(EX_CLK)이 입력 버퍼부(110)를 통해 버퍼링되어 내부 클럭(IN_CLK)으로써 딜레이 라인(120)에 전달되면, 딜레이 라인(120)은 내부 클럭(IN_CLK)을 바이패스한다.
이러한 상태에서, 레플리카 딜레이(130)는 딜레이 라인(120)의 출력신호(IN_CLK')을 피드백받아 모델링된 지연량에 따른 지연시간만큼 지연시켜 피드백 클럭(FD_CLK)을 출력한다.
그러면, 위상 비교부(140)는 입력 버퍼부(110)에서 출력된 내부 클럭(IN_CLK)과 레플리카 딜레이(130)에서 출력된 피드백 클럭(FD_CLK)의 위상을 비교하고, 딜레이 조절부(150)는 위상 비교부(140)의 출력신호에 응답하여 조절신호(CTR)를 생성하여 딜레이 라인(120)으로 출력한다.
이에 따라, 딜레이 라인(120)은 조절신호(CTR)에 응답하여 내부 클럭(IN_CLK)을 해당하는 지연시간만큼 지연시켜 동작 클럭(IN_CLK)으로써 출력한다.
상기와 같은 일련의 동작을 반복하고, 위상 비교부(140)의 비교결과 내부 클럭(IN_CLK)와 피드백 클럭(FD_CLK)의 위상이 동기되면, 딜레이 라인(120)의 지연량이 지연고정된다.
한편, 딜레이 라인(120)의 지연고정에 필요한 지연량이 결정된 이후에는 소정 주기마다 업데이트(update) 과정을 수행한다. 업데이트(update) 과정은 노이즈 등으로 인해 지연고정 상태의 동작 클럭(IN_CLK')에 지터(jitter)가 발생할 수 있으므로, 이를 보상하기 위해 상기와 같은 지연고정 과정을 반복하여 수행하게 된다.
그러나, 종래에 의한 지연고정루프(100)는 다음과 같은 문제점이 있다.
지연고정루프(100)를 구성하는 구성요소 중 제어 펄스 생성부(CPG : Control Pulse Generator)(도면에 미도시), 딜레이 라인(120) 및 레플리카 딜레이(130)는 전력 소모의 대부분을 차지하는 대표적인 구성요소이다. 따라서, 지연고정루프(100)의 전력 소모를 줄이기 위해서는 제어 펄스 생성부(CPG), 딜레이 라인(120) 및 레플리카 딜레이(130)의 전력 소모를 줄이는 것으로 가능할 것이다.
하지만, 제어 펄스 생성부(CPG)는 내부에 구성되는 플립플롭(Flip Flop)의 종류를 저전력 유닛으로 대체하는 것 이외에는 전력 소모를 줄이기 위한 방법이 없고, 딜레이 라인(120)은 내부에 구성되는 딜레이 셀(delay cell)의 개수가 가변적이기 때문에 전력 소모를 줄이는데 어려움이 따른다. 그리고 레플리카 딜레이(130)는 일정한 지연량을 가지는 것으로, 전력 소모를 줄이기 위해 제안된 기술이 없다.
한편, 도 2에 도시된 바와 같이, 딜레이 라인(120)은 소오스 클럭(EX_CLK)의 주파수가 증가할수록 내부에 사용되는 딜레이 셀의 개수가 감소되어 소모 전력이 일정한 경향을 보이는 반면, 레플리카 딜레이(130)는 일정한 지연량에 따라 입력되는 소오스 클럭(EX_CLK)의 주파수가 증가할수록 전력 소모가 증가하는 경향을 보이고 있다. 따라서, 지연고정루프(100)는 소오스 클럭(EX_CLK)의 주파수가 증가할수록 전체 소모 전력(total) 또한 증가하는 것을 알 수 있다.
따라서, 주파수에 따라 소모 전력을 적응적으로 최적화할 수 있는 지연고정루프(100)가 필요한 실정이다.
본 발명은 소오스 클럭의 주파수가 증가하더라도 레플리카 딜레이의 소모 전력을 최소화하기 위한 반도체 집적회로의 지연고정루프 및 그 구동방법을 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 소오스 클럭을 가변 지연하여 지연고정된 클럭을 출력하기 위한 제1 딜레이 라인과, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 비교부와, 지연고정 이전에는 제1 딜레이 라인의 출력 클럭을 내부회로의 지연을 모델링한 지연량(Treplica)에 대응하는 지연시간만큼 가변 지연하여 피드백 클럭으로 제공하고, 지연고정 후에는 제1 딜레이 라인의 출력 클럭을 지연고정이 유지되는 최소 지연량(1*tCK - Tdelay, tCK는 소오스 클럭의 주기임)에 대응하는 지연시간만큼 가변 지연하여 피드백 클럭으로 제공하는 제2 딜레이 라인과, 제1 딜레이 라인의 지연시간을 조절하기 위한 제1 딜레이 조절부와, 제2 딜레이 라인의 지연시간을 조절하기 위한 제2 딜레이 조절부와, 위상 비교부의 출력신호에 응답하여 제1 및 제2 딜레이 조절부를 제어하되, 지연고정 여부에 따라 제1 및 제2 딜레이 조절부 각각의 동작 모드를 변경하기 위한 동작 모드 제어부를 구비한다.
본 발명의 다른 측면에 따르면, 본 발명은 소오스 클럭을 가변 지연하여 지연고정된 클럭을 출력하기 위한 제1 딜레이 라인과 제1 딜레이 라인이 소오스 클럭을 가변 지연시킬 때 반영되도록 제1 딜레이 라인의 출력 클럭을 피드백하기 위한 제2 딜레이 라인을 포함하는 반도체 집적회로의 지연고정루프의 구동방법에 있어서, 제2 딜레이 라인의 지연량이 내부회로의 지연을 모델링한 지연시간(Treplica)에 해당하는 지연량으로 고정된 상태에서, 제2 딜레이 라인의 피드백 클럭을 이용하여 제1 딜레이 라인의 지연고정에 필요한 지연시간(Tdelay)을 트랙킹(tracking)하는 단계와, 제1 딜레이 라인의 지연고정에 필요한 지연시간(Tdelay)이 트랙킹된 상태에서, 제1 딜레이 라인의 출력 클럭을 이용하여 제2 딜레이 라인의 지연고정에 필요한 최소 지연시간(1*tCK - Tdelay, tCK는 소오스 클럭의 주기임)을 트랙킹하는 단계를 포함한다.
본 발명은 종래와 대비하여 고정된 지연량을 가지는 레플리카 딜레이를 대신하여 지연량이 조절 가능한 제2 딜레이 라인을 구비함으로써, 소오스 클럭의 주파수가 증가하더라도 그에 대응하여 제2 딜레이 라인의 지연량을 조절하고 있다. 그래서 제2 딜레이 라인에 소모 전력은 주파수가 증가하더라도 일정한 경향을 보이게 됨에 따라 지연고정루프의 전체 소모 전력을 최소화할 수 있는 효과를 기대할 수 있다.
도 1은 종래에 의한 일반적인 지연고정루프의 블록 구성도.
도 2는 제1 딜레이 라인의 소모 전력과 레플리카 딜레이의 소모 전력을 주파수에 대응하여 나타낸 그래프.
도 3은 본 발명의 실시예에 의한 반도체 집적회로의 지연고정루프의 블록 구성도.
도 4는 도 3의 제2 딜레이 라인의 내부 구성도.
도 5는 도 3의 동작을 설명하기에 앞서 본 발명의 목적이 잘 드러나도록 부연 설명을 위한 예시도.
도 6a 내지 도 6c는 도 3의 지연고정루프의 구동방법을 설명하기 위한 타이밍도.
도 7은 제1 딜레이 라인의 소모 전력과 제2 딜레이 라인의 소모 전력을 주파수에 대응하여 나타낸 그래프.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 실시예에 의한 반도체 집적회로의 지연고정루프가 도시되어 있다.
도 3을 참조하면, 지연고정루프(200)에는 외부로부터 소오스 클럭(EX_CLK)을 입력받아 버퍼링하여 내부 클럭(IN_CLK)을 생성하기 위한 입력 버퍼부(210)가 구비된다.
그리고 입력 버퍼부(210)에서 출력되는 내부 클럭(IN_CLK)을 제1 조절신호(DL<1:m>, DL_F<1:n>)에 대응하는 지연시간만큼 지연시켜 동작 클럭(IN_CLK')을 출력하기 위한 제1 딜레이 라인(220)이 구비된다.
지연고정 이전에는 제1 딜레이 라인(220)에서 출력되는 동작 클럭(IN_CLK')을 내부회로(도면에 미도시)의 지연을 모델링한 지연량에 대응하는 지연시간만큼 가변 지연하여 피드백 클럭(FD_CLK)으로 제공하고, 지연고정 후에는 제1 딜레이 라인(220)의 동작 클럭(IN_CLK')을 지연고정이 유지되는 최소 지연량에 대응하는 지연시간만큼 가변 지연하여 피드백 클럭(FD_CLK)으로 제공하기 위한 제2 딜레이 라인(230)이 구비된다. 여기서, 지연고정이라함은 소오스 클럭(EX_CLK)에 대하여 반도체 집적회로의 지연요소를 보상한 최종 내부 클럭(OUT_CLK)을 생성하는 것을 말하며, 락킹이라고도 한다.
또한 내부 클럭(IN_CLK)과 피드백 클럭(FD_CLK)의 위상을 비교하기 위한 위상 비교부(240)가 구비된다. 위상 비교부(240)의 출력신호는 제1 딜레이 라인(220)의 지연고정 정보를 포함한다. 여기서, 지연고정 정보는 위상 비교부(240)를 통해 제공받는 것으로 설명하였으나, 반드시 그러한 것은 아니고, 위상 비교부(240)의 출력신호을 입력받아 제1 딜레이 라인(220)의 지연고정 여부를 감지하기 위한 지연고정 감지부(도면에 미도시)와, 지연고정 감지부의 출력신호에 응답하여 지연고정 정보를 후술하는 동작 모드 제어부(250)로 출력하기 위한 제어 펄스 생성부(CPG : Control Pulse Generator)(도면에 미도시)가 구비될 수도 있다.
또 위상 비교부(240)의 출력신호에 응답하여 후술하는 제1 및 제2 딜레이 조절부(260, 270)를 제어하되, 지연고정 정보에 따라 제1 및 제2 딜레이 조절부(260, 270) 각각의 동작 모드를 변경하기 위한 동작 모드 제어부(250)가 구비된다. 동작 모드 제어부(250)는 지연고정 정보가 지연고정 이전 정보를 포함하고 있는 경우 제1 딜레이 조절부(260)를 가변 모드로 제어하고 제2 딜레이 조절부(270)를 고정 모드로 제어한다. 그리고, 동작 모드 제어부(250)는 지연고정 정보가 지연고정 이후 정보를 포함하고 있는 경우 제1 딜레이 조절부(260)를 고정 모드로 제어하고 제2 딜레이 조절부(270)를 가변 모드로 제어한다.
또 동작 모드 제어부(250)의 제어에 따라 제1 조절신호(DL<1:m>, DL_F<1:n>)를 생성하여 제1 딜레이 라인의 지연시간을 조절하기 위한 제1 딜레이 조절부(260)와, 제2 조절신호(RP<1:m>, RP_F<1:n>)를 생성하여 제2 딜레이 라인의 지연시간을 조절하기 위한 제2 딜레이 조절부(270)가 구비된다. 제1 및 제2 딜레이 조절부(260, 270)는 동작 모드 제어부(250)의 모드 제어에 따라 위상 비교부(240)의 비교결과에 대응하여 제1 및 제2 조절신호(DL<1:m>, DL_F<1:n>, RP<1:m>, RP_F<1:n>)을 생성하게 된다. 이러한 제1 및 제2 딜레이 조절부(260, 270)는 카운터(Counter) 또는 쉬프트 레지스터(Shift Register)로 구성될 수 있다.
또 제1 딜레이 라인(220)에서 출력되는 동작 클럭(IN_CLK')을 버퍼링하여 최종 내부 클럭(OUT_CLK)을 외부로 출력하기 위한 출력 버퍼부(280)가 구비된다.
한편, 도 4에는 도 3의 제2 딜레이 라인(230)이 내부 구성도로 도시되어 있다.
도 4를 참조하면, 제2 딜레이 라인(230)에는 듀얼 코오스 딜레이 라인(DCDL : Dual Coarse Delay Line)(232)과 위상 혼합기(FPM : Fine Phase Mixer)(234)가 구비된다. 듀얼 코오스 딜레이 라인(232)은 제2 딜레이 조절부(270)에서 출력되는 제2 조절신호(RP<1:m>)에 응답하여 지연소자의 개수(논리 곱 게이트의 개수)가 조절됨으로써, 동작 클럭(IN_CLK')의 지연시간이 조절되고, 조절된 동작 클럭(A) 및 조절된 동작 클럭(A)의 단위 지연(unit delay)된 동작 클럭(A')을 출력하게 된다. 위상 혼합기(234)는 조절된 동작 클럭(A)과 단위 지연(unit delay)된 동작 클럭(A')을 혼합하여 하나의 피드백 클럭(FD_CLK)을 출력한다. 예컨대, 위상 혼합기(234)는 조절된 동작 클럭(A)의 폴링 에지와 단위 지연(unit delay)된 동작 클럭(A')의 폴링 에지의 사이로 각각의 폴링 에지를 이동시킨 혼합 클럭신호, 즉 피드백 클럭(FD_CLK)로써 출력하게 된다.
한편, 제1 딜레이 라인(230)은 제2 딜레이 라인(230)과 동일하게 구성될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 의한 반도체 집적회로의 지연고정루프의 구동방법을 도 5 내지 도 7을 참조하여 설명한다.
도 5에는 본 발명의 동작을 설명하기에 앞서 본 발명의 목적이 잘 드러나도록 부연 설명을 위한 도면이 도시되어 있다.
도 5를 설명하면, 먼저 지연고정이라 함은 제1 딜레이 라인(220)에 입력되는 내부 클럭(IN_CLK)과 제2 딜레이 라인(230)에서 출력되는 피드백 클럭(FD_CLK)과의 위상이 동기되는 것이다. 따라서, 피드백 클럭(FD_CLK)이 제1 딜레이 라인(220)에 의해 내부 클럭(IN_CLK)의 지연고정에 필요한 지연시간(Tdelay)만큼 지연되고, 제2 딜레이 라인(230)에 의해 모델링된 지연시간(Treplica) - 소오스 클럭(EX_CLK)이 입력 버퍼부(210)을 통해 제1 딜레이 라인(220)에 입력되기 전까지의 지연시간과 딜레이 라인(220)으로부터 출력되는 동작 클럭(IN_CLK')가 출력 버퍼부(280)를 통해 외부로 출력될 때까지의 지연시간 - 만큼 지연되면, 비로소 지연고정이 완료된다. 이하에서는 내부 클럭(IN_CLK)의 지연고정에 필요한 지연시간(Tdelay)을 제1 지연시간이라 칭하고, 모델링된 지연시간(Treplica)은 제2 지연시간이라 칭하기로 한다.
이때, 제1 지연시간(Tdelay)과 제2 지연시간(Treplica)은 도 5의 'R'과 같은 관계식이 성립된다. 즉, 제1 지연시간(Tdelay)과 제2 지연시간(Treplica)을 합산하면, 'N*Tck' 와 동일하게 된다(단, 'N' 은 1 보다 큰 자연수이고, 'Tck' 는 소오스 클럭(EX_CLK)의 주기를 말함). 특히, 제2 지연시간(Treplica)을 주파수에 따라 최소화시킨 지연시간(Textra)은 'Tck - Tdelay' 이며, 이하에서는 최소화시킨 지연시간(Textra)을 제3 지연시간이라 칭한다. 참고적으로, 제1 지연시간(Tdelay)은 '1Tck' 미만으로 설계되며, 제2 지연시간(Treplica)은 설계에 따라 '1Tck' 이상이 될 수도 있다.
따라서, 본 발명에서는 제2 지연시간(Treplica)을 고려하여 제1 지연시간(Tdelay)을 결정한 다음(제1 트랙킹 단계), 제2 지연시간(Treplica)을 제3 지연시간(Textra)으로 조절하게 되는데(제2 트랙킹 단계), 이와 같이 제2 지연시간(Treplica)에서 제3 지연시간(Textra)으로 지연시간이 줄어들었다는 것은 제2 딜레이 라인(230)의 지연량, 즉 인에이블되는 지연소자의 개수가 감소되도록 조절했다는 것이다. 이와 같이 되면, 이후 동작, 예컨대 업데이트 단계에서 제2 딜레이 라인(230)으로부터 소모되는 전력이 종래에 비해 줄어들게 되고, 고주파수일수록 그 효과는 더욱 탁월해지게 된다.
도 6a 내지 도 6c에는 본 발명의 실시예에 의한 반도체 집적회로의 지연고정루프의 구동방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 6a에는 제1 트랙킹 단계를 설명하기 위한 타이밍도가 도시되어 있고, 도 6b에는 제2 트랙킹 단계를 설명하기 위한 타이밍도가 도시되어 있고, 도 6c에는 업데이트 과정을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 6a를 참조하면, 지연고정루프(200)가 초기 구동되면, 입력 버퍼부(210)는 소오스 클럭(EX_CLK)을 입력받아 버퍼링한 후 내부 클럭(IN_CLK)을 제1 딜레이 라인(220)으로 출력한다. 초기 구동시에는 제1 딜레이 라인(220)의 지연량에 대한 디폴트값이 설정되는데, 본 발명의 실시예에서는 설명의 편의를 위해 지연량의 디폴트값이 '0'으로 설정된 것으로 예를 들어 설명한다. 즉, 제1 딜레이 라인(220)은 초기 구동시 내부 클럭(IN_CLK)을 지연 없이 바이패스하여 제2 딜레이 라인(230)으로 전달한다.
제2 딜레이 라인(230)은 바이패스된 내부 클럭, 즉 동작 클럭(IN_CLK')을 제2 지연시간(Treplica)만큼 지연시켜 피드백 클럭(FD_CLK)으로써 출력한다. 초기 구동시에는 제2 딜레이 라인(230)은 제2 지연시간(Treplica)이 디폴트값으로 기 설정된다.
위상 비교부(240)는 내부 클럭(IN_CLK)의 라이징 엣지와 피드백 클럭(FD_CLK)의 라이징 엣지의 위상을 비교한다. 이때, 위상 비교부(240)의 출력신호는 지연고정 정보를 포함한다.
동작 모드 제어부(250)는 위상 비교부(240)의 출력신호에 응답하여 제1 딜레이 라인(220)의 지연고정 여부를 판단하고, 제1 및 제2 딜레이 조절부(260, 270)의 동작 모드를 제어한다. 즉, 동작 모드 제어부(250)는 위상 비교부(240)의 출력신호에 응답하여 제1 딜레이 조절부(260)가 가변 모드로 동작하도록 제어하고, 제2 딜레이 조절부(270)가 고정 모드로 동작하도록 제어한다.
이에 따라, 제1 딜레이 조절부(260)는 가변 모드에 따라 위상 비교부(240)의 비교결과에 대응하여 제1 조절신호(DL<1:m>, DL_F<1:n>)를 제1 딜레이 라인(220)으로 출력한다. 한편, 제2 딜레이 조절부(270)는 고정 모드에 대응하는 제2 조절신호(RP<1:m>, RP_F<1:n>)를 제2 딜레이 라인(230)으로 출력 유지한다.
제1 딜레이 라인(220)은 제1 조절신호(DL<1:m>, DL_f<1:n>)에 의해 지연량이 조절되어 입력 버퍼부(210)에서 출력되는 내부 클럭(IN_CLK)을 조절된 지연량에 대응하는 지연시간만큼 지연시켜 동작 클럭(IN_CLK')을 출력한다.
상기와 같은 일련의 동작을 반복 수행하여 피드백 클럭(FD_CLK)을 트랙킹(tracking)시킨다. 이로써, 피드백 클럭(FD_CLK)의 라이징 엣지와 내부 클럭(IN_CLK)의 라이징 엣지의 위상이 동기되면, 제1 딜레이 라인(220)의 지연고정이 완료된다. 따라서, 지연고정루프(200)의 지연고정 시간(Treplica + Tdelay)은 'N*Tck' 가 된다(단, 'N' 은 1 보다 큰 자연수이고, 'Tck' 는 소오스 클럭(EX_CLK)의 주기를 말함).
다음, 도 6b를 참조하면, 제1 딜레이 라인(220)을 지욘고정하기 위한 제1 트랙킹 단계가 완료된 상태에서, 제2 딜레이 라인(230)을 지연고정하기 위한 제2 트랙킹 단계가 수행된다.
구체적으로 설명하면, 동작 모드 제어부(250)는 위상 비교부(240)의 출력신호(지연고정 정보)에 따라 제1 딜레이 라인(220)이 지연고정됨을 감지하고, 제1 딜레이 조절부(260)를 고정 모드로 동작하도록 제어하고, 제2 딜레이 조절부(270)를 가변 모드로 동작하도록 제어한다.
그러면, 제2 딜레이 라인(230)의 지연량이 초기화된다. 즉, 제2 딜레이 라인(230)의 지연량은 '0'으로 가변되어, 제1 딜레이 라인(220)에서 출력되는 동작 클럭(IN_CLK')을 지연 없이 바이패스하여 피드백 클럭(FD_CLK)로써 출력한다. 이때 동작 클럭(IN_CLK')은 지연고정된 제1 딜레이 라인(220)에 의해 제1 지연시간(Tdelay)만큼 지연된 신호이므로, 피드백 클럭(FD_CLK) 또한 제1 지연시간(Tdelay)만큼 지연된 신호로써 출력된다.
위상 비교부(240)는 내부 클럭(IN_CLK)의 라이징 엣지와 피드백 클럭(FD_CLK)의 라이징 엣지의 위상을 비교한다.
제2 딜레이 조절부(270)는 위상 비교부(240)의 비교결과에 대응하여 제2 조절신호(RP<1:m>, RP_f<1:n>)를 제2 딜레이 라인(230)으로 출력한다.
제2 딜레이 라인(230)은 제2 조절신호(RP<1:m>, RP_f<1:n>)에 의해 지연량이 조절되어 제1 딜레이 라인(220)에서 출력되는 동작 클럭(IN_CLK')을 조절된 지연량에 해당하는 지연시간만큼 지연시켜 피드백 클럭(FD_CLK)으로써 출력한다.
상기와 같은 일련의 동작을 반복 수행하여 피드백 클럭(FD_CLK)을 트랙킹(tracking)시킨다. 이로써, 피드백 클럭(FD_CLK)의 라이징 엣지와 내부 클럭(IN_CLK)의 라이징 엣지의 위상이 동기되면, 제2 딜레이 라인(230)의 지연고정이 완료된다. 따라서, 제2 딜레이 라인(230)의 지연량이 제2 지연시간(Treplica)에서 제3 지연시간(Textra)으로 조절됨에 따라, 이때 지연고정루프(200)의 지연고정 시간(Tdelay + Textra)은 '1*Tck'가 된다.
이어서, 도 6c를 참조하면, 제2 딜레이 라인(230)의 지연고정을 위한 제2 트랙킹 단계가 완료된 다음에는 제1 딜레이 라인(220)의 지연고정을 일정하게 유지하기 위해 소정 주기마다 업데이트 단계를 수행한다. 업데이트 단계는 제1 딜레이 라인(220)의 지연고정된 지연량이 노이즈에 의해 의도되지 않게 변동되는 경우를 대비한 것으로, 내부 클럭(IN_CLK)과 피드백 클럭(FD_CLK)의 위상을 비교하고, 비교결과 위상 차이가 발생하면, 제1 딜레이 라인(220)의 지연량을 조절하여 현재 지연고정 상태를 유지한다. 결국, 업데이트 단계가 주기적으로 반복 수행되면, 지연고정루프(200)의 최종 내부 클럭(OUT_CLK)에 지터(jitter)가 발생하지 않게 된다.
한편, 업데이트 단계에서는 제2 딜레이 라인(230)이 최적의 지연량 - 제3 지연시간(Textra) - 을 가지도록 조절된 상태기 때문에, 제2 딜레이 라인(230)이 동작할 때 최소화된 전력이 소모되게 된다. 이는 도 7에 도시된 바와 같이, 제2 딜레이 라인(230)의 소모 전력은 주파수가 증가하더라도 일정하게 유지됨에 따라 지연고정루프(200)의 전체 소모 전력(Total) 또한 일정한 경향을 보이게 된다.
이와 같은 본 발명의 실시예에 따르면, 지연고정루프(200)의 지연고정이 완료된 다음 제2 딜레이 라인(230)의 지연량을 최적으로 조절함으로써, 제2 딜레이 라인(230)의 소모 전력이 주파수에 따라 적응적으로 최소화되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명에 도시된 제1 및 제2 딜레이 라인(230)은 듀얼 코오스 딜레이 라인(DCDL)과 위상 혼합기(FPM)로 구성되어 있지만, 반드시 그러한 것은 아니고, 입력 클럭을 가변 지연시켜 출력하는 구성으로 다른 많은 변형이 가능하다.
200 : 지연고정루프 210 : 입력 버퍼부
220 : 제1 딜레이 라인 230 : 제2 딜레이 라인
232 : 듀얼 코오스 딜레이 라인(DCDL) 234 : 위상 혼합기(FPM)
240 : 위상 비교부 250 동작모드 제어부
260 : 제1 딜레이 조절부 270 : 제2 딜레이 조절부
280 : 출력 버퍼부

Claims (10)

  1. 소오스 클럭을 가변 지연하여 지연고정된 클럭을 출력하기 위한 제1 딜레이 라인;
    상기 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 비교부;
    지연고정 이전에는 상기 제1 딜레이 라인의 출력 클럭을 내부회로의 지연을 모델링한 지연량(Treplica)에 대응하는 지연시간만큼 가변 지연하여 상기 피드백 클럭으로 제공하고, 지연고정 후에는 상기 제1 딜레이 라인의 출력 클럭을 지연고정이 유지되는 최소 지연량(1*tCK - Tdelay, tCK는 상기 소오스 클럭의 주기임)에 대응하는 지연시간만큼 가변 지연하여 상기 피드백 클럭으로 제공하는 제2 딜레이 라인;
    상기 제1 딜레이 라인의 지연시간을 조절하기 위한 제1 딜레이 조절부;
    상기 제2 딜레이 라인의 지연시간을 조절하기 위한 제2 딜레이 조절부; 및
    상기 위상 비교부의 출력신호에 응답하여 상기 제1 및 제2 딜레이 조절부를 제어하되, 지연고정 여부에 따라 상기 제1 및 제2 딜레이 조절부 각각의 동작 모드를 변경하기 위한 동작 모드 제어부
    를 구비하는 반도체 집적회로의 지연고정루프.
  2. 제1항에 있어서,
    상기 제1 딜레이 라인은 듀얼 코오스 딜레이 라인(DCDL : Dual Coarse Delay Line)과 위상 혼합기(FPM : Fine Phase Mixer)을 구비하는 반도체 집적회로의 지연고정루프.
  3. 제1항에 있어서,
    상기 제2 딜레이 라인은 듀얼 코오스 딜레이 라인(DCDL)과 위상 혼합기(FPM)을 구비하는 반도체 집적회로의 지연고정루프.
  4. 제1항에 있어서,
    상기 제1 및 제2 딜레이 조절부는 카운터(Counter) 또는 쉬프트 레지스터(Shift Register)을 구비하는 반도체 집적회로의 지연고정루프.
  5. 제1항에 있어서,
    상기 동작 모드 제어부는 상기 제1 딜레이 라인이 지연고정 이전인 경우 상기 제1 딜레이 조절부를 가변 모드로 제어하고 상기 제2 딜레이 조절부를 고정 모드로 제어하는 반도체 집적회로의 지연고정루프.
  6. 제5항에 있어서,
    상기 동작 모드 제어부는 상기 제1 딜레이 라인이 지연고정 이후인 경우 상기 제1 딜레이 조절부를 고정 모드로 제어하고 상기 제2 딜레이 조절부를 가변 모드로 제어하는 반도체 집적회로의 지연고정루프.
  7. 제6항에 있어서,
    상기 동작 모드 제어부는 상기 제2 딜레이 라인이 지연고정 이후인 경우 상기 제1 딜레이 조절부를 가변 모드로 제어하고 상기 제2 딜레이 조절부를 고정 모드로 제어하는 반도체 집적회로의 지연고정루프.
  8. 소오스 클럭을 가변 지연하여 지연고정된 클럭을 출력하기 위한 제1 딜레이 라인과 상기 제1 딜레이 라인이 상기 소오스 클럭을 가변 지연시킬 때 반영되도록 상기 제1 딜레이 라인의 출력 클럭을 피드백하기 위한 제2 딜레이 라인을 포함하는 반도체 집적회로의 지연고정루프의 구동방법에 있어서,
    상기 제2 딜레이 라인의 지연량이 내부회로의 지연을 모델링한 지연시간(Treplica)에 해당하는 지연량으로 고정된 상태에서, 상기 제2 딜레이 라인의 피드백 클럭을 이용하여 제1 딜레이 라인의 지연고정에 필요한 지연시간(Tdelay)을 트랙킹(tracking)하는 단계; 및
    상기 제1 딜레이 라인의 지연고정에 필요한 지연시간(Tdelay)이 트랙킹된 상태에서, 상기 제1 딜레이 라인의 출력 클럭을 이용하여 상기 제2 딜레이 라인의 지연고정에 필요한 최소 지연시간(1*tCK - Tdelay, tCK는 상기 소오스 클럭의 주기임)을 트랙킹하는 단계
    를 포함하는 반도체 집적회로의 지연고정루프의 구동방법.
  9. 제8항에 있어서,
    상기 제2 딜레이 라인의 최소 지연시간(1*tCK - Tdelay)을 반영하여 상기 제1 딜레이 라인의 지연고정 상태를 업데이트하는 단계를 더 포함하는 반도체 집적회로의 지연고정루프의 구동방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제2 딜레이 라인의 최소 지연시간(1*tCK - Tdelay)을 트랙킹하는 단계는,
    상기 제2 딜레이 라인의 지연시간을 초기화시키는 단계; 및
    상기 제2 딜레이 라인의 초기화된 지연시간에 상기 제1 딜레이 라인의 지연고정에 필요한 지연시간(Tdelay)을 반영한 상태에서, 상기 제2 딜레이 라인의 피드백 클럭을 상기 소오스 클럭에 지연고정시키는 단계를 포함하는 반도체 집적회로의 지연고정루프의 구동방법.
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