JP4228220B2 - 遅延固定ループ回路 - Google Patents
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Description
220 遅延ライン部
230 位相感知部
240 混合制御部
250 第1信号処理部
251 第1位相混合部
252 第1遅延モデル部
253 第1直接位相感知部
260 第2信号処理部
261 第2位相混合部
262 第2遅延モデル部
263 第2直接位相感知部
411 第1遅延制御部
412 第1コース遅延ライン
413 第1ファイン遅延ライン
421 第2遅延制御部
422 第2コース遅延ライン
423 第2ファイン遅延ライン
EXT_CLK 外部クロック信号
ECLK クロック入力信号
INTCLK1 第1クロック信号
INTCLK2 第2クロック信号
INT_CLK 第1混合クロック信号
INTCLK2´ 第2混合クロック信号
ICLK1 第1補償クロック信号
ICLK2 第2補償クロック信号
PD1 第1比較信号
PD2 第2比較信号
UPDN1 第1遅延調整信号
DL1_EN 第1遅延イネーブル信号
UPDN2 第2遅延調整信号
DL2_EN 第2遅延イネーブル信号
on_off オン/オフ信号
Claims (9)
- 外部クロック信号を受け、クロック入力信号を出力するバッファと、
前記クロック入力信号を受けると共に、第1比較信号及び第2比較信号を受けて、前記クロック入力信号を所定時間だけ遅延させた第1クロック信号及び第2クロック信号を生成する遅延ライン部と、
前記第1クロック信号及び前記第2クロック信号の反転信号を受けて、前記第1クロック信号及び前記第2クロック信号の立下りエッジのうち、いずれが先行するかを示す位相感知信号を生成する位相感知部と、
前記第1比較信号及び前記第2比較信号によってDLL固定されたか否かを決定し、DLL固定されたか否かによってオン/オフ信号を出力する混合制御部と、
前記第1クロック信号及び前記第2クロック信号を受けて、これらを基に第1補償クロック信号を生成し、前記外部クロック信号を受けて前記第1補償クロック信号と比較して前記第1比較信号を生成する第1信号処理部と、
前記第1クロック信号及び前記第2クロック信号を受けて、これらを基に第2補償クロック信号を生成し、前記外部クロック信号を受けて前記第2補償クロック信号と比較して前記第2比較信号を生成すると共に、前記オン/オフ信号によって活性化又は非活性化される第2信号処理部と
を備えていることを特徴とする遅延固定ループ回路。 - 前記遅延ライン部は、
前記クロック入力信号を受け、前記第1比較信号によって前記クロック入力信号の遅延量を調節した前記第1クロック信号を生成する第1遅延ラインと、
前記クロック入力信号を受け、DLL固定されていない場合、前記第2比較信号によって前記クロック入力信号の遅延量を調節した後、反転させた前記第2クロック信号を生成し、DLL固定された場合、前記第1比較信号によって遅延量を調節した後、反転させた前記第2クロック信号を生成する第2遅延ラインと
を備えていることを特徴とする請求項1記載の遅延固定ループ回路。 - 前記第2信号処理部は、
前記混合制御部からの出力によって前記第2クロック信号のデューティを調整した第2混合クロック信号を生成すると共に、前記オン/オフ信号によって活性化又は非活性化される第2位相混合部と、
前記第2混合クロック信号を受けて、前記外部クロック信号と内部クロックである前記第2混合クロック信号との間の時間差を補償した第2補償クロック信号を生成すると共に、前記オン/オフ信号によって活性化又は非活性化される第2遅延モデル部と、
前記外部クロック信号及び前記第2補償クロック信号を受けて、前記外部クロック信号と前記第2補償クロック信号とを比較して前記第2比較信号を生成すると共に、前記オン/オフ信号によって活性化又は非活性化される第2直接位相感知部と
を備えていることを特徴とする請求項1記載の遅延固定ループ回路。 - 前記第1遅延ラインは、
前記第1比較信号を受けて、第1遅延調整信号として出力すると共に、前記第1比較信号を基に第1遅延イネーブル信号を生成する第1遅延制御部と、
前記第1遅延イネーブル信号によって活性化されると、前記第1遅延調整信号を基に前記クロック入力信号の遅延を調整する第1コース遅延ラインと、
前記第1遅延イネーブル信号によって活性化されると、前記第1遅延調整信号によって前記第1コース遅延ラインからの出力信号の遅延チューニングを行うことによって、前記第1クロック信号を生成する第1ファイン遅延ラインと
を備えていることを特徴とする請求項2記載の遅延固定ループ回路。 - 前記第2遅延ラインは、
DLL固定を感知する前には、前記第2比較信号を受けて、第2遅延調整信号として出力すると共に、前記第2比較信号を基に第2遅延イネーブル信号生成し、DLL固定を感知すると、前記第1遅延イネーブル信号及び前記第1遅延調整信号を受けて、各々第2遅延イネーブル信号及び第2遅延調整信号として出力する第2遅延制御部と、
前記第2遅延イネーブル信号によって活性化されると、前記第2遅延調整信号によって前記クロック入力信号の遅延を調整する第2コース遅延ラインと、
前記第2遅延イネーブル信号によって活性化されると、前記第2遅延制御部からの前記第2遅延調整信号によって前記第2コース遅延ラインからの出力信号の遅延チューニング
を行うことによって、前記第2クロック信号を生成する第2ファイン遅延ラインと
を備えていることを特徴とする請求項2記載の遅延固定ループ回路。 - 前記第1遅延制御部は、DLL固定後に、現在の前記第1比較信号と以前の前記第1比較信号とを比較して、現在の前記第1比較信号と以前の前記第1比較信号とが同じである場合、前記第1遅延イネーブル信号の論理段階を変更するものであることを特徴とする請求項4記載の遅延固定ループ回路。
- 前記第1遅延制御部は、DLL固定後に、現在の前記第1比較信号と以前の前記第1比較信号とを比較して、現在の前記第1比較信号と以前の前記第1比較信号とが同じである場合、前記第2遅延イネーブル信号の論理段階を変更するように前記第2遅延制御部を制御するものであることを特徴とする請求項4記載の遅延固定ループ回路。
- 前記第1遅延制御部は、DLL固定後に、現在の前記第1比較信号と以前の前記第1比較信号とを比較して、現在の前記第1比較信号と以前の前記第1比較信号とが異なる場合、前記第1遅延イネーブル信号の論理段階を維持するものであることを特徴とする請求項4記載の遅延固定ループ回路。
- 前記第1遅延制御部は、DLL固定後に、現在の前記第1比較信号と以前の第1比較信号とを比較して、現在の前記第1比較信号と以前の前記第1比較信号とが異なる場合、前記第2遅延イネーブル信号の論理段階を維持するように前記第2遅延制御部を制御するものであることを特徴とする請求項4記載の遅延固定ループ回路。
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JP3859624B2 (ja) * | 2003-07-31 | 2006-12-20 | エルピーダメモリ株式会社 | 遅延回路と遅延同期ループ装置 |
KR100578232B1 (ko) * | 2003-10-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
KR100554981B1 (ko) * | 2003-11-20 | 2006-03-03 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
US6952127B2 (en) | 2003-11-21 | 2005-10-04 | Micron Technology, Inc. | Digital phase mixers with enhanced speed |
US6982578B2 (en) | 2003-11-26 | 2006-01-03 | Micron Technology, Inc. | Digital delay-locked loop circuits with hierarchical delay adjustment |
US6982579B2 (en) * | 2003-12-11 | 2006-01-03 | Micron Technology, Inc. | Digital frequency-multiplying DLLs |
US7009434B2 (en) * | 2003-12-12 | 2006-03-07 | Micron Technology, Inc. | Generating multi-phase clock signals using hierarchical delays |
KR100594258B1 (ko) * | 2004-02-26 | 2006-06-30 | 삼성전자주식회사 | 위상 합성된 출력신호를 이용하여 지터를 줄이는 듀티싸이클 보정 회로 및 그 방법 |
KR100673885B1 (ko) * | 2004-04-27 | 2007-01-26 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법 |
US7230495B2 (en) | 2004-04-28 | 2007-06-12 | Micron Technology, Inc. | Phase-locked loop circuits with reduced lock time |
US7894563B2 (en) * | 2004-05-27 | 2011-02-22 | Virtensys Limited | Clock recovery circuit and a method of generating a recovered clock signal |
US7230464B2 (en) * | 2004-06-29 | 2007-06-12 | Intel Corporation | Closed-loop delay compensation for driver |
KR100605577B1 (ko) * | 2004-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 레지스터 제어형 지연 고정 루프 및 그의 제어 방법 |
US7187221B2 (en) * | 2004-06-30 | 2007-03-06 | Infineon Technologies Ag | Digital duty cycle corrector |
JP2006115964A (ja) * | 2004-10-20 | 2006-05-11 | Fujinon Corp | 電子内視鏡装置 |
US7227395B1 (en) * | 2005-02-09 | 2007-06-05 | Altera Corporation | High-performance memory interface circuit architecture |
US7274236B2 (en) * | 2005-04-15 | 2007-09-25 | Micron Technology, Inc. | Variable delay line with multiple hierarchy |
US7276951B2 (en) * | 2005-05-25 | 2007-10-02 | Micron Technology, Inc. | Delay line circuit |
KR100689837B1 (ko) * | 2005-08-02 | 2007-03-08 | 삼성전자주식회사 | 지연 동기 회로 |
KR100711547B1 (ko) * | 2005-08-29 | 2007-04-27 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
KR100810070B1 (ko) * | 2005-09-29 | 2008-03-06 | 주식회사 하이닉스반도체 | 지연고정루프 |
KR100701704B1 (ko) * | 2006-01-12 | 2007-03-29 | 주식회사 하이닉스반도체 | 듀티 교정 회로 |
KR100954117B1 (ko) * | 2006-02-22 | 2010-04-23 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
KR100807077B1 (ko) * | 2006-05-11 | 2008-02-25 | 주식회사 하이닉스반도체 | 지연 동기 루프 회로 |
KR100779381B1 (ko) | 2006-05-15 | 2007-11-23 | 주식회사 하이닉스반도체 | 감소된 면적을 가지는 dll과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 |
KR100800150B1 (ko) * | 2006-06-30 | 2008-02-01 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
KR100838376B1 (ko) * | 2006-08-24 | 2008-06-13 | 주식회사 하이닉스반도체 | 전원전압 변동에 대비한 디엘엘장치. |
KR100810073B1 (ko) * | 2006-09-29 | 2008-03-05 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
KR100808055B1 (ko) * | 2006-10-31 | 2008-02-28 | 주식회사 하이닉스반도체 | 반도체 소자의 지연 고정 루프와 그의 구동 방법 |
US7501869B2 (en) * | 2006-11-03 | 2009-03-10 | Intel Corporation | Low power, low phase jitter, and duty cycle error insensitive clock receiver architecture and circuits for source synchronous digital data communication |
KR100854457B1 (ko) | 2006-12-29 | 2008-08-27 | 주식회사 하이닉스반도체 | 지연고정루프 |
KR100811276B1 (ko) * | 2006-12-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
KR100863001B1 (ko) * | 2007-02-09 | 2008-10-13 | 주식회사 하이닉스반도체 | 듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로 및 그제어방법 |
US7701272B2 (en) * | 2007-05-31 | 2010-04-20 | Micron Technology, Inc. | Method and apparatus for output data synchronization with system clock |
JP5448324B2 (ja) * | 2007-10-23 | 2014-03-19 | ピーエスフォー ルクスコ エスエイアールエル | Dll回路及びこれを備える半導体装置、並びに、データ処理システム |
US8132040B1 (en) | 2007-10-25 | 2012-03-06 | Lattice Semiconductor Corporation | Channel-to-channel deskew systems and methods |
KR100881715B1 (ko) * | 2007-11-02 | 2009-02-06 | 주식회사 하이닉스반도체 | 지연고정루프 및 그의 동작방법 |
KR100884590B1 (ko) * | 2007-11-02 | 2009-02-19 | 주식회사 하이닉스반도체 | 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법 |
KR100962017B1 (ko) | 2008-01-14 | 2010-06-08 | 주식회사 하이닉스반도체 | Dll 회로 및 그 제어 방법 |
JP5579373B2 (ja) * | 2008-05-22 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | Dll回路 |
KR100954108B1 (ko) * | 2008-09-02 | 2010-04-27 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
KR101727719B1 (ko) * | 2010-10-11 | 2017-04-18 | 삼성전자주식회사 | 위상 보간기 및 그를 포함하는 반도체 장치 및 위상 보간 방법 |
JP2013074351A (ja) * | 2011-09-27 | 2013-04-22 | Elpida Memory Inc | 半導体装置 |
CN104168016B (zh) * | 2013-05-16 | 2018-12-14 | 中兴通讯股份有限公司 | 一种延迟锁相方法和电路 |
KR20160042496A (ko) | 2014-10-10 | 2016-04-20 | 삼성전자주식회사 | 듀티 사이클 에러 검출 장치 및 이를 포함하는 듀티 사이클 보정 장치 |
KR102521756B1 (ko) * | 2016-06-22 | 2023-04-14 | 삼성전자주식회사 | 반도체 메모리 장치의 지연 회로, 반도체 메모리 장치 및 이의 동작 방법 |
US11569804B1 (en) * | 2022-04-22 | 2023-01-31 | Avago Technologies International Sales Pte. Limited | INL detection and calibration for phase-interpolator |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6148038A (en) * | 1997-03-31 | 2000-11-14 | Sun Microsystems, Inc. | Circuit for detecting and decoding phase encoded digital serial data |
JP3955150B2 (ja) * | 1998-01-08 | 2007-08-08 | 富士通株式会社 | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム |
JPH11177399A (ja) * | 1997-12-15 | 1999-07-02 | Mitsubishi Electric Corp | クロック遅延回路およびこれを用いた発振回路、位相同期回路、クロック生成回路 |
US6483871B1 (en) * | 1998-12-28 | 2002-11-19 | Nortel Networks Limited | Phase detector with adjustable set point |
KR100640568B1 (ko) * | 2000-03-16 | 2006-10-31 | 삼성전자주식회사 | 마스터-슬레이브 구조를 갖는 지연동기루프 회로 |
US6445231B1 (en) * | 2000-06-01 | 2002-09-03 | Micron Technology, Inc. | Digital dual-loop DLL design using coarse and fine loops |
US6748549B1 (en) * | 2000-06-26 | 2004-06-08 | Intel Corporation | Clocking an I/O buffer, having a selectable phase difference from the system clock, to and from a remote I/O buffer clocked in phase with the system clock |
US6373301B1 (en) * | 2001-04-18 | 2002-04-16 | Silicon Integrated Systems Corporation | Fast-locking dual rail digital delayed locked loop |
KR100424181B1 (ko) * | 2001-12-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법 |
US6642760B1 (en) * | 2002-03-29 | 2003-11-04 | Rambus, Inc. | Apparatus and method for a digital delay locked loop |
KR100477809B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
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