JP2008507921A - アナログ遅延回路の同調範囲を設定する方法及び装置 - Google Patents

Abstract

アナログ遅延線、ハイブリッド遅延線及び遅延ロック・ループ（ＤＬＬ）のための装置及び方法が記述される。ＤＬＬにおいて、粗位相検知器が、粗遅延線の遅延を増すか減らすかを示す粗位相調整信号を制御する際に基準信号とフィードバック信号とを比較する。同様に、微細位相検知器が基準信号とフィードバック信号とを比較してロック・バイアス信号を生成する。この信号はアナログ微細遅延線の遅延を増減する。アナログの微細遅延線及び粗遅延線は直列に接続され、粗遅延と微細遅延とからなる全遅延を有するハイブリッド遅延線を作る。更に、微細バイアス発生器はアナログ位相発生からの初期バイアス信号又はロック・バイアス信号に応答して微細遅延を制御する。

Description

本発明は、一般に、混合遅延線に関するもので、特に、アナログ遅延回路と、該アナログ遅延回路の同調範囲を設定するための方法に関する。
背景
現在の高周波集積回路においては、基準クロックに対して所定の位相関係を有する内部クロックを生成することが必要であることが多い。従来、位相ロック・ループ（ＰＬＬ）又は遅延ロック・ループ（ＤＬＬ）を用いて、この所定の位相関係を生成してきた。位相関係を必要とする種々の理由が存在する。例えば、基準クロックと内部クロックによって制御される出力信号との間の遅延を最小にするために、基準クロックに対して内部クロックを調節することが望ましい。他の例においては、基準クロックと大型の内部クロック・ツリーによってバッファされた内部クロックとの間の歪みを最小化し又は遅延を除去することが望ましい。ＰＬＬやＤＬＬは、基準クロックと内部クロック・ツリーの最終ブランチとの間の遅延を低減し又は除去するために実装される。更に別の例においては、位相シフトされたクロックを、例えば基準クロックに対する９０°、１８０°、２７０°、３６０°の位相遅延で生成する位相スプリッタを作ることが望ましい。これらの位相遅延されたクロックは、クロック・サイクルの異なる位相期間に異なる動作を実行する回路に対して用いられることが多い。

従来から、ＤＬＬは全デジタル、全アナログ又はデジタルとアナログのハイブリッドの形である。デジタルＤＬＬは離散的な遅延量を有するデジタル素子の遅延線を備える。位相検知器は基準信号をフィードバック信号と比較し、更なる離散的な遅延量を遅延線に加えて全遅延量を増すべきか、離散的な遅延量を遅延線から除去して全遅延量を減少させるべきかを決定する。デジタルＤＬＬは広いロック範囲という利点と、相対的に短いロック時間で基準信号とフィードバック信号との間の位相ロックを達成する能力とを有する。しかし、デジタルＤＬＬは、単一の遅延素子による遅延の増分を離散的な時間でしか調節できないことに起因して、出力クロックにおける明確なジッター、又はフィードバック信号と基準信号との間の不要な歪みという欠点を有する。

従来から、アナログＤＬＬは、遅延素子を制御するバイアス電圧を修正することによって調節される遅延素子を備える。デジタルＤＬＬと同様に、アナログＤＬＬは位相検知器を備えている。しかし、位相比較の結果は上下に移動し得るバイアス電圧である。バイアス電圧はアナログ遅延素子の電圧変動を制御し、その結果として、アナログ遅延線を介する遅延量を制御する。アナログＤＬＬは連続的に可変の遅延量を生成するので、滑らかな（すなわち、離散的ではない連続的な）クロック期間調節と相対的に低い位相ジッターを生成するという利点を有する。しかし、アナログＤＬＬは相対的にロック範囲が狭く、デジタルＤＬＬに比較して相対的にロック時間が長いという欠点を有する。

ハイブリッド・アナログ／デジタルＤＬＬはデジタルＤＬＬとアナログＤＬＬとの利点を組み込もうと試みる。ハイブリッドＤＬＬは多くの代替の形態を取り得る。しかし、一般に、ハイブリッドＤＬＬは、アナログ遅延線と直列のデジタル遅延線、又は各アナログ遅延素子の出力での選択可能なタップを有するアナログ遅延線として考察される。従来から、ハイブリッドＤＬＬは基準クロックに対する初期クロックを達成する粗デジタル素子を用いるが、離散的なデジタル素子の遅延時間内の微調整はアナログ遅延素子による遅延時間を修正することによって実施される。

しかし、アナログ微調整はそれ自身の同調問題を含む。従来から、アナログ遅延線を用いて出力クロックの処理、電圧、温度及び周波数（ＰＶＴＦ）の変動の全動作面にわたる調節を行うことは不可能であった。アナログ遅延線は低速側（すなわち、低速処理、低電圧、高温）及び高周波数において統合される傾向がある。その結果、バイアス電圧は補償のために調節されなければならない。一方、最高速側（すなわち、高速処理、高電圧、低温）及び低クロック周波数では、バイアス電圧は、適切な同調範囲を提供するよう、逆方向に調節されなければならない。微調整のためのバイアス電圧が、両方向での実質的な同調範囲を許容する値に初期設定されていないならば、粗いデジタル補正が必要とされ、不要なジッターが導入される。

微調整のためのアナログ遅延線を用いるハイブリッドＤＬＬであって、動作ＰＶＴＦパラメータの差に適合することにより実質的な微調整範囲を許容するよう初期バイアス電圧を確立するハイブリッドＤＬＬに対する必要性が存在する。さらに、ハイブリッドＤＬＬにおける位相ロックを維持するために、初期バイアス信号を確立することと、基準クロックの変動に応じてバイアス信号を維持することとの間の調整を行う手段に対する必要性が存在する。

発明の開示
本発明の実施の形態は、調整可能なアナログ遅延線とアナログ遅延を生成する方法とを含む。調整可能なアナログ遅延線はアナログ位相発生器と微細バイアス発生器と微細遅延線とを備える。微細遅延線は、微細遅延入力と遅延出力との間の微細遅延量を持つ遅延を生成するよう構成される。少なくとも１つの微細バイアス信号を用いて、微細遅延線の微細遅延量を制御する。微細バイアス信号の発生は微細バイアス発生器によって制御される。微細バイアス発生器は、アナログ位相発生器からのバイアス信号に関係する初期バイアス信号に応答する。この初期バイアス信号は微細遅延線に対する実質的な同調範囲を可能にするために用いられる。実施の形態によっては、微細同調範囲は電源電圧、温度及び周波数という動作パラメータに応答して確立される。代わりに、微細バイアス信号は動作バイアス信号に応答する。実施の形態によっては、微細位相検知器は基準信号とフィードバック信号とを比較して動作バイアス信号を生成する。

本発明の他の実施の形態は、ハイブリッド遅延線とハイブリッド遅延を生成する方法とを含む。ハイブリッド遅延線は粗遅延線とアナログ位相発生器と微細遅延線と微細バイアス発生器とを備える。粗遅延線は、少なくとも１つの粗位相調整信号と関係する粗遅延量を有する。この実施の形態において、粗遅延線は、ハイブリッド遅延線を作る微細遅延線と直列に接続される。実施の形態によっては、少なくとも１つの粗位相調整信号は、基準信号とフィードバック信号とを比較するよう構成された粗位相検知器によって制御される。ハイブリッド遅延線の実施の形態における微細遅延線と微細バイアス発生器との動作は、前述の調整可能なアナログ遅延線の実施の形態と同様である。

本発明の他の実施の形態は、ＤＬＬと基準信号に位相ロックされた遅延出力を生成する方法とを含む。ＤＬＬはアナログ位相発生器、粗ループ及び微細ループを備える。微細ループは微細位相検知器、微細バイアス発生器及び微細遅延線を備える。微細遅延線による微細遅延量は少なくとも１つの微細バイアス信号によって制御され、微細バイアス信号は初期バイアス信号又は動作バイアス信号に応答して微細バイアス発生器によって生成される。

調整可能なアナログ遅延線の実施の形態について前述したとおり、初期バイアス信号はアナログ位相発生器によって生成される。一方、動作バイアス信号は、微細遅延量を増すか減らすかを決定するために、微細位相検知器において基準信号とフィードバック信号とを比較した結果として生成される。粗ループは粗位相検知器と粗遅延線と粗遅延線に直列に接続された微細遅延線とを備える。粗遅延線による遅延は粗位相調整信号によって制御され、粗位相調整信号は、基準信号とフィードバック信号との比較を行って粗遅延量を増すべきか減らすべきかを決定する粗位相検知器によって生成される。フィードバック経路は、遅延出力をフィードバック信号へ接続することによって粗ループ及び微細ループを閉じる。実施の形態によっては、フィードバック経路は半導体デバイス上の他の回路の遅延をエミュレートするためのバッファ構成を含む。

本発明の他の実施の形態は、ハイブリッドＤＬＬクロック・システムにおいて位相ロックを達成し維持する方法を含む。まず、アナログ位相発生器が、位相発生器バイアス信号を調整することにより、基準信号に対して位相関係を有する入力信号に対する位相ロックを取得する。この入力信号はアナログ位相発生器の遅延量を調整する。位相発生器バイアス信号又はそれをバッファリングした信号は微細遅延線に対する初期バイアス信号を発生するために使用される。初期バイアス信号が微細遅延線における初期微細遅延量を設定すると、粗位相検知器における基準信号とフィードバック信号との比較に応答して粗遅延量を調整することにより、粗位相ロックが取得される。粗位相ロックが取得されると、微細位相検知器と微細遅延線は微細位相ロックを維持するようイネーブルされる。微細位相検知器は基準信号とフィードバック信号とを比較して動作バイアス信号を生成し、微細バイアス発生器は動作バイアス信号を用いて微細遅延線における微細遅延量を制御する。

本発明の他の実施の形態は、ここで説明する本発明に係る少なくとも１つの調整可能なアナログ遅延線を備える半導体デバイスを含む。
本発明の他の実施の形態は、半導体ウェーハ上に形成された本発明に係る調整可能なアナログ遅延線を組み込んだ複数の半導体メモリを含む。

本発明に係る更に他の実施の形態は、入力装置、出力装置、プロセッサ及びメモリ・デバイスを備える電子システムを含む。メモリ・デバイスは、本発明に係る調整可能なアナログ遅延線を組み込んだ少なくとも１つの半導体メモリを備える。

図は、発明を実施するための最良の形態と考えられるものを示している。
発明を実施するための最良の形態
以下の記述において、不要な詳細で本発明を分かりにくくするのを避けるために、回路及び機能はブロック図の形態で示される。逆に、図示され記述された特定の回路実装は例示であり、特に記述されていないときには本発明を実施するための唯一の方法と見なすべきではない。更に、ブロックの定義と種々のブロック間の論理区分とは特定の実施の例である。当業者には明らかなように、本発明は他の多くの区分によって実施され得る。おおむね、タイミングの考察等に関する詳細は、本発明の完全な理解を得るのに必要でなく且つ当業者の能力範囲内である限りは省略されている。

用語「バス」は、データ、アドレス、制御、ステータス等の１つ以上の種々の形式の情報を転送するのに用いられる複数の信号又は導体を指すのに使用される。また、バス又は信号の集合は信号として単数で用いられる。用語「アサート」及び「ネゲート」はそれぞれ、信号、ステータス・ビット又は同様の装置を論理的真又は論理的偽の状態にすることを指すときに使用される。逆に、論理的真の状態が論理レベル・ゼロであるならば、論地的偽の状態は論理レベル１である。

アナログ遅延線を用いるとき、アナログ遅延線における遅延量を制御するバイス信号に対する始動点の選択は厄介である。バイアス点の任意の選択は処理、温度、電圧及び遅延されている信号の周波数の変動を考慮しない。本発明は、これらの動作上の変動を補い、開始点又は「スイート・スポット」を生成して、アナログ遅延線が通常の動作へ切り換わったとき開始点の上又は下において実質的な微調整を可能にする始動バイアス信号（開始バイアス信号とも呼ばれる）を開発する。本発明を説明するために、例示の使用として、本発明はハイブリッドＤＬＬシステムとの関連において記述される。

図１は、完全なハイブリッドＤＬＬ１００のブロック図である。個々の要素の詳細を説明する前に、完全なＤＬＬ１００の基本的な動作を説明する。基準信号１０５が粗遅延線１２０、粗位相検知器１１０及び微細位相検知器１３０に接続される。粗遅延線１２０からの粗遅延出力１２５は微細遅延線２００の入力に接続される。微細遅延線２００は遅延出力２３９と反転遅延出力２３８とを生成する。応用によっては、反転遅延出力２３８は不要であり、したがってオプションであってよい。遅延出力２３９はフィードバック信号１９５又はオプションのバッファ構成１９４に接続される。フィードバック信号１９５は粗位相検知器１１０と微細位相検知器１３０に接続される。バッファ構成１９４は、他の回路の遅延表現を生成することによって、半導体デバイス上の他の回路をエミュレートするために実装される。エミュレートされるべき他の回路の例はクロック・ツリー、出力バッファ、及び入力バッファと組み合わされた出力バッファである、ＤＬＬ１００の理由及び応用に依存して、更に多くの回路をエミュレートしてもよい。更に、バッファ構成１９４を生成するよりも、実施によっては、他の回路自体をバッファ構成１９４の位置においてフィードバック・ループ内に配置してもよい。また、図１にはアナログ位相発生器１８０が図示されている。アナログ位相発生器１８０は、後に一層詳細に説明するように、位相発生器バイアス信号を微細位相発生器２４０に提供する。

粗ループは、基準信号１０５とフィードバック信号１９５との比較を行って粗遅延線１２０における粗遅延の大きさを制御する少なくとも１つの粗位相調整信号１１５を生成する粗位相検知器１１０によって閉じられる。微細ループは、基準信号１０５とフィードバック信号１９５との比較を行って動作バイアス信号１４９を生成する微細位相検知器１３０によって閉じられる。動作バイアス信号１４９は、微細遅延線２００における微細遅延の大きさを設定する少なくとも１つの微細バイアス信号２４９を制御するよう、微細バイアス発生器２４０によって使用される。

例示の粗位相検知器１１０及び粗遅延線１２０は図１に示すよりも詳細には示さないが、基本的な動作を簡単に説明する。従来、デジタルの粗位相検知器１１０は基準信号１０５とフィードバック信号１９５とのクロック・エッジを比較するための粗位相比較器を備える。応用に依存して、この比較はこれらの信号１０５、１９５の立ち上がりエッジ、立ち下がりエッジ又は両方のエッジで実行される。位相比較によって基準信号１０５とフィードバック信号１９５との間の位相差を検査し、基準信号１０５とフィードバック信号１９５を一層一致させるために、バッファされた出力の遅延量を増減すべきか又は同じ値に保持すべきかを決定する。粗位相検知器１１０は粗位相量をどう変化させるべきかを示す少なくとも１つの粗位相調整信号１１５を生成する。

例えば、粗遅延線１２０が２０個の選択可能な遅延タップを有しており、今選択された遅延タップが１４であるとする。粗位相検知器１１０は基準信号１０５とフィードバック信号１９５との立ち上がりエッジを比較してフィードバック信号１９５の方が基準信号１０５よりも進んでいると決定する。その結果、粗遅延量は一層の遅延を必要とする。したがって、粗位相検知器１１０は少なくとも１つの粗位相調整信号１１５を用いて遅延タップ１５の選択を指示する。最終的に、ループは、基準信号１０５とフィードバック信号１９５との比較されたエッジが実質的に整列し粗ループが位相ロックされたとみなされる平衡点に到達する。

不都合なことに、種々の遅延タップから利用可能な時間遅延が離散的であることに起因して、粗ループは２つの隣接するタップ間を行き来することがある。これは、比較されるエッジが正確に整列してはおらず、その結果の遅延出力２３９にジッターが生じるからである。更に、粗ループは１つの遅延タップにロックするが、基準信号１０５とフィードバック信号１９５との間には歪みが存在し得る。言うまでもなく、粗遅延線１２０と粗遅延検知器１１０は例示の実現形態である。本発明は他の形式の粗遅延を含む種々の他の実現形態において実施可能である。例えば、粗遅延出力１２５は同期ミラー遅延のような他の実現形態の結果として生成され得る。また、粗遅延は、粗遅延線内の独自の粗及び微細遅延調節を含む複数の段において実現され得る。

粗遅延線１２０と直列のアナログ微細遅延線２００を含む微細ループの実現は、遅延出力２３９を微調整して基準信号１０５とフィードバック信号１９５とを一層正確に一致させ、粗ループから潜在的なジッター及び歪みを実質的に除去する。図２には、微細ループの微細位相検知器１３０の部分が図示されている。位相比較器１３２は粗位相比較器１１０によって実施されるのと同様の位相比較を実施する。しかし、微細位相検知器１３０における位相比較器１３２は、粗位相調整信号１１５ではなくアップ・パルス１３４とダウン・パルス１３６とを生成する。比較に依存して、アップ・パルス１３４、ダウン・パルス１３６又は両方のパルスが生成され、或いはどのパルスも生成されない。アップ・パルス１３４とダウン・パルス１３６は微細位相調整信号１４２を制御するためのチャージ・ポンプ１４０によって用いられる。微細位相調整信号１４２は、微細遅延線２００を介する所望の微細遅延量に比例する電圧レベルを持つバイアス信号である。チャージ・ポンプ１４０はアップ・パルス１３４とダウン・パルス１３６とを用いて微細位相調整信号１４２のこの電圧レベルを上方又は下方へ移動させる。ループ・フィルタ１４４は微細位相調整信号１４２を積分し、動作バイアス信号１４９を生成するとともに微細ループに対する一次閉ループ応答を保証する。微細バイアス発生器２４０は動作バイアス信号１４９をバッファし、少なくとも１つの微細バイアス信号２４９を作って微細遅延線２００の微細遅延量を制御する。

例えば、フィードバック信号１９５が基準信号１０５を遅延させたとすると、遅延は微細遅延線２００から除去されることが必要である。微細位相検知器１３０は基準信号１０５とフィードバック信号１９５との間のこのエッジ不整列を検出し、ダウン・パルス１３６を生成する。チャージ・ポンプ１４０はダウン・パルス１３６を用いて微細位相調整信号１４２の電圧レベルを比例的に下げさせ、その微細位相調整信号１４２はループ・フィルタ１４４によるフィルタリングと平滑化の処理をされて動作バイアス信号１４９を生成する。低い動作バイアス信号１４９に応答して、微細バイアス発生器２４０は少なくとも１つの微細バイアス信号２４９を調整し、微細遅延線２００により微細遅延量を比例的に低減する。

図３には、微細遅延線２００が一層詳細に示されている。クロック分割器２０５は粗遅延出力１２５を受け取ってクロック信号２１２と反転クロック信号２１４とを生成する。クロック信号２１２と反転クロック信号２１４は一連の差動バッファ２２０を通過する。この一連の差動バッファ２２０は電圧制御遅延線（ＶＣＤＬ）とも呼ばれる。差動バッファ２２０を通過した後、レベル・シフタ２２５は、遅延されたクロックと反転されたクロックを他のＣＭＯＳ回路によって使用される典型的なＣＭＯＳレベルへ戻す。ＶＣＤＬにおける差動バッファの数は、微細遅延線２００に必要とされる微細遅延量に依存して変動する。多数のバッファを実装することにより、微細遅延線２００が周波数、処理及び電圧の大きな変動と温度の変動を補償することができるよう、広い微細同調範囲が許容される。他方、追加の差動バッファ２２０は、多くの電力を消費することに加えて、半導体ダイ上に多くの面積を必要とすることになる。

ＶＣＤＬの設計及び実装は応用分野に依存する。図３は１つの例示の実現形態を示している。図３の実現形態において、ｐチャネル微細バイアス信号２４９Ｐとｎチャネル微細バイアス信号２４９Ｎが各差動バッファ２２０に入力される。これらの微細バイアス信号（２４９Ｐ及び２４９Ｎ）は、微細バイアス信号（２４９Ｎ及び２４９Ｐ）上の電圧レベルを調整することにより、各差動バッファ２２０を通る遅延を調整する。ｎチャネル微細バイアス信号２４９Ｎのみ又はｐチャネル微細バイアス信号２４９Ｐのみを必要とする他の差動バッファ２２０を実装してもよい。

遅延出力２３９及び反転された遅延出力２３８に接続された一対のマルチプレクサ２３０は、ＶＣＤＬの変化する遅延を除去するためのバイパス機構を提供する。このバイパス機構は、ループ・イネーブル信号１１８がネゲートされた場合にはクロック信号２１２と反転されたクロック信号２１４とを選択し、ループ・イネーブル信号１１８がアサートされた場合には遅延されたクロックと遅延された反転クロックとをＶＣＤＬから選択する。

図４に示すように、微細バイアス発生器２４０は、ｎチャネル微細バイアス信号２４９Ｎとｐチャネル微細バイアス信号２４９Ｐとからなる少なくとも１つの微細バイアス信号２４９を制御するための微細バイアス・バッファ２５０を備える。微細バイアス・バッファ２５０はバイアス入力２４２における電圧変化に応答して、ｎチャネル微細バイアス信号２４９Ｎとｐチャネル微細バイアス信号２４９Ｐとを連続的に調整する。微細バイアス信号２４９を調整する際、微細バイアス・バッファ２５０は微細遅延線２００における差動バッファ２２０の電圧の揺れを制御し、その結果として遅延を制御する。微細バイアス・バッファ２５０は初期バイアス信号２５４又は動作バイアス信号１４９からのバイアス入力２４２を受け取るが、これについては後に詳述する。更に、ループ・イネーブル信号１１８は、ネゲートされると、微細バイアス・バッファ２５０を動作不能にし、ｐチャネル微細バイアス信号２４９Ｐとｎチャネル微細バイアス信号２４９Ｎとを線Ｖｃｃ及びＶｓｓの近傍へ駆動するのに使用される。その結果、ループ・イネーブル信号がネゲートされると、微細遅延線２００は不要な電流を引くことはない。

実現形態によっては、微細バイアス発生器２４０は、微細遅延線２００の差動バッファ２２０を通る相対的に一定の電流を確立する自己バイアス技術を用いることにより、少なくとも１つの微細バイアス信号２４９を調整する。更に、多くの自己バイアス技術は、電源電圧変動から実質的に独立であるように電流を相対的に一定に保つ。また、前述のように、ＶＣＤＬはｐチャネル微細バイアス信号２４９Ｐのみ又はｎチャネル微細バイアス信号２４９Ｎのみを必要とし得る。微細バイアス・バッファ２５０の多くの実現形態における追加の機能は、位相発生器Ｎバイアス信号１８９Ｎ、位相発生器Ｐバイアス信号１８９Ｐ又は動作バイアス信号１４９の形である、バイアス設定を決定する信号と微細バイアス信号２４９との間の容量結合を低減又は除去することである。

初期バイアス信号２５４はアナログ位相発生器１８０によって生成される。図５に示すように、例示のアナログ位相発生器１８０はフィードバック機構を有する完全なＤＬＬであり得る。位相発生器の従来の機能は、入力クロックに対して所望の位相関係を持つ多重位相信号１９２の組を作ることである。アナログ位相発生器１８０は、位相検知器１８２と、微細遅延線２００に対して前述したのと同様のバイアス発生器１８６とを有する。また、アナログ位相発生器１８０は微細遅延線２００に対して前述したのと同様の差動バッファ素子を備えるアナログ遅延素子１８８を有する。位相検知器１８２は入力クロックを位相発生器フィードバック信号１９０と比較して位相発生器調整信号１８４を生成する。バイアス発生器１８６は位相発生器調整信号１８４を用いて位相発生器バイアス信号１８９Ｐ及び１８９Ｎを生成する。この例示の実施の形態においては、アナログ位相発生器１８０は、入力クロックに対して９０°、１８０°、２７０°及び３６０°で多重位相信号１９２が生成されるよう、４つの同じサイズのアナログ遅延素子を備えている。多くの他の位相関係も望ましく、応用に依存して実現され得る。３６０°多重位相信号は１つの完全クロック周期を表し、入力クロックとの比較のために位相検知器１８２へフィードバックされる。

図１に示す実施の形態において、アナログ位相発生器１８０の入力クロックは遅延出力２３９に接続される。しかし、本発明の範囲内で多くの他の接続点が可能である。例えば、図１に示す実施の形態については、アナログ位相発生器１８０への入力は反転された遅延出力２３８、フィードバック信号１９５又は基準信号１０５に接続され得る。

アナログ位相発生器１８０が位相ロックを達成すると、位相発生器Ｎバイアス信号１８９Ｎ及び位相発生器Ｐバイアス信号１８９Ｐは、電圧、温度及び周波数変動という、そのときの動作パラメータに対してアナログ遅延素子が同調されるバイアス電圧レベルを表す。したがって、信号１８９Ｐ、１８９Ｎは図３の微細遅延線２００に対する所望の初期バイアス信号２５４を表す。これは、アナログ位相発生器１８０のアナログ遅延素子１８８は微細遅延線２００の差動バッファ２２０と同様だからである。言うまでもなく、アナログ位相発生器１８０のアナログ遅延素子１８８と微細遅延線２００との間の実現形態の差はあり得る。例えば、アナログ位相素子１８８には、微細遅延線２００のクロック分割器２０５、レベル・シフタ２２５及びマルチプレクサ２３０のような素子を備える必要はない。

図４に戻って、前述のとおり、微細バイアス・バッファ２５０へのバイアス入力２４２は動作バイアス信号１４９又は初期バイアス信号２５４から選択される。マルチプレクサ２５８は、微細ロック・イネーブル信号１１７がネゲートされると微細バイアス信号２４２に対して初期バイアス信号２５４を選択し、微細バイアス・イネーブル信号１１７がアサートされると動作バイアス信号１４９を選択する。

オプションとして、初期バイアス信号２５４は位相発生器Ｐバイアス信号１８９Ｐ（図４に点線で示す）に結合されてもよい。代わりに、初期バイアス信号２５４は、初期バイアス信号２５４を調整するよう同調可能なバイアス・アダプタ２５２の出力２５３に結合されてもよい。バイアス・アダプタ２５２は位相発生器Ｎバイアス信号１８９Ｎを受け取ってバッファリングし、位相発生器Ｎバイアス信号１８９Ｎのｎチャネル・バイアス・レベルではなくｐチャネル・バイアス・レベルで初期バイアス信号２５４を作る。位相発生器Ｎバイアス信号１８９Ｎをバッファリングすることにより、アナログ位相発生器１８８と微細バイアス発生器２４０との間の容量結合からの分離が提供される。

図４Ａは、本発明に係るバイアス・アダプタ２５２の例示の実現形態を示している。当業者には明らかなように、バイアス・アダプタ２５２の他の実現形態も可能である。例えば、ｐチャネル・バイアス・レベルではなくｎチャネル・バイアス・レベルを受け入れる代替の微細バイアス・バッファ（図示せず）を設計することは有利である。この場合、バイアス・アダプタ２５２はアナログ位相発生器１８０からのｐチャネル・バイアス・レベルを代替の微細バイアス・バッファに適するｎチャネル・バイアス・レベルへ変換する。更に、バイアス・アダプタ２５２は、回路トポロジーの差を調整し、位相発生器Ｎバイアス信号１８９Ｎに対する初期バイアス信号の純化を可能にするよう、ヒューズ、フラッシュ・メモリ、ＥＰＲＯＭ，ＥＥＰＲＯＭ等のプログラム可能な素子（図示せず）を用いて再構成可能であってよい。バイアス・アダプタ２５２を再構成することにより、一層最適な微細同調範囲で初期バイアス信号を生成することが可能になる。この再構成可能性は、例えば、位相発生器Ｎバイアス信号に接続されるｎチャネル・トランジスタのサイズ、数、又はサイズと数を修正することによって達成される。勿論、当業者にはバイアス・アダプタを再構成する他の方法も明らかである。

動作において、ＤＬＬ１００における位相ロックの達成は以下のように進行する。まず、ループ・イネーブル信号１１８をネゲートすることによって、微細ループと粗ループとの位相ロックが動作不能にされ、微細遅延線２００がバイパスされる。図１において、ループ・イネーブル信号１１８はアナログ位相発生器１８０から生じるように図示されているが、位相ロック処理を制御する他の機能ブロック又は状態機械（図示せず）のうちの１つによっても容易に生成することができる。粗ループと微細ループを動作不能にすると、アナログ位相発生器１８０は、その入力クロックに摂動という複雑性を追加することなく位相ロックを達成することができる。

アナログ位相発生器１８０が位相ロックを達成すると、位相発生器バイアス信号１８９Ｎ、１８９Ｐは初期バイアス信号２５４として微細バイアス発生器２４０によって用いられる。この初期バイアス信号２５４は微細遅延線２００の微細遅延量に対する好ましい開始点を表すが、この微細遅延量は開始点の上下に実質的な微細同調範囲を提供することになり、また、処理、電圧、温度及び周波数という現在の動作パラメータに対して補償される。

開始点と微細同調範囲とが設定されると、粗ループが動作可能にされ、ループ・イネーブル信号１１８をアサートすることによって基準信号１０５に対して位相ロックする。ループ・イネーブル信号１１８をアサートすると、微細遅延線２００からのバイパスが除去されるので、初期バイアス信号２５４によって設定された微細遅延量は粗ループの全遅延に関与する。粗ループが位相ロックされると、微細ロック・イネーブル信号１１７をアサートすることにより微細ループが動作可能にされる。微細ループが動作可能にされると、微細バイアス発生器２４０は、アナログ位相発生器１８０から導出される初期バイアス信号２５４ではなく、微細位相検知器１３０によって生成される動作バイアス信号１４９を用いる。この時点で、基準ロックの処理、電圧、温度及び周波数の変動を補償するよう、微細ループは微細遅延量に対する連続的に可変の微細調整を生成する。一般に、粗遅延と微細遅延とを含むＤＬＬにおいては、粗ループが位相ロックされると、粗ループに対する更なる修正が動作不能にされ、最終遅延出力における潜在的に大きなジッターが回避される。遅延出力に対する更なる修正は微細遅延線によって達成される。アナログ微細遅延線の方がデジタル微細遅延線よりも望ましい。これは、アナログ微細遅延線の方が迅速な微細調整を行い得るので、ロック時間及び応答時間が早い結果となる。更に、アナログ調整は連続的なので、ディジタル微細遅延線によって生じる不連続なジッターが除去される。

前述したとおり、微細遅延線２００において可能な微細同調範囲は直列の差動バッファ２２０の数に依存する。例えば、最大遅延量で基準信号１０５の周期Ｔｃｋの約１／２の遅延を提供できるように微細遅延線２００を構成することができる。その構成においては、初期バイアス信号２５４は、動作パラメータに依存して、微細遅延線２００に対する初期遅延を中点の近傍に、即ち約Ｔｃｋ／４に設定する。この構成では、微細遅延線２００はＴｃｋ／２と微細遅延線２００の最大遅延との間の同調範囲をサポートする。

図６に示すように、本発明にしたがって、半導体ウェーハ４００は前述の調整可能なアナログ遅延線を組み込んだ複数の半導体デバイス３００を備える。言うまでもなく、理解されるように、半導体デバイス３００はシリコン・ウェーハ以外の基板、例えば、シリコン・オン・グラス（ＳＯＧ）基板又はシリコン・オン・サファイア（ＳＯＳ）基板のようなシリコン・オン・インシュレーター（ＳＯＩ）基板、ガリウム砒素ウェーハ、リン化インジウム基板その他のバルク半導体基板上に形成され得る。本明細書で使用される用語「ウェーハ」はこうした基板全部を含み且つ包含する。

図７に示すように、本発明にしたがって、電子システム５００は入力装置５１０、出力装置５２０、プロセッサ５３０及びメモリ装置５４０を備える。メモリ装置５４０は前述の調整可能なアナログ遅延線をＤＲＡＭデバイスに組み込んだ少なくとも１つの半導体メモリ３００´を備える。理解されるように、半導体メモリ３００´はＤＲＡＭ以外の又はＤＲＡＭに加えて、スタティックＲＡＭ（ＳＲＡＭ）やフラッシュ・メモリ・デバイス等の広範な種々のデバイスを備えることができる。

特定の実施の形態を参照して、本発明を説明してきたが、本発明はこれらの実施の形態に限定されるものではない。むしろ、本発明は、記述した発明の原理にしたがって動作する全部の等価の装置及び方法を含む特許請求の範囲によってのみ限定される。

微細遅延線、微細バイアス発生器及び粗遅延線を含む例示のＤＬＬのブロック図である。 例示の微細位相検知器のブロック図である。 例示の微細遅延線のブロック図である。 例示の微細バイアス発生器のブロック図である。 微細バイアス発生器で使用される例示のバイアス・アダプタのブロック図ある。 例示のアナログ位相発生器のブロック図である。 本発明に係る遅延線を含む複数の半導体装置を備える半導体ウェーハである。 本発明に係る遅延線を含む複数の半導体メモリを示す電子システム図である。

Claims (33)

1. 調整可能な遅延線であって、
   少なくとも１つの微細バイアス信号を制御するよう構成された微細バイアス発生器であって、アナログ位相発生器からの位相発生器バイアス信号に関係する初期バイアス信号と動作バイアス信号とのうちのいずれかに応答する微細バイアス発生器と、
   微細遅延入力と微細遅延出力とを有する微細遅延線であって、前記微細バイアス信号に関係する微細遅延量だけ、前記微細遅延入力に対する前記遅延出力を遅延させるよう構成された微細遅延線と、
   を具備する遅延線。
2. 基準信号に結合された粗遅延線であって、少なくとも１つの粗位相調整信号に関係する粗遅延量だけ前記基準信号に対する粗遅延出力を遅延させるよう構成された粗遅延線を更に備える、請求項１に記載の遅延線。
3. フィードバック信号と前記基準信号とを比較して、前記微細遅延量を増すか減らすかを示す動作バイアス信号を生成する微細位相検知器を更に備える、請求項２に記載の遅延線。
4. 前記アナログ位相発生器が、位相検知器バイアス信号を生成することにより前記基準信号に位相関係する入力信号に位相ロックして、前記アナログ位相発生器の遅延量を制御するよう構成され、
   前記基準信号とフィードバック信号とを比較して前記少なくとも１つの粗位相調整信号を生成するよう構成された粗位相検知器と、
   前記基準信号と前記フィードバック信号とを比較して前記動作バイアス信号を生成するよう構成された微細位相検知器と、
   前記遅延出力を前記フィードバック信号と結合するフィードバック経路と、
   を更に備える、請求項２に記載の遅延線。
5. 前記粗位相検知器が、ループ・イネーブル信号がアサートされたとき動作可能にされる、請求項４に記載の遅延線。
6. 前記フィードバック経路が、バッファ遅延をエミュレートするよう構成されたバッファ構成を代わりに備え、前記バッファ構成の入力が前記遅延出力に結合され、前記バッファ構成の出力が前記フィードバック信号に結合される、請求項４に記載の遅延線。
7. 前記微細位相検知器が、前記微細位相検知器からの微細位相調整信号をフィルタリングすることにより前記動作バイアス信号を生成するよう更に構成される、請求項３又は４に記載の遅延線。
8. 前記微細バイアス発生器が、微細ロック・イネーブル信号がネゲートされると前記初期バイアス信号に応答し、前記微細ロック・イネーブル信号がアサートされると前記動作バイアス信号に応答する、請求項１、２又は４に記載の遅延線。
9. 前記粗ループが位相ロックを達成すると前記微細ロック・イネーブル信号がアサートされる、請求項８に記載の遅延線。
10. ｐチャネル・バイアス・レベルを有する前記位相検知器バイアス信号が前記初期バイアス信号と結合される、請求項１、２又は４に記載の遅延線。
11. 前記アナログ位相発生器が、電源電圧、温度及び周波数の動作パラメータにおいて前記微細遅延線に対する実質的同調範囲を確立するよう、前記初期バイアス信号を修正するよう構成される、請求項１０に記載の遅延線。
12. 前記位相発生器バイアスに結合され、且つ前記初期バイアス信号を生成するよう構成されたバイアス・アダプタを更に備える、請求項１、２又は４に記載の遅延線。
13. 前記バイアス・アダプタが、電源電圧、温度及び周波数の動作パラメータにおいて前記微細遅延線に対する実質的同調範囲を確立するよう、前記初期バイアス信号を修正するよう構成される、請求項１２に記載の遅延線。
14. 前記微細バイアス発生器が、ループ・イネーブル信号がアサートされると動作可能にされるよう構成される、請求項１、２又は４に記載の遅延線。
15. 前記微細遅延線が、ループ・イネーブル信号がネゲートされるとバイパスされるよう構成される、請求項１、２又は４に記載の遅延線。
16. 前記微細バイアス発生器が、微細ロック・イネーブル信号がアサートされると前記初期バイアス信号に応答し、前記微細ロック・イネーブル信号がアサートされると前記動作バイアス信号に応答する、請求項１、２又は４に記載の遅延線。
17. 前記調整可能な遅延線が少なくとも一部分を構成する半導体ウェーハを更に備える、請求項１、２又は４に記載の遅延線。
18. 前記調整可能な遅延線を備える少なくとも１つの半導体デバイスを有する半導体ウェーハを更に備える、請求項１７に記載の遅延線。
19. 少なくとも１つの入力装置と、
    少なくとも１つの出力装置と、
    少なくとも１つのプロセッサと、
    メモリ・デバイスとして構成された半導体デバイスと、
    を更に備える、請求項１７に記載の遅延線。
20. アナログ遅延を生成する方法であって、
    基準信号に位相関係する入力信号に対してアナログ位相発生器を位相ロックすることにより、位相発生器バイアス信号を生成する段階と、
    前記位相発生器バイアス信号を初期バイアス信号と結合する段階と、
    前記初期バイアス信号又は動作バイアス信号に応答して少なくとも１つの微細バイアス信号を生成する段階と、
    前記少なくとも１つの微細バイアス信号に関係して微細遅延量を調整することにより、微細遅延線に対する入力に関して遅延出力を遅延させる段階と、
    を備える方法。
21. フィードバック信号と前記基準信号とを比較して、前記微細遅延量を増すか減らすかを示す動作バイアス信号を生成する段階を更に備える、請求項２０に記載の方法。
22. 少なくとも１つの粗遅延調整信号に関係する粗遅延量で、基準入力に関して粗遅延出力を遅延させる段階と、
    前記微細遅延線の入力を前記粗遅延出力で駆動する段階と、
    を更に備える、請求項２１に記載の方法。
23. 前記フィードバック信号と前記基準信号とを比較して、前記微細遅延量を増すか減らすかを示す少なくとも１つの粗位相調整信号を生成する段階を更に備える、請求項２２に記載の方法。
24. 前記フィードバック信号と前記基準信号とを比較して、前記微細遅延量を増すか減らすかを示す動作バイアス信号を生成する段階と、
    前記遅延出力を前記フィードバック信号と結合することによりフィードバック・ループを完成する段階と、
    を更に備える、請求項２３に記載の方法
25. 前記フィードバック信号と前記基準信号との比較を可能にして、ループ・イネーブル信号がアサートされると前記少なくともつの粗位相調整信号を生成する段階を更に備える、請求項２３又は２４に記載の方法。
26. 前記フィードバック信号と前記基準信号とを比較することによって生成される微細位相調整信号をフィルタリングする段階を更に備える、請求項２２又は２３に記載の方法。
27. ループ・イネーブル信号がネゲートされると前記遅延出力の遅延をバイパスする段階を更に備える、請求項２０、２１、２２又は２３に記載の方法。
28. 前記位相発生器バイアス信号を生成することにより、電源電圧、温度及び周波数の動作パラメータで前記微細遅延線に対する実質的同調範囲を確立する、請求項２０、２１、２２又は２３に記載の方法。
29. 前記位相発生器バイアス信号を前記初期バイアス信号に結合する段階が、前記位相発生器バイアス信号を結合する又はバッファリングすることにより実施される、請求項２０、２１、２２又は２３に記載の方法。
30. ループ・イネーブル信号がアサートされると前記少なくとも１つの微細バイアス信号を動作可能にする段階を更に備える、請求項２０、２１、２２又は２３に記載の方法。
31. ループ・イネーブル信号がネゲートされると前記微細遅延線をバイパスする段階を更に備える、請求項２０、２１、２２又は２３に記載の方法。
32. 前記少なくとも１つの微細バイアス信号が、微細ロック・イネーブル信号がネゲートされると前記初期バイアス信号に応答して生成され、前記微細ロック・イネーブル信号がアサートされると前記動作バイアス信号に応答して生成される、請求項２０、２１、２２又は２３に記載の方法。
33. クロック・システムにおいて位相ロックを達成する方法であって、
    位相発生器バイアス信号を調整することにより、アナログ位相発生器において基準信号に対して位相ロックを確保する段階と、
    前記位相発生器バイアス信号を初期バイアス信号に結合する段階と、
    前記初期バイアス信号を用いて微細遅延線の微細遅延量を制御する段階と、
    粗遅延線と前記初期バイアス信号を用いる前記微細遅延線とを用いてフィードバック信号と前記基準信号との間の粗位相ロックを確保する段階と、
    前記フィードバック信号と前記基準信号との比較により微細位相検知器から動作バイアス信号を生成する段階と、
    粗位相ロックが確保された後、前記初期バイアス信号を用いることから前記動作バイアス信号を用いることへ、前記微細遅延量の制御を切り換える段階と、
    前記粗遅延線と前記動作バイアス信号を用いる前記微細遅延線とを用いて前記フィードバック信号と前記基準信号との間の微細位相ロックを確保する段階と、
    を備える方法。

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