KR20070045276A - 아날로그 지연에 대한 튜닝 범위를 세팅하기 위한 방법 및장치 - Google Patents

아날로그 지연에 대한 튜닝 범위를 세팅하기 위한 방법 및장치 Download PDF

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Abstract

아날로그 파인 지연라인, 하이브리드 지연라인 및 지연로크루프(DLL)에 대한 장치 및 방법이 기술된다. DLL에서, 코스 위상 검출기는 코스 지연라인의 지연이 증가되거나 또는 감소되는지의 여부를 나타내는 코스 위상 조절 신호들을 제어할때 기준신호와 피드백 신호를 비교한다. 유사하게, 파인 위상 검출기는 아날로그 파인 지연라인의 지연을 증가 또는 감소시킬 수 있는 로크 바이어스 신호를 생성하기 위하여 기준신호와 피드백 신호를 비교한다. 아날로그 파인 지연라인 및 코스 지연라인은 코스 지연 및 파인 지연으로 구성된 전체 지연을 가진 하이브리드 지연라인을 생성하기 위하여 직렬로 접속될 수 있다. 부가적으로, 파인 바이어스 생성기는 아날로그 위상 생성기로부터의 개시 바이어스 신호 또는 고정 바이어스 신호에 응답하여 파인 지연을 제어할 수 있다.
튜닝 범위, 아날로그 지연, 위상 검출기, 위상 생성기

Description

아날로그 지연에 대한 튜닝 범위를 세팅하기 위한 방법 및 장치{Method and apparatus to set a tuning range for an analog delay}
본 발명은 일반적으로 혼합 지연라인들, 특히 아날로그 지연회로 및 아날로그 지연 회로의 튜닝범위를 세팅하기 위한 방법에 관한 것이다.
현대 고주파수 집적회로에서는 기준 클록과 미리 결정된 위상 관계를 갖도록 내부 클록들을 생성하는 것이 종종 필요하다. 종래에, 위상 로크 루프(PLL; phase locked loop) 또는 지연 로크 루프(DLL; delay locked loop)는 이러한 미리 결정된 위상관계를 생성하기 위하여 사용되었다. 위상 관계를 필요로하는 다양한 이유들이 존재할 수 있다. 예컨대, 기준 클록과 내부 클록에 의하여 제어되는 출력 신호간의 지연을 최소화하기 위하여 기준 클록에 대하여 내부 클록을 조절하는 것이 바람직할 수 있다. 다른 예에서는 기준 클록 및 대규모 내부 클록 트리(tree)에 의하여 버퍼링되는 내부 클록간의 왜곡을 최소화하거나 또는 지연을 제거하는 것이 바람직할 수 있다. PLL 또는 DLL은 기준 클록 및 내부 클록 트리의 최종 브랜치들(branch)간의 지연을 감소 또는 제거하기 위하여 구현될 수 있다. 또 다른 예에서는 위상 시프트된 클록들을 예컨대 기준 클록에 대하여 90도, 180도, 270도 및 360도의 위상 지연으로 생성하기 위하여 위상 스플리터(phase splitter)를 생성하 는 것이 바람직할 수 있다. 이들 위상 지연된 클록들은 종종 클록 사이클의 다른 위상들동안 다른 동작들을 수행하는 회로들과 관련하여 사용된다.
DLL들은 종래에 모든 디지털, 모든 아날로그 또는 임의의 형태의 디지털/아날로그 하이브리드 루프이다. 디지털 DLL은 이산(discrete) 지연들을 가진 디지털 엘리먼트들의 지연라인을 포함한다. 위상 검출기는 전체 지연을 증가시키기 위하여 더 많은 이산 지연들이 지연라인에 추가되어야 하는지 또는 전체 지연을 감소시키기 위하여 지연라인으로부터 이산 지연 엘리먼트들이 제거되어야 하는지의 여부를 결정하기 위하여 기준신호와 피드백 신호를 비교한다. 디지털 DLL들은 비교적 짧은 로크 시간(lock time)으로 기준 클록 및 피드백 신호간의 위상 로크를 달성하는 능력 및 넓은 로크 범위와 관련한 장점을 가진다. 그러나, 디지털 DLL들은 단일 지연 엘리먼트를 통해 지연의 증가에서 이산 시간 조절만을 하기 때문에 피드백 클록 및 기준 클록간의 부적절한 왜곡(skew)이 발생하거나 또는 출력 클록에서 지터(jitter)가 발생하는 단점을 가진다.
아날로그 DLL들은 종래에 지연 엘리먼트들을 제어하는 바이어스 전압을 수정함으로써 조절될 수 있는 지연 엘리먼트들을 포함한다. 디지털 DLL과 유사하게, 아날로그 DLL은 위상 검출기를 포함한다. 그러나, 위상 비교의 결과는 상승 또는 하강할 수 있는 바이어스 전압이다. 바이어스 전압은 아날로그 지연라인을 통해 아날로그 지연 엘리먼트들의 전압 스윙(swing) 및 결과적으로 지연을 제어한다. 아날로그 DLL들은 평활한(즉, 이산과 대조적으로 연속적인) 클록 주기 조절을 수행하고 비교적 낮은 위상 지터를 발생시키는 연속 가변 지연을 생성하는 장점을 가진 다. 그러나, 아날로그 DLL들은 디지털 DLL들과 비교하여 비교적 좁은 로킹 범위 및 비교적 긴 로크 시간을 가진다.
하이브리드 아날로그/디지털 DLL들은 디지털 DLL들 및 아날로그 DLL들의 장점을 통합하는 시도를 하였다. 하이브리드 DLL들은 많은 다른 형태들을 가질 수 있다. 그러나, 하이브리드 DLL들은 아날로그 지연라인과 직렬로 배열된 디지털 지연라인 또는 아날로그 지연 엘리먼트들의 각각의 출력에서 선택가능한 탭들을 가진 아날로그 지연라인으로서 고려될 수 있다. 하이브리드 DLL들은 기준 클록에 대하여 개시 클록을 달성하기 위하여 코스(coarse) 디지털 엘리먼트들을 사용하는 반면에, 이산 디지털 엘리먼트의 지연 시간내에의 파인 조절들은 아날로그 지연 엘리먼트들을 통해 지연 시간을 수정함으로써 수행될 수 있다.
그러나, 아날로그 파인 조절은 그 자체적으로 튜닝(tuning) 문제를 포함할 수 있다. 그러나, 프로세스, 전압, 온도, 및 출력 클록의 주파수(PVTF)에서 변동의 모든 동작 코너(corner)들을 아날로그 지연라인들을 사용하여 조절하는 것이 가능하지 않았다. 아날로그 지연라인은 저속 코너들(즉, 저속 프로세스, 저전압, 고온) 및 높은 클록 주파수들에서 통합하는 경향이 있다. 결과로서, 바이어스 전압은 보상되도록 조절되어야 한다. 다른 한편으로, 고속 코너(즉, 고속 프로세스, 고전압 및 저온) 및 낮은 클록 주파수에서, 바이어스 전압은 충분한 튜닝 범위를 제공하기 위하여 반대 방향으로 조절되어야 한다. 만일 파인 튜닝를 위한 바이어스 전압이 양 방향으로 튜닝범위를 허용하는 값으로 초기에 세팅되지 않으면, 코스 디지털 보정들은 바람직하지 않은 지터를 유발할 수 있다.
개시 바이어스 전압이 동작 PVTF 파라미터들의 차에 적응시킴으로써 파인 튜닝 범위를 허용하도록 설정될 수 있는, 파인 튜닝를 위하여 아날로그 지연라인을 사용하는 하이브리드 DLL에 대한 필요성이 있다. 부가적으로, 개시 바이어스 신호를 설정하는 것과 하이브리드 DLL에서 위상 로크를 유지하기 위하여 기준 클록의 변화에 응답하여 바이어스 신호를 유지하는 것 사이를 조절하는 수단에 대한 필요성이 있다.
본 발명의 실시예는 조절가능 아날로그 지연라인 및 아날로그 지연을 생성하기 위한 방법을 포함한다. 조절가능 아날로그 지연라인은 아날로그 위상 생성기, 파인 바이어스 생성기, 및 파인 지연라인을 포함한다. 파인 지연라인은 파인 지연 입력 및 지연된 출력간에 파인 지연 크기를 가진 지연을 생성하도록 구성될 수 있다. 적어도 하나의 파인 바이어스 신호는 파인 지연라인의 파인 지연 크기를 제어하도록 사용될 수 있다. 파인 바이어스 신호의 생성은 파인 바이어스 생성기에 의하여 제어될 수 있다. 파인 바이어스 생성기는 아날로그 위상 생성기로부터의 바이어스 신호와 관련된 개시 바이어스 신호에 응답할 수 있다. 이러한 개시 바이어스 신호는 파인 지연라인에 대한 파인 튜닝 범위를 인에이블하도록 사용될 수 있다. 일부 실시예들에 있어서, 파인 튜닝 범위는 공급전압, 온도 및 주파수의 동작 파라미터들에 응답하여 설정될 수 있다. 파인 바이어스 신호는 동작 바이어스 신호에 선택적으로 응답할 수 있다. 일부 실시예들에 있어서, 기준신호와 피드백 신호를 비교하는 파인 위상 검출기는 동작 바이어스 신호를 생성할 수 있다.
본 발명의 다른 실시예는 하이브리드 지연라인 및 하이브리드 지연을 생성하는 방법을 포함한다. 하이브리드 지연라인은 코스 지연라인, 아날로그 위상 생성기, 파인 지연라인 및 파인 바이어스 생성기를 포함한다. 코스 지연라인은 적어도 하나의 코스 위상 조절 신호에 관련될 수 있는 코스 지연 크기를 가진다. 이러한 실시예에 있어서, 코스 지연라인은 하이브리드 지연라인을 생성하는 파인 지연라인과 직렬로 접속될 수 있다. 일부 실시예들에 있어서, 적어도 하나의 코스 위상 조절 신호는 기준신호와 피드백 신호를 비교하도록 구성된 코스 위상 검출기에 의하여 제어될 수 있다. 하이브리드 지연라인 실시예에서 파인 지연라인 및 파인 바이어스 생성기의 동작은 이전에 기술된 조절가능 아날로그 지연라인 실시예와 유사하다.
본 발명의 다른 실시예는 DLL 및 기준신호에 지연된 출력 위상 로크를 생성하기 위한 방법을 포함한다. DLL은 아날로그 위상 생성기, 코스 루프 및 파인 루프를 포함한다. 파인 루프는 파인 위상 검출기, 파인 바이어스 생성기 및 파인 지연라인을 포함한다. 파인 지연라인을 통한 파인 지연 크기는 개시 바이어스 신호 또는 동작 바이어스 신호중 하나에 응답하여 파인 바이어스 생성기에 의하여 생성될 수 있는 적어도 하나의 파인 바이어스 신호에 의하여 제어될 수 있다. 조절가능 아날로그 지연라인 실시예와 관련하여 앞서 설명된 바와같이, 개시 바이어스 신호는 아날로그 위상 생성기에 의하여 생성될 수 있다. 다른 한편으로, 동작 바이어스 신호는 파인 지연 크기가 증가하거나 또는 감소되어야 하는지를 결정하기 위한 파인 위상 검출기에서 기준신호와 피드백 신호간의 비교의 결과로서 생성될 수 있다. 코스 루프는 코스 위상 검출기, 코스 지연라인 및 코스 지연라인과 직렬로 접속된 파인 지연라인을 포함한다. 코스 지연라인을 통한 지연은 코스 지연 크기가 증가되거나 또는 감소되어야 하는지의 여부를 결정하기 위하여 기준신호와 피드백 신호의 비교를 수행하는 코스 위상 검출기에 의하여 생성될 수 있는 적어도 하나의 코스 위상 조절 신호에 의하여 제어될 수 있다. 피드백 경로는 피드백 신호에 지연된 출력을 접속함으로써 코스 루프 및 파인 루프를 폐쇄한다. 일부 실시예들에 있어서, 피드백 경로는 반도체 장치상의 다른 회로의 지연을 에뮬레이트(emulate)하는 버퍼 레플리카(replica)를 포함할 수 있다.
본 발명의 다른 실시예는 하이브리드 DLL 클록 시스템에서 위상 로크를 달성하고 유지하기 위한 방법을 포함한다. 첫째, 아날로그 위상 생성기는 위상 생성기 바이어스 신호를 조절하여 아날로그 위상 생성기의 지연 크기를 조절함으로써 기준신호에 대하여 위상 관계를 가진 입력 신호에 대하여 위상 로크를 획득할 수 있다. 위상 생성기 바이어스 신호 또는 버퍼링된 버전은 파인 지연라인에 대하여 개시 바이어스 신호를 생성하기 위하여 사용될 수 있다. 개시 바이어스 신호가 파인 지연라인에서 개시 파인 지연 크기를 세팅하도록 하는 경우에, 코스 위상 검출기에서의 기준신호 및 피드백 신호의 비교에 응답하여 코스 지연 크기를 조절함으로써 코스 위상 로크가 획득될 수 있다. 일단 코스 위상 로크가 획득되면, 파인 위상 검출기 및 파인 지연라인은 파인 위상 로크를 유지하기 위하여 인에이블될 수 있다. 파인 위상 검출기는 파인 지연라인에서 파인 지연 크기를 제어하기 위하여 파인 바이어스 생성기가 사용할 수 있는 동작 바이어스 신호를 생성하기 위하여 기준신호와 피드백 신호를 비교한다.
본 발명의 다른 실시예는 여기에 기술된 본 발명에 따른 적어도 하나의 조절가능 아날로그 지연 라인을 포함하는 반도체 장치를 포함한다.
본 발명의 또 다른 실시예는 반도체 웨이퍼 상에 제조된 본 발명에 따른 조절가능 아날로그 지연라인을 통합한 다수의 반도체 메모리들을 포함한다.
본 발명에 따른 또 다른 실시예는 입력장치, 출력장치, 프로세서 및 메모리 장치를 포함하는 전자 시스템을 포함한다. 메모리 장치는 본 발명에 따른 조절가능 아날로그 지연라인을 통합한 적어도 하나의 반도체 메모리를 포함한다.
도면에서 본 발명을 구현하기 위한 최상의 모드라고 생각되는 것들이 도시된다.
도 1은 특히 파인 지연라인, 파인 바이어스 생성기 및 코스 지연라인을 포함하는 전형적인 DLL의 블록도.
도 2는 전형적인 파인 위상 검출기의 블록도.
도 3은 전형적인 파인 지연라인의 블록도.
도 4는 전형적인 파인 바이어스 생성기의 블록도.
도 4A는 파인 바이어스 생성기에서 사용될 수 있는 전형적인 바이어스 어댑터의 블록도.
도 5는 전형적인 아날로그 위상 생성기의 블록도.
도 6은 본 발명에 따른 지연라인을 포함하는 다수의 반도체 장치들을 포함하 는 반도체 웨이퍼를 도시한 도면.
도 7은 본 발명에 따른 지연라인을 포함하는 다수의 반도체 메모리를 도시한 전자 시스템 도면.
이하의 설명에서는 회로들 및 기능들이 본 발명을 불명료하게 하지 않도록 블록도 형태로 도시될 수 있다. 역으로, 도시되고 기술된 특정 회로 구현들은 단지 예시적이며 여기에서 다른 방식으로 특정되지 않는 한 본 발명을 구현하기 위한 유일한 방식으로 해석되지 않아야 한다. 부가적으로, 블록 정의들 및 다양한 블록들간의 논리회로의 부분은 특정 구현을 예시한다. 본 발명이 다수의 다른 분할 해법들에 의하여 실시될 수 있다는 것이 당업자에게 명백할 것이다. 대부분의 경우에, 타이밍 고려사항들 등에 관한 세부사항들은 세부사항들이 본 발명을 완전히 이해하는데 불필요한 경우에 생략되며 당업자의 능력내에 있다.
용어 "버스"는 데이터, 어드레스들, 제어 또는 상태와 같은 하나 이상의 다양한 유형의 정보를 전송하기 위하여 사용될 수 있는 다수의 신호들 또는 컨덕터들을 언급하기 위하여 사용된다. 부가적으로, 버스 또는 신호들의 집합은 신호로서 언급될 수 있다. 용어 "어서트(assert)" 및 "니게이트(negate)"는 신호, 상태 비트 또는 유사한 장치를 논리적 참 상태 또는 논리적 거짓 상태로 표현할때 각각 사용된다. 만일 논리적 참 상태가 논리 레벨 1이면, 논리적 거짓 상태는 논리 레벨 0일 것이다. 역으로, 만일 논리적 참 상태가 논리 레벨 0이면, 논리적 거짓 상태는 논리 레벨 1일 것이다.
아날로그 지연라인을 사용할때, 아날로그 지연라인에서 지연량을 제어하는 바이어스 신호에 대한 시작점을 선택하는 것은 문제가 될 수 있다. 바이어스 점의 임의의 선택은 프로세스, 온도, 전압 및 지연된 신호의 주파수의 동작 변동들을 고려하지 않을 수 있다. 본 발명은 동작 변동들을 고려하여 시작 바이어스 신호(개시 바이어스 신호로 언급됨)를 생성하고 시작점 또는 "스위트 스폿(sweet spot)"을 생성하여, 아날로그 지연라인이 정상 동작으로 스위칭될때 파인 튜닝 범위가 개시 점 이상 및 이하로 되도록 한다. 본 발명은 전형적인 용도로서 하이브리드 DLL 시스템과 관련하여 설명된다.
도 1은 완전한 하이브리드 DLL(100)의 블록도를 도시한다. 개별 엘리먼트들의 세부사항들을 기술하기전에 전체 DLL(100)의 기본적인 동작이 기술될 것이다. 기준신호(105)는 코스 지연라인(120), 코스 위상 검출기(110) 및 파인 위상 검출기(130)에 접속된다. 코스 지연라인(120)으로부터의 코스 지연출력(125)은 파인 지연라인(200)의 입력에 접속된다. 파인 지연라인(200)은 지연된 출력(239) 및 역 지연된 출력(238)을 생성할 수 있다. 일부 응용들에 있어서, 역 지연된 출력(238)은 필수적이 아니라 선택적일 수 있다. 지연된 출력(239)은 피드백 신호(195) 또는 선택 버퍼 레플리카(replica)(194)에 접속될 수 있다. 피드백 신호(195)는 코스 위상 검출기(110) 및 파인 위상 검출기(130)에 접속된다. 버퍼 레플리카(194)는 다른 회로를 나타내는 지연을 생성함으로써 반도체 장치상에 다른 회로를 에뮬레이트하도록 구현될 수 있다. 에뮬레이트될 다른 회로의 예들은 클록 트리, 출력 버퍼, 및 입력 버퍼와 관련한 출력 버퍼를 포함한다. DLL(100)에 대한 이유 및 DLL(100)의 응용에 따라 더 많은 회로들이 에뮬레이트될 수 있다. 부가적으로, 버퍼 레플리카(194)를 생성하는 것보다 오히려, 일부 구현들에 있어서 다른 회로 그 자체는 버퍼 레플리카(194)의 위치에서 피드백 루프에 배치될 수 있다. 도 1에는 아날로그 위상 생성기(180)가 도시되어 있다. 아날로그 위상 생성기(180)는 이하에서 더 상세히 설명되는 바와같이 파인 바이어스 생성기(240)에 위상 생성기 바이어스 신호(189)를 제공할 수 있다.
코스 루프는 코스 지연라인(120)의 코스 지연 크기를 제어하는 적어도 하나의 코스 위상 조절 신호(115)를 생성하기 위하여 기준신호(105) 및 피드백 신호(195)를 포함하는 코스 위상 검출기(110)에 의하여 폐쇄될 수 있다.
파인 루프는 파인 지연라인(200)의 파인 지연 크기를 세팅할 수 있는 적어도 하나의 파인 바이어스 신호(249)를 제어하도록 파인 바이어스 생성기(240)에 의하여 사용될 수 있는 동작 바이어스 신호(149)를 생성하기 위하여 기준신호(105)와 피드백 신호(195)를 비교하는 파인 위상 검출기(130)에 의하여 폐쇄될 수 있다.
전형적인 코스 위상 검출기(110) 및 전형적인 코스 지연라인(120)은 도 1에 도시된 것보다 더 상세히 도시되지 않는다. 그러나, 기본적인 동작은 간략하게 기술된다. 종래에, 디지털 코스 위상 검출기(110)는 기준신호(105)와 피드백 신호(195)의 클록 에지들을 비교하는 코스 위상 비교기를 포함한다. 본 출원에 따르면, 이러한 위상 비교는 두개의 신호들(105, 195)의 상승 에지들, 하강 에지들 또는 양 에지들에 대하여 수행될 수 있다. 위상 비교는 버퍼링된 출력의 지연 크기가 기준신호(105) 및 피드백 신호(195)를 근접 정렬시키는 방식으로 증가, 감소 또 는 동일하게 유지되는지의 여부를 결정하기 위하여 기준신호(105) 및 피드백 신호(195)간의 위상차를 검사한다. 코스 위상 검출기(110)는 코스 지연 크기가 변화되어야 하는 방법을 지시하는 적어도 하나의 코스 위상 조절 신호(115)를 생성할 수 있다.
예컨대, 코스 지연라인(120)은 20개의 선택가능 지연 탭들을 포함하며, 현재 선택된 지연 탭은 14개이다. 코스 위상 검출기(110)는 기준신호(105) 및 피드백 신호(195)의 상승 에지들을 비교할 수 있으며, 피드백 신호(195)가 기준신호(105)에 선행하는지를 결정한다. 결과로서, 코스 지연 크기는 더 지연될 필요가 있다. 따라서, 코스 위상 검출기(110)는 지연 탭(15)의 선택을 지시하기 위하여 적어도 하나의 코스 위상 조절 신호(115)를 사용할 수 있다. 결국, 루프는 기준신호(105) 및 피드백 신호(195)의 비교된 에지들이 실질적으로 정렬되고 코스 루프가 위상 로크되는 것으로 고려되는 평형점(equilibrium point)에 도달한다.
불행하게도, 다양한 지연 탭들로부터 이용가능한 이산 시간 지연으로 인하여, 코스 루프는 비교된 에지들이 파인 정렬되지 않기 때문에 두 개의 인접한 탭들 사이에서 역방향 및 순방향으로 바운스될 수 있어서 결과적인 지연 출력(239)에서 지터가 유발된다. 부가적으로, 코스 루프는 하나의 지연 탭상에 로크될 수 있으나 부적절한 왜곡이 기준신호(105) 및 피드백 신호(195)사이에 존재할 것이다. 물론, 코스 지연라인(120) 및 코스 위상 검출기(110)는 하나의 전형적인 구현이다. 본 발명은 다른 타입의 코스 지연을 포함하는 다양한 다른 구현들에서 실시될 수 있다. 예컨대, 코스 지연 출력(125)은 동기 미러 지연과 같은 다른 구현들의 결과로 서 생성될 수 있다. 또한, 코스 지연라인은 코스 지연라인내에서 그 자체의 코스 및 파인 지연 조절들을 포함하는 다중 스테이지들에서 구현될 수 있다.
코스 지연라인(120)과 직렬로 아날로그 파인 지연라인(200)을 포함하는 파인 루프를 구현하는 것은 기준신호(105) 및 피드백 신호(195)간에 더 파인한 매칭을 위하여 지연된 출력(239)을 파인 튜닝할 수 있으며 이에따라 코스 루프로부터 잠재적 지터 및 왜곡이 제거된다. 파인 루프의 파인 위상 검출기(130) 부분은 도 2에 도시되어 있다. 위상 비교기(132)는 코스 위상 검출기(110)에 의하여 수행되는 것과 유사한 위상 비교를 수행할 수 있다. 그러나, 파인 위상 검출기(130)내의 위상 비교기(132)는 코스 위상 조절 신호들(115)보다 오히려 업 펄스(134) 및 다운 펄스(136)를 생성할 수 있다. 비교에 따르면, 업 펄스(134), 다운 펄스(136), 또는 양 펄스들이 생성되거나 또는 양 펄스 모두가 생성되지 않을 수 있다. 업 펄스(134) 및 다운 펄스(136)는 파인 위상 조절 신호(142)를 제어하기 위하여 전하 펌프(140)에 의하여 사용될 수 있다. 파인 위상 조절 신호(142)는 파인 지연라인(200)을 통해 적정 파인 지연 크기에 비례할 수 있는 전압 레벨을 가진 바이어스 신호이다. 전하 펌프(140)는 파인 위상 조절 신호(142)를 상향 또는 하향 이동시키기 위하여 업 펄스(134) 및 다운 펄스(136)를 사용할 수 있다. 루프 필터(144)는 동작 바이어스 신호(149)를 생성하고 파인 루프에 대한 1차 폐루프 응답을 보장하기 위하여 파인 위상 조절 신호(142)를 적분함으로써 동작 바이어스 신호(149)를 생성하도록 사용될 수 있다. 파인 바이어스 생성기(240)는 파인 지연라인(200)의 파인 지연 크기를 제어하기 위한 적어도 하나의 파인 바이어스 신호(249)를 생성하 기 위하여 동작 바이어스 신호(149)를 버퍼링할 수 있다.
예컨대, 만일 피드백 신호(195)가 기준신호(105)보다 늦으면, 지연은 파인 지연라인(200)으로부터 제거될 필요가 있을 수 있다. 피드백 신호(195) 및 기준신호(105)사이의 에지 오정렬을 검출하는 파인 위상 검출기(130)는 다운 펄스(136)를 생성할 수 있다. 전하 펌프(140)는 동작 바이어스 신호(149)를 생성하기 위하여 루프 필터(144)에 의하여 필터링 및 평활될 수 있는 파인 위상 조절 신호(142)의 전압 레벨을 비례적으로 낮추기 위하여 다운 펄스(136)를 사용할 수 있다. 파인 바이어스 생성기(240)는 낮은 동작 바이어스 신호(149)에 응답하여 적어도 하나의 파인 바이어스 신호(249)를 조절할 수 있으며, 이에 따라 파인 지연라인(200)은 비례적으로 파인 지연 크기를 감소시킬 수 있다.
파인 지연라인(200)은 도 3에 상세히 도시되어 있다. 클록 스플리터(205)는 클록 신호(212) 및 역 클록 신호(214)를 생성하기 위하여 코스 지연 출력(125)을 수신한다. 클록 신호(212) 및 역 클록 신호(214)는 일련의 차동 버퍼들(220)을 통해 전파한다. 이러한 일련의 차동 버퍼들(220)은 또한 전압 제어된 지연라인(VCDL; voltage controlled delay line)로서 언급될 수 있다. 차동 버퍼들(220)을 통과한후에, 레벨 시프터들(225)은 다른 CMOS 회로들에 의하여 사용하는 전형적인 CMOS 레벨들로 지연된 클록 및 역 지연된 클록을 리턴한다. VCDL에서 차동 버퍼들의 수는 파인 지연라인(200)에서 얼마나 큰 파인 지연 크기가 필요한지에 따라 변화할 수 있다. 다수의 버퍼들을 구현하면, 파인 지연라인(200)이 주파수, 프로세스, 전압 및 온도의 큰 변동을 보상할 수 있도록 파인 튜닝 범위가 넓어진다. 다른 한편으로, 추가 차동 버퍼들(220)은 더 많은 전력을 소모하는 것외에 반도체 다이 상에 더 넓은 영역을 필요로 할 것이다.
VCDL의 설계 및 구현은 응용에 따라 다를 수 있다. 도 3은 하나의 전형적인 구현을 도시한다. 도 3의 구현에서, p-채널 파인 바이어스 신호(249P) 및 n-채널 파인 바이어스 신호(249N)는 각각의 차동 버퍼(220)에 입력된다. 이들 파인 바이어스 신호들(249N 및 249P)은 파인 바이어스 신호들(249N 및 249P)에 대한 전압 레벨을 조절함으로써 각각의 차동 버퍼(220)를 통해 지연을 조절한다. 단지 n-채널 파인 바이어스 신호(249N)를 필요로 하거나 또는 단지 p-채널 파인 바이어스 신호(249P)를 필요로 하는 다른 차동 버퍼들(220)이 구현될 수 있다.
지연된 출력(239) 및 역 지연된 출력(238)에 접속된 다중화기들(230)의 쌍은 필요한 경우에 VCDL의 가변 지연을 제거하기 위한 바이패스 메커니즘을 제공한다. 바이패스 메커니즘은 루프 인에이블 신호(118)가 니게이트되는 경우에 클록 신호(212) 및 역 클록 신호(214)를 선택할 수 있거나 또는 루프 인에이블 신호(118)가 어서트되는 경우에 VCDL로부터 지연된 클록 및 지연된 역 클록을 선택할 수 있다.
도 4에 도시된 파인 바이어스 생성기(240)는 n-채널 파인 바이어스 신호(249N) 및 p-채널 파인 바이어스 신호(249P)로 구성된 적어도 하나의 파인 바이어스 신호(249)를 제어하기 위하여 파인 바이어스 버퍼(250)를 포함할 수 있다. 파인 바이어스 버퍼(250)는 바이어스 입력(242)상의 전압 변화들에 응답하여 n-채널 파인 바이어스 신호(249N) 및 p-채널 파인 바이어스 신호(249P)를 연속적으로 조절할 수 있다. 파인 바이어스 신호들(249)을 조절할때, 파인 바이어스 버퍼(250)는 파인 지연라인(200)에서 차동 버퍼들(220)의 전압 스윙(swing) 및 결과적으로 지연을 제어한다. 파인 바이어스 버퍼(250)는 이하에서 더 상세히 설명되는 개시 바이어스 신호(254) 또는 동작 바이어스 신호(149)로부터의 바이어스 입력(242)을 수용할 수 있다. 부가적으로, 루프 인에이블 신호(118)는 니게이트될때 파인 바이어스 버퍼(250)를 디스에이블하기 위하여 사용될 수 있고 p-채널 파인 바이어스 신호(249P) 및 n-채널 파인 바이어스 신호(249N)를 각각 Vcc 및 Vss의 레일들에 근접하게 구동시키며, 이에 따라 파인 지연라인(200)은 루프 인에이블 신호가 니게이트될때 불필요한 전류를 일으키지 않는다.
일부 구현들에 있어서, 파인 바이어스 생성기(240)는 파인 지연라인(200)의 차동 버퍼들(220)을 통해 비교적 일정한 전류를 설정하는 셀프-바이어싱 기술들을 사용함으로써 적어도 하나의 파인 바이어스 신호(249)를 조절할 수 있다. 더욱이, 많은 셀프 바이어싱 기술들은 공급전압 변동들에 실질적으로 무관한 방식으로 전류를 비교적 일정하게 유지할 수 있다. 게다가, 초기에 언급된 바와같이, VCDL은 p-채널 파인 바이어스 신호(249P)만을 필요로할 수 있거나 또는 n-채널 파인 바이어스 신호(249N)만을 필요로 할 수 있다. 파인 바이어스 생성기(240)의 많은 구현들에 있어서 부가 기능은 바이어스 세팅을 결정하는 신호 및 파인 바이어스 신호(249)간의 용량성 결합을 감소시키거나 또는 제거하는 것이며, 이러한 신호는 위상 생성기 N-바이어스 신호(189N), 위상 생성기 P-바이어스 신호(189P) 또는 동작 바이어스 신호(149)의 형태를 가질 수 있다.
개시 바이어스 신호(254)는 아날로그 위상 생성기(180)에 의하여 생성될 수 있다. 도 5에 도시된 전형적인 아날로그 위상 생성기(180)는 그 자체의 피드백 메커니즘을 가진 완전한 DLL일 수 있다. 위상 생성기의 종래의 기능은 입력 클록과 적정 위상 관계로 다중위상 신호들(192)의 세트를 생성하는 것이다. 아날로그 위상 생성기(180)는 위상 검출기(182), 및 파인 위상 라인(200)과 관련하여 앞서 기술된 것과 유사한 바이어스 생성기(186)를 포함한다. 아날로그 위상 생성기(180)는 파인 지연라인(200)과 관련하여 앞서 기술된 것과 유사한 차동 버퍼 엘리먼트들을 포함하는 아날로그 지연 엘리먼트들(188)을 포함한다. 위상 검출기(182)는 위상 생성기 조절 신호(184)를 생성하기 위하여 위상 생성기 피드백 신호(190)와 입력 클록을 비교한다. 바이어스 생성기(186)는 위상 생성기 바이어스 신호들(189P, 189N)을 생성하기 위하여 위상 생성기 조절 신호(184)를 사용한다. 이러한 전형적인 실시예에 있어서, 아날로그 위상 생성기(180)는 다중위상 신호들(192)이 입력 클록에 대하여 90도, 180도, 270도 및 360도로 생성되도록 4개의 동일한 크기의 아날로그 지연들을 포함한다. 많은 다른 위상 관계들은 바람직할 수 있으며 응용에 따라 구현될 수 있다. 360도 다중위상 신호는 입력 클록과의 비교를 위하여 위상 검출기(182)에 다시 공급될 수 있는 하나의 전체 클록 주기를 나타낸다.
도 1에 도시된 실시예에 있어서, 아날로그 위상 생성기(180)의 입력 클록은 지연된 출력(239)에 접속된다. 그러나, 많은 다른 접속점들은 본 발명의 범위내에서 가능하다. 예컨대, 도 1에 도시된 실시예에 있어서, 아날로그 위상 생성기(180)로의 입력은 역 지연된 출력(238), 피드백 신호(195), 또는 기준신호(105) 에 접속될 수 있다.
아날로그 위상 생성기(180)가 위상 로크를 달성할때, 위상 생성기 N-바이어스 신호(189N) 및 위상 생성기 P-바이어스 신호(189P)는 아날로그 지연들이 전압, 온도 및 주파수 변동의 전류 동작 파라미터들에 대하여 튜닝되는 바이어스 전압 레벨을 나타낸다. 마찬가지로, 이들은 아날로그 위상 생성기(180)의 아날로그 지연 엘리먼트들(188)이 파인 지연라인(200)의 차동 버퍼들(220)과 유사하기 때문에 도 3의 파인 지연라인(200)에 대한 적절한 개시 바이어스 신호(254)를 나타낼 수 있다. 물론, 아날로그 위상 생성기(180)의 아날로그 지연 엘리먼트들(188) 및 파인 지연라인(200)사이의 임의의 구현 차이들이 가능하다. 예컨대, 파인 지연라인(200)의 다중화기들(230), 레벨 시프터들(225), 및 클록 스플리터(205)와 같은 엘리먼트들을 아날로그 지연 엘리먼트들(188)에 포함할 필요가 없을 수 있다.
초기에 언급된 도 4를 참조하면, 파인 바이어스 버퍼(250)로의 바이어스 입력(242)은 동작 바이어스 신호(149) 또는 개시 바이어스 신호(254)로부터 선택될 수 있다. 다중화기(258)는 파인 로크 인에이블 신호(117)가 니게이트될때 바이어스 입력(242)에 대한 개시 바이어스 신호(254)를 선택할 수 있거나 또는 파인 로크 인에이블 신호(117)가 어서트될때 바이어스 입력(242)에 대한 동작 바이어스 신호(149)를 선택할 수 있다.
개시 바이어스 신호(254)는 위상 생성기 P-바이어스 신호(189P)에 선택적으로 접속될 수 있다(도 4에 점선으로 도시됨). 선택적으로, 개시 바이어스 신호(254)는 개시 바이어스 신호(254)를 조절하기 위하여 튜닝가능할 수 있는 바이어 스 어댑터(252)의 출력(253)에 결합될 수 있다. 바이어스 어댑터(252)는 위상 생성기 N-바이어스 신호(189N)가 버퍼링되도록 허용하며, 위상 생성기 N-바이어스 신호(189N)의 n-채널 바이어스 레벨보다 오히려 p-채널 바이어스 레벨에서 개시 바이어스 신호(254)를 생성한다. 위상 생성기 N-바이어스 신호(189N)를 버퍼링하면, 아날로그 위상 생성기(180) 및 파인 바이어스 생성기(240)간의 잠재적 용량성 결합으로부터 격리될 수 있다.
도 4A는 본 발명에 따른 바이어스 어댑터(252)의 전형적인 구현을 기술한다. 바이어스 어댑터(252)의 다른 구현이 가능하다는 것은 당업자에게 명백할 것이다. 예컨대, p-채널 바이어스 레벨보다 오히려 n-채널 바이어스 레벨을 수용하는 대안 파인 바이어스 버퍼(도시안됨)를 설계하는 것이 유리할 수 있다. 이러한 경우에, 바이어스 어댑터(252)는 아날로그 위상 생성기(180)로부터의 p-채널 바이어스 레벨을 대안 파인 바이어스 버퍼에 적합한 n-채널 바이어스 레벨로 변환하도록 설계될 수 있다. 부가적으로, 바이어스 어댑터(252)는 회로 토폴로지들의 차이를 조절하고 위상 생성기 N-바이어스 신호(189N)에 대하여 개시 바이어스 신호를 정재하도록 퓨즈들, 플래시 메모리, EPROM, 또는 EEPROM과 같은 프로그램가능 엘리먼트들(도시안됨)을 사용하여 재구성가능할 수 있다. 바이어스 어댑터(252)를 재구성하면, 더 적합한 파인 튜닝 범위를 가진 개시 바이어스 신호가 생성될 수 있다. 이러한 재구성가능성은 예컨대 위상 생성기 N-바이어스 신호에 접속된 n-채널 트랜지스터들의 크기 또는 수를 수정함으로써 달성될 수 있다. 물론, 바이어스 어댑터를 구성하기 위한 다른 방법은 당업자에게 명백할 것이다.
동작시에, DLL(100)에서 위상 로크를 수행하는 것은 다음과 같이 진행할 수 있다. 첫째, 파인 루프 및 코스 루프에서의 위상 로크는 디스에이블될 수 있으며, 파인 지연라인(200)은 루프 인에이블 신호(118)를 니게이트함으로써 바이패스된다. 도 1에서, 루프 인에이블 신호(118)는 아날로그 위상 생성기(180)로부터 발생하는 것으로 도시된다. 그러나, 루프 인에이블 신호(118)는 위상 로크 프로세스를 제어하는 다른 기능 블록들 또는 상태 머신(도시안됨)중 하나에 의하여 용이하게 생성될 수 있다. 코스 루프 및 파인 루프가 디스에이블되는 경우에, 아날로그 위상 생성기(180)는 그것의 입력 클록에 섭동(perturbation)의 복잡성을 추가하지 않고 위상 로크를 달성할 수 있다.
아날로그 위상 생성기(180)가 위상 로크를 달성할때, 위상 생성기 바이어스 신호들(189P, 189N)은 개시 바이어스 신호(254)로서 파인 바이어스 생성기(240)에 의하여 사용될 수 있다. 개시 바이어스 신호(254)는 프로세스, 전압, 온도 및 주파수의 동작 파라미터들을 제공하기 위해 보상되는 개시 점 이상 및 이하의 실질적인 파인 튜닝 범위를 제공할 수 있는 파인 지연라인(200)의 파인 지연 크기에 대한 바람직한 개시 점을 나타낸다.
개시 점 및 파인 튜닝 범위 세트로, 코스 루프는 루프 인에이블 신호(118)를 어서트함으로써 기준신호(105)에 위상 로크되도록 인에이블될 수 있다. 루프 인에이블 신호(118)의 어서트는 또한 개시 바이어스 신호(254)에 의한 파인 지연 크기 세트가 코스 루프의 전체 지연에 참여할 수 있도록 파인 지연라인(200)로부터의 바이패스를 제거할 수 있다. 일단 코스 루프가 위상 로크되면, 파인 루프는 파인 로 크 인에이블 신호(117)를 어서트함으로써 인에이블될 수 있다. 파인 루프가 인에이블되면, 파인 바이어스 생성기(240)는 아날로그 위상 생성기(180)로부터 유도된 개시 바이어스 신호(254)보다 오히려 파인 위상 검출기(130)에 의하여 생성된 동작 바이어스 신호(149)를 사용할 수 있다. 이때에, 파인 루프는 프로세스, 전압, 온도 및 기준 클록의 주파수의 임의의 변동들을 보상하기 위하여 파인 지연 크기로 가변 파인 조절을 연속적으로 생성할 수 있다. 일반적으로, 코스 지연 및 파인 지연을 포함하는 DLL들에서, 일단 코스 루프가 위상 로크되면, 코스 루프에 대한 수정은 최종 지연 출력에서의 잠재적인 큰 지터를 방지하기 위하여 디스에이블될 수 있다. 지연된 출력에 대한 추가 수정들은 파인 지연라인을 사용하여 달성될 수 있다. 아날로그 파인 지연라인은 아날로그 파인 지연라인들이 파인 조절을 고속으로 수행하여 로크 및 응답 시간을 고속으로 수행할 수 있기 때문에 디지털 파인 지연라인에 비하여 바람직할 수 있다. 부가적으로, 아날로그 조절들이 연속적이기 때문에, 디지털 파인 지연라인에 의하여 유발될 수 있는 이산 지터는 제거될 수 있다.
초기에 언급된 바와같이, 파인 지연라인(200)에서 가능한 파인 튜닝 범위는 직렬로 사용되는 다른 버퍼들(220)의 수에 따를 수 있다. 예컨대, 파인 지연라인(200)은 최대 지연에서 기준신호(105)의 주기(Tck)의 약 1/2의 지연을 제공할 수 있도록 구성될 수 있다. 이 구성에서, 개시 바이어스 신호(254)는 동작 파라미터들에 따라 중간점의 임의의 위치 또는 약 1/4 Tck에서 파인 지연라인(200)에 대한 초기 지연을 세팅할 수 있다. 이러한 구성에서, 파인 지연라인(200)은 1/2 Tck사 이의 튜닝 범위 및 파인 지연라인(200)의 최소 지연을 지원할 수 있다.
도 6에 도시된 바와같이, 본 발명에 따른 반도체 웨이퍼(400)는 여기에 기술된 조절가능 아날로그 지연라인을 통합한 다수의 반도체 장치들(300)을 포함한다. 물론, 반도체 장치(300)가 예컨대 유리상 실리콘(SOG) 기판 또는 사파이어상 실리콘(SOS) 기판과 같은 절연체상 실리콘(SOI) 기판, 갈륨 비소 웨이퍼, 인듐 인화물 웨이퍼 또는 다른 벌크 반도체 기판과 같이 실리콘 웨이퍼와 다른 기판들상에 제조될 수 있다. 여기에 사용된 바와같이, 용어 "웨이퍼"는 모든 이러한 기판들을 포함한다.
도 7에 도시된 바와같이, 본 발명에 따른 전자 시스템(500)은 입력 장치(510), 출력 장치(520), 프로세서(530) 및 메모리 장치(540)를 포함한다. 메모리 장치(540)는 DRAM 장치에 여기에 기술된 조절가능 아날로그 지연라인을 통합한 적어도 하나의 반도체 메모리(300')를 포함한다. 반도체 메모리(300')는 예컨대 정적 RAM(SRAM) 장치들 및 플래시 메모리 장치들을 포함하는 DRAM과 다르거나 또는 이 DRAM에 부가하여 다양한 장치들을 포함할 수 있다.
비록 본 발명이 특정 실시예들과 관련하여 기술되었을지라도, 본 발명은 이들 기술된 실시예들에 제한되지 않는다. 오히려, 본 발명은 기술된 본 발명의 원리들에 따라 동작하는 모든 균등 장치들 또는 방법들을 본 발명의 범위내에 포함하는 첨부된 청구항들에 의해서만 제한된다.

Claims (33)

  1. 적어도 하나의 파인 바이어스 신호(fine bias signal)를 제어하도록 구성된 파인 바이어스 생성기로서, 아날로그 위상 생성기로부터의 위상 생성기 바이어스 신호와 관련된 개시 바이어스 신호 또는 동작 바이어스 신호에 응답하는, 상기 파인 바이어스 생성기; 및
    파인 지연 입력 및 지연된 출력을 포함하는 파인 지연 라인으로서, 상기 적어도 하나의 파인 바이어스 신호와 관련된 파인 지연 크기 만큼 상기 파인 지연 입력에 대하여 상기 지연된 출력을 지연시키도록 구성된, 상기 파인 지연라인을 포함하는, 조절가능 지연라인(adjustable delay line).
  2. 제 1항에 있어서, 기준신호(reference signal)에 동작가능하게 접속되고, 적어도 하나의 코스 위상 조절 신호(coarse phase adjustment signal)와 관련된 코스 지연 크기만큼 상기 기준신호에 대하여 코스 지연 출력을 지연시키도록 구성된 코스 지연라인을 더 포함하는, 조절가능 지연라인.
  3. 제 2항에 있어서, 상기 파인 지연 크기가 증가되거나 또는 감소되어야 하는지의 여부를 나타내는 상기 동작 바이어스 신호를 생성하기 위하여 피드백 신호와 상기 기준신호를 비교하도록 구성된 파인 위상 검출기를 더 포함하는, 조절가능 지연라인.
  4. 제 2항에 있어서, 아날로그 위상 생성기는 상기 위상 생성기 바이어스 신호를 생성하여 상기 아날로그 위상 생성기의 지연 크기를 제어함으로써 상기 기준신호와 위상 관련된 입력 신호에 위상 로크(phase lock)시키도록 구성되며;
    상기 적어도 하나의 코스 위상 조절 신호를 생성하기 위하여 상기 기준신호와 피드백 신호를 비교하도록 구성된 코스 위상 검출기,
    상기 동작 바이어스 신호(operating bias signal)를 생성하기 위하여 상기 기준신호와 상기 피드백 신호를 비교하도록 구성된 파인 위상 검출기, 및
    상기 피드백 신호에 상기 지연된 출력을 동작가능하게 결합하는(coupling) 피드백 경로를 더 포함하는, 조절가능 지연라인.
  5. 제 4항에 있어서, 상기 코스 위상 검출기는 루프 인에이블 신호가 어서트(assert)될 때 인에이블되도록 구성되는, 조절가능 지연라인.
  6. 제 4항에 있어서, 상기 피드백 경로는 버퍼 지연을 에뮬레이트(emulate)하도록 구성된 버퍼 레플리카(buffer replica)를 선택적으로 포함하며, 상기 버퍼 레플리카의 입력은 상기 지연된 출력에 동작가능하게 결합되며, 상기 버퍼 레플리카의 출력은 상기 피드백 신호에 동작가능하게 결합되는, 조절가능 지연라인.
  7. 제 3항 또는 제 4항에 있어서, 상기 파인 위상 검출기는 상기 파인 위상 검 출기로부터의 파인 위상 조절 신호를 필터링함으로써 상기 동작 바이어스 신호를 생성하도록 구성된 루프 필터를 포함하는, 조절가능 지연라인.
  8. 제 1항, 제 2항 또는 제 4항 중 어느 한 항에 있어서, 상기 파인 바이어스 생성기는 파인 로크 인에이블 신호(fine lock enable signal)가 니게이트(negate)될때 상기 개시 바이어스 신호에 응답하며, 상기 파인 로크 인에이블 신호가 어서트될때 상기 동작 바이어스 신호에 응답하는, 조절가능 지연라인.
  9. 제 8항에 있어서, 상기 파인 로크 인에이블 신호는 코스 루프가 위상 로크를 달성할때 어서트되는, 조절가능 지연라인.
  10. 제 1항, 제 2항 또는 제 4항 중 어느 한 항에 있어서, p-채널 바이어스 레벨을 가진 상기 위상 생성기 바이어스 신호는 상기 개시 바이어스 신호에 동작가능하게 결합되는, 조절가능 지연라인.
  11. 제 10항에 있어서, 상기 아날로그 위상 생성기는 공급전압, 온도 및 주파수의 동작 파라미터들에서 상기 파인 지연라인에 대한 실질적인 튜닝 범위를 설정하기 위하여 상기 개시 바이어스 신호를 수정하도록 구성되는, 조절가능 지연라인.
  12. 제 1항, 제 2항 또는 제 4항중 어느 한 항에 있어서, 상기 위상 생성기 바이 어스 신호에 동작가능하게 접속되고 상기 개시 바이어스 신호를 생성하도록 구성된 바이어스 어댑터를 더 포함하는, 조절가능 지연라인.
  13. 제 12항에 있어서, 상기 바이어스 어댑터는 공급 전압, 온도 및 주파수의 동작 파라미터들에서 상기 파인 지연라인에 대한 실질적인 튜닝범위를 설정하기 위하여 상기 개시 바이어스 신호를 수정하도록 구성되는, 조절가능 지연라인.
  14. 제 1항, 제 2항 또는 제 4항 중 어느 한 항에 있어서, 상기 파인 바이어스 생성기는 루프 인에이블 신호가 어서트될때 인에이블되도록 구성되는, 조절가능 지연라인.
  15. 제 1항, 제 2항 또는 제 4항 중 어느 한 항에 있어서, 상기 파인 지연라인은 루프 인에이블 신호가 니게이트될때 바이패스되도록 구성되는, 조절가능 지연라인.
  16. 제 1항, 제 2항 또는 제 4항 중 어느 한 항에 있어서, 상기 파인 바이어스 생성기는 파인 로크 인에이블 신호가 니게이트될때 상기 개시 바이어스 신호에 응답하며, 상기 파인 로크 인에이블 신호가 어서트될때 상기 동작 바이어스 신호에 응답하는, 조절가능 지연라인.
  17. 제 1항, 제 2항 또는 제 4항 중 어느 한 항에 있어서, 반도체 장치를 더 포 함하며, 상기 조절가능한 지연 라인은 상기 반도체 장치의 적어도 일부분을 포함하는, 조절가능 지연라인.
  18. 제 17항에 있어서, 반도체 웨이퍼를 더 포함하며,
    상기 반도체 웨이퍼는 상기 조절가능 지연라인을 포함하는 적어도 하나의 반도체 장치를 포함하는, 조절가능 지연라인.
  19. 제 17항에 있어서,
    적어도 하나의 입력장치;
    적어도 하나의 출력장치;
    적어도 하나의 프로세서; 및
    메모리 장치로서 구성된 반도체 장치를 더 포함하는, 조절가능 지연라인.
  20. 아날로그 지연을 생성하기 위한 방법으로서:
    기준신호와 관련된 입력 신호 위상으로 아날로그 위상 생성기를 위상 로크시킴으로써 위상 생성기 바이어스 신호를 생성하는 단계;
    개시 바이어스 신호에 상기 위상 생성기 바이어스 신호를 결합(join)하는 단계;
    상기 개시 바이어스 신호 또는 동작 바이어스 신호 중 하나에 응답하여 적어도 하나의 파인 신호를 생성하는 단계; 및
    상기 적어도 하나의 파인 바이어스 신호와 관련하여 파인 지연 크기를 조절함으로써 파인 지연라인에 대한 입력에 대하여 지연된 출력을 지연시키는 단계를 포함하는, 아날로그 지연 생성 방법.
  21. 제 20항에 있어서, 상기 파인 지연 크기가 증가되거나 또는 감소되어야 하는지의 여부를 나타내는 동작 바이어스 신호를 생성하기 위하여 피드백 신호와 상기 기준신호를 비교하는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  22. 제 21항에 있어서, 적어도 하나의 코스 지연 조절 신호와 관련된 코스 지연 크기 만큼 기준 입력에 대하여 코스 지연 출력을 지연시키는 단계; 및
    상기 코스 지연 출력으로 상기 파인 지연라인의 입력을 구동시키는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  23. 제 22항에 있어서, 상기 코스 지연 크기가 증가되거나 또는 감소되어야 하는지의 여부를 나타내는 적어도 하나의 코스 위상 조절 신호를 생성하기 위하여 상기 피드백 신호와 상기 기준신호를 비교하는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  24. 제 23항에 있어서, 상기 파인 지연 크기가 증가되거나 또는 감소되어야 하는지의 여부를 나타내는 상기 동작 바이어스 신호를 생성하기 위하여 상기 피드백 신 호와 상기 기준신호를 비교하는 단계; 및
    상기 피드백 신호에 상기 지연된 출력을 동작가능하게 결합함으로써 피드백 루프를 달성하는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  25. 제 23항 또는 제 24항에 있어서, 루프 인에이블 신호가 어서트될때 적어도 하나의 코스 위상 조절 신호를 생성하기 위하여 상기 피드백 신호와 상기 기준신호를 비교할 수 있게 하는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  26. 제 21항 내지 제 23항중 어느 한 항에 있어서, 상기 동작 바이어스 신호가 생성되도록, 상기 피드백 신호와 상기 기준신호를 비교하여 생성된 파인 위상 조절 신호를 필터링하는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  27. 제 20항 내지 제 23항중 어느 한 항에 있어서, 루프 인에이블 신호가 니게이트될때 상기 지연된 출력의 지연을 바이패스시키는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  28. 제 20항 내지 제 23항중 어느 한 항에 있어서, 상기 위상 생성기 바이어스 신호 생성 단계는 공급 전압, 온도 및 주파수의 동작 파라미터들에서 상기 파인 지연라인에 대한 실질적인 튜닝범위를 설정하는, 아날로그 지연 생성 방법.
  29. 제 20항 내지 제 23항중 어느 한 항에 있어서, 상기 개시 바이어스 신호에 상기 위상 생성기 바이어스 신호를 결합하는 상기 단계는 동작가능한 결합에 의하여 또는 상기 위상 생성기 바이어스 신호를 버퍼링함으로써 수행되는, 아날로그 지연 생성 방법.
  30. 제 20항 내지 제 23항중 어느 한 항에 있어서, 루프 인에이블 신호가 어서트될때 상기 적어도 하나의 파인 바이어스 신호를 인에이블하는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  31. 제 20항 내지 제 23항중 어느 한 항에 있어서, 루프 인에이블 신호가 니게이트될때 상기 파인 지연라인을 바이패스하는 단계를 더 포함하는, 아날로그 지연 생성 방법.
  32. 제 20항 내지 제 23항중 어느 한 항에 있어서, 상기 적어도 하나의 파인 바이어스 신호는 파인 로크 인에이블 신호가 니게이트될때 상기 개시 바이어스 신호에 응답하여 생성되며, 상기 파인 로크 인에이블 신호가 어서트될때 상기 동작 바이어스 신호에 응답하여 생성되는, 아날로그 지연 생성 방법.
  33. 클록 시스템에서 위상 로크를 달성하기 위한 방법으로서,
    위상 생성기 바이어스 신호를 조절함으로써 아날로그 위상 생성기에서 기준 신호에 대한 위상 로크를 획득하는 단계;
    개시 바이어스 신호에 상기 위상 생성기 바이어스 신호를 결합하는 단계;
    상기 개시 바이어스 신호를 사용하여 파인 지연라인의 파인 지연 크기를 제어하는 단계;
    코스 지연라인 및 상기 개시 바이어스 신호를 사용하는 상기 파인 지연라인을 사용하여 피드백 신호와 상기 기준신호 간에 코스 위상 로크를 획득하는 단계;
    상기 기준신호와 상기 피드백 신호를 비교함으로써 파인 위상 검출기로부터 동작 바이어스 신호를 생성하는 단계;
    상기 코스 위상 로크를 획득한 후에 상기 개시 바이어스 신호를 사용하는 것으로부터 상기 동작 바이어스 신호를 사용하는 것으로 상기 파인 지연 크기의 제어를 스위칭하는 단계; 및
    상기 코스 지연라인 및 상기 동작 바이어스 신호를 사용하는 상기 파인 지연라인을 사용하여 상기 피드백 신호 및 상기 기준신호간에 파인 위상 로크를 획득하는 단계를 포함하는, 위상 로크 달성방법.
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