KR100856070B1 - 반도체 메모리 장치 및 그의 구동방법 - Google Patents

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Abstract

본 발명은 시스템 클럭이 락킹된 상태에서, 락킹상태의 변화에 대응하여 미세 조절할 수 있는 지연고정루프 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 기준클럭과 피드백클럭의 위상을 비교하기 위한 위상비교기; 상기 기준클럭을 지연시켜 출력하기 위한 딜레이체인; 상기 위상비교기의 비교결과에 응답하여 상기 딜레이 체인의 지연값을 제어하기 위한 딜레이제어부; 상기 딜레이체인에서 출력되는 클럭의 지연값을 미세조절하여 출력하기 위한 미세 딜레이체인; 상기 미세딜레이 체인에서 출력되는 클럭을 모델링된 지연값으로 지연시켜 상기 피드백클럭으로 출력하기 위한 지연모델; 상기 기준클럭과 상기 피드백클럭의 위상차이에 대응하는 락킹변동신호를 생성하기 위한 락킹상태 감지부; 및 상기 딜레이 제어부의 출력과 위상비교기의 비교결과에 응답하여 상기 미세 딜레이 체인의 미세조절값을 제어하되, 상기 락킹변동신호에 응답하여 상기 미세 딜레이체인의 미세조절주기를 조절하기 위한 미세딜레이 제어부를 구비하는 반도체 메모리 장치을 제공한다.
반도체, 메모리, 지연고정루프, 펄스, 미세딜레이.

Description

반도체 메모리 장치 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도1은 반도체 메모리 장치의 블럭도.
도2는 도1에 도시된 반도체 메모리 장치의 미세 딜레이 제어부를 나타내는 회로도.
도3은 도1에 도시된 미세딜레이 체인을 나타내는 회로도.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도.
도5는 도4에 도시된 락킹상태 감지부를 나타내는 블럭도.
도6은 도4에 도시된 미세 딜레이 제어부를 나타내는 회로도.
도7은 도4의 반도체 메모리 장치의 클럭생성부에서 출력되는 클럭을 나타내는 도표.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 클럭버퍼 200 : 위상비교기
300 : 딜레이 제어부 400 : 미세 딜레이 제어부
500 : 딜레이 체인 600 : 미세 딜레이 체인
700 : 지연모델 800 : 펄스 생성부
900 : 락킹상태 감지부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정루프 회로에 관한 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정루프(Delay Locked Loop, DLL)회로에 관한 것이다.
다양한 기능을 동작하는 다수의 반도체 장치를 구비하는 시스템에서 반도체 메모리 장치는 데이터를 저장하는 장치이다. 반도체 메모리 장치는 데이터 처리장치, 예를 들면 중앙처리장치로부터 입력된 어드레스에 대응하는 데이터를 데이터 요구 장치로 출력하거나, 데이터 처리장치로부터 전달된 데이터를 그 데이터와 같이 입력된 어드레스에 대응하여 반도체 메모리 장치의 단위셀에 저장한다.
시스템의 동작속도가 빨라짐에 따라 그 시스템에 구비되는 데이터 처리장치에서 반도체 메모리 장치에 요구하는 데이터 입출력속도도 점점 더 높아지고 있다. 그러나, 최근까지 반도체 집적회로의 기술 개발과정에서, 데이터 처리장치의 동작속도는 점점 더 빨라지고 있는데, 데이터 처리장치와 데이터를 주고받는 반도체 메모리 장치의 데이터 입출력속도는 데이터 처리장치의 속도에 따라가지 못하고 있다.
반도체 메모리 장치의 데이터 입출력 속도를 데이터 처리 장치가 요구하는 수준까지 높이기 위해 다양한 형태의 반도체 메모리 장치가 개발되었다. 최근까지 가장 널리 사용되고 반도체 메모리 장치로는 데이터 처리장치가 구비된 시스템 클럭의 주기마다 데이터를 출력하도록 하는 동기식 메모리 장치가 제안되었다. 동기식 메모리 장치는 시스템 클럭을 입력받고, 입력된 시스템클럭의 주기에 대응하여 데이터 처리장치로 데이터를 출력하거나 데이터 처리장치로부터 데이터를 시스템 클럭의 주기마다 입력받는다. 그러나, 동기식 메모리 장치로도 데이터 처리 장치의 동작속도에 따라가지 못함에 따라, DDR 동기식 메모리 장치가 개발되었다. DDR 동기식 메모리 장치는 시스템 클럭의 천이마다 데이터를 출력하거나 입력받는다. 즉, 시스템클럭의 상승천이와 하강천이에 각각 동기시켜 데이터를 입력받거나 출력한다.
그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정루프 회로를 구비하고 있다. 지연고정루프 회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의 해 지연되는 값을 보상하기 위한 회로이다. 지연고정루프 회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정루프 회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 어떤 결정된 시점에서 지연고정루프 회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정루프 회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.
한편, 지연고정루프 회로의 지연고정동작은 노멀 지연고정동작과 미세 지연고정동작으로 구분된다. 노멀 지연고정동작은 시스템 클럭의 지연고정값을 시스템 클럭이 거치게 될 단위딜레이수에 의해 조절하는 것이다. 미세 지연고정동작은 지연고정클럭의 지연값을 더 미세하게 조절하여 단위딜레이의 수를 조절하는 것으로 조절할 수 없는 범위까지 지연값을 조절하는 것이다.
본 발명은 시스템 클럭이 락킹된 상태에서, 락킹상태의 변화에 대응하여 미세 조절할 수 있는 지연고정루프 회로를 제공함을 목적으로 한다.
본 발명은 기준클럭과 피드백클럭의 위상을 비교하기 위한 위상비교기; 상기 기준클럭을 지연시켜 출력하기 위한 딜레이체인; 상기 위상비교기의 비교결과에 응답하여 상기 딜레이 체인의 지연값을 제어하기 위한 딜레이제어부; 상기 딜레이체인에서 출력되는 클럭의 지연값을 미세조절하여 출력하기 위한 미세 딜레이체인; 상기 미세딜레이 체인에서 출력되는 클럭을 모델링된 지연값으로 지연시켜 상기 피드백클럭으로 출력하기 위한 지연모델; 상기 기준클럭과 상기 피드백클럭의 위상차이에 대응하는 락킹변동신호를 생성하기 위한 락킹상태 감지부; 및 상기 딜레이 제어부의 출력과 위상비교기의 비교결과에 응답하여 상기 미세 딜레이 체인의 미세조절값을 제어하되, 상기 락킹변동신호에 응답하여 상기 미세 딜레이체인의 미세조절주기를 조절하기 위한 미세딜레이 제어부를 구비하는 반도체 메모리 장치을 제공한다.
또한 본 발명은 시스템 클럭의 위상을 지연시켜 출력하는 노멀 딜레이 수단;상기 노멀 딜레이 수단에서 출력되는 클럭의 지연값을 조절하여 출력하되, 상기 노 멀 딜레이 수단에서 조절되는 값보다 미세한 값으로 조절하여 출력하기 위한 미세 딜레이 수단; 상기 노멀 딜레이 수단과 상기 미세 딜레이 수단에 의해 지연고정된 클럭의 위상변동을 감지하기 위한 락킹상태 감지부; 및 상기 락킹상태 감지부에서 감지된 결과에 대응하여 상기 미세딜레이 수단의 클럭조절 주기를 제어하기 위한 미세 딜레이 제어부를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 기준클럭과 피드백클럭의 위상을 비교하는 단계; 상기 기준클럭을 지연시켜 출력하는 단계; 지연된 기준클럭의 위상을 미세조절하여 출력하는 단계; 미세조절된 기준클럭을 모델링된 지연값으로 지연시켜 상기 피드백클럭으로 출력하는 단계; 상기 기준클럭과 상기 피드백클럭의 위상차이에 대응하는 락킹변동신호를 생성하는 단계; 및 상기 기준클럭과 상기 피드백클럭의 위상 비교 결과에 응답하여 상기 지연된 기준클럭의 위상의 미세조절값을 제어하되, 상기 락킹변동신호에 응답하여 미세조절 주기를 제어하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
또한 본 발명은 시스템 클럭의 위상을 지연시켜 출력하는 단계; 상기 지연된 시스템 클럭의 위상을 미세조절하여 지연고정된 클럭을 생성하는 단계; 상기 미세조절된 클럭의 위상변동 상태를 감지하는 단계; 및 상기 감지된 결과에 대응하여 상기 미세조절하는 주기를 제어하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치의 블럭도이다.
도1을 참조하여 살펴보면, 반도체 메모리장치는 클럭버퍼(10), 위상비교기(20), 딜레이 제어부(30), 미세 딜레이 제어부(40), 딜레이 체인(50), 미세 딜레이 체인(60), 지연모델(70), 클럭생성부(80)를 구비한다. 클럭버퍼(10)는 시스템 클럭(ECLK)을 입력받아 버퍼링하여 기준클럭(REFCLK)을 출력한다. 위상비교기(20)는 기준클럭(REFCLK)과 피드백클럭(FBCLK)의 위상차이를 비교한다.딜레이제어부(30)는 위상비교기(20)에서의 비교결과에 대응하는 지연값으로 딜레이 체인(50)이 기준클럭(REFCLK)을 지연시켜 출력할 수 있도록 딜레이 체인(50)을 제어한다. 미세딜레이 제어부(40)는 위상비교기(20)와 딜레이 제어부(30)에서 출력되는 신호에 응답하여 펄스(p11)의 주기에 맞추어 미세딜레이 체인(60)의 미세조절동작을 제어한다.
딜레이 체인(50)은 다수의 단위 딜레이를 구비하고, 딜레이제어부(30)의 제어에 대응하는 수의단위딜레이만큼 기준클럭(REFCLK)을 통과시킨 후에 출력한다. 특히, 딜레이 체인(50)은 기준클럭(REFCLK)을 지연시킨 클럭(FCLK)과 함께 클럭(FCLK)을 하나의 단위딜레이만큼 더 지연시킨 클럭(SCLK)을 미세딜레이 체인(60)으로 출력한다. 이렇게 하나의 단위딜레이만큼 더 지연시킨 클럭(SCLK)을 클럭(FCLK)과 같이 출력하는 이유는 미세 딜레이 체인에서 미세지연 동작을 수행하는데 필요하기 때문이다. 미세 딜레이 체인(60)은 두 클럭(FCLK, SCLK)의 지연차이값 내에서 미세조정한 클럭(DLLCLK)을 출력하게 된다. 지연모델(70)은 미세 딜레이 클럭(60)에서 출력되는 클럭(DLLCLK)을 모델링된 값으로 지연시킨 피드백클럭(FBCLK)을 출력한다. 클럭생성부(80)는 시스템 클럭(ECLK)을 입력받아 일정한 주기마다 클럭킹되는 미세 제어클럭(P11)을 생성한다. 클럭(P11)은 시스템 클럭(ECLK)이 11번 클럭킹할 때마다 한번 클럭킹되는 신호이다. 미세딜레이 제어부(40)는 미세 제어클럭(P11)의 주기에 맞추어 미세 딜레이 체인을 제어한다.
도2는 도1에 도시된 반도체 메모리 장치의 미세 딜레이 제어부를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 미세딜레이 제어부(40)는 딜레이 제어부(30)에서 제공되는 인에이블 신호(FE)에 활성화되어, 미세 제어클럭(P11)의 주기에 대응하여 위상비교부(30)에서 제공되는 레프트 쉬프트 신호(SL)와 라이트 쉬프트 신호(SR)를 입력받아 디코딩한 디코딩신호(B1 ~ B4, /B1 ~ /B4)를 생성한다. 이를 위해 미세딜레이 제어부(40)는 노어게이트(NOR1 ~ NOR4, ND1 ~ ND4, I1 ~ I4)를 구비한다.
도3은 도1에 도시된 미세딜레이 체인을 나타내는 회로도이다.
도3에 도시된 바와 같이 미세딜레이 체인(60)은 디코딩신호(B1 ~ B4, /B1 ~ /B4)에 따라 미세조정신호(R1> ~ R<7>)를 생성하는 미세조절신호 생성부(61)와, 미세조정신호(R1> ~ R<7>)에 응답하여 딜레이체인(50)에서 출력되는 두 클럭(FCLK, SCLK)을 이용하여 지연고정된 클럭(DLLCLK)를 생성하는 미세조절부(62)를 구비한다. 미세조절신호 생성부(61)는 다수의 쉬프터 회로(60A ~ 60H)가 직렬연결되어 있으며, 각 쉬프터 회로에서는 입력되는 신호에 응답하여 대응하는 미세조절신 호((R1> ~ R<7>)를 출력한다. 미세조절부(62)는 클럭(FCLK)을 입력받는 인버터(IV1) 와, 클럭(SCLK)을 입력받는 인버터(IV2)를 각각 병렬로 다수개 구비하고 있다. 각각의 인버터(IV1,IV2)는 대응하는 미세조절신호((R1> ~ R<7>)를 입력받아 인에이블된다. 따라서 미세조절부(62)는 미세조절신호((R1> ~ R<7>)의 활성화된 수에 따라 턴온되는 인버터의 수가 정해지고, 그에 대응하여 두 클럭(FCLK, SCLK)의 위상이 합쳐져서 지연고정된 클럭(DLLCLK)을 출력하게 된다. 드라이버(61A,61B,61C)는 신호의 전달시 감쇠되는 것을 보상하기 위한 회로이다. 감지신호(CNTMIN,CNTMAX)는 미세 딜레이 체인(60)에서 미세보정할 수 있는 범위를 벗어나는 것을 감지하기 위한 신호이다. 감지신호(CNTMIN,CNTMAX)가 활성화되면, 더이상 미세 딜레이 체인으로는 두 클럭(REFCLK, FBCLK)의 위상차이에 대응하여 지연고정클럭(DLLCLK)의 지연값을 보정하지 않고, 딜레이 체인(500)을 이용하여 지연값을 보정한다.
이상과 같은 지연고정루프 동작을 수행하는 반도체 메모리 장치는 먼저 딜레이 제어부(30)과 딜레이 체인(50)을 이용하여 시스템 클럭의 지연고정값이 정해지고, 그에 대응하는 클럭이 미세딜레이 체인으로 출력된다. 이 상태를 일반적으로 락상태라고 한다. 이후에 미세딜레이 제어부(40)와 미세딜레이 체인(60)을 이용하여 딜레이 체인의 한 단위 딜레이에 대응하는 지연값 내에서 지연고정된 클럭의 미세조정이 이루어진다. 이 과정에서 미세 딜레이 제어부(40)는 미세제어 클럭(P11)이 클럭킹되는 타이밍에 맞추어 미세딜레이 체인(50)이 미세조정 동작을 수행할 수 있도록 미세딜레이 체인(50)을 제어한다. 따라서 미세 제어클럭(P11)이 시스템 클 럭의 11주기에 한번씩 클럭킹되는 클럭이기 때문에 시스템 클럭이 11주기마다 한번의 미세조정 동작이 이루어진다. 미세 딜레이 체인(60)이 한번에 두 클럭(FBCLK, REFCLK)의 위상차이에 대응하여 지연고정클럭(DLLCLK)의 지연값을 조정할 수 있는 미세지연량이 약 20ps 정도라면, 두 클럭(FBCLK, REFCLK)의 위상차이가 약 100 ~ 150ps 정도인 경우 이를 조절하려면 약 5 ~ 7번 정도의 미세제어클럭(P11) 주기가 필요하다. 즉, 시스템 클럭의 55주기 ~ 77주기가 소요되는 것이다.
만약, 기준클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상차이가 없어져 락킹상태가 된 이후에, 외부에서 입력되는 전원전압의 레벨변화등으로 기준클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상차이가 어느 정도 간격이 생기게 되면, 미세 딜레이 제어부(40)와 미세 딜레이 체인(60)만으로 두 클럭(FBCLK, REFCLK)의 위상차이를 보정해야 한다. 따라서 두 클럭(FBCLK, REFCLK)의 위상차이를 보정하기 위해 상당히 많은 시스템클럭의 주기가 필요하게 된다. 즉, 전원전압 등 주변환경으로 락킹상태에서 틀어진 지연고정된 클럭의 위상을 원래위치로 보정하는데 많은 시간이 소용되는 것이다.
본 발명은 이 문제를 해결하기 위해 클럭생성부에서 다양한 주기의 미세 제어클럭을 생성하고, 미세 딜레이제어부(40)에서 두 클럭(FBCLK, REFCLK)의 위상차이에 대응하여 미세딜레이 체인(600)의 미세보정동작의 동작주기를 제어할 수 있는 반도체 메모리 장치를 제안한다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 클럭버 퍼(100), 위상비교기(200), 딜레이 제어부(300), 미세 딜레이 제어부(400), 딜레이 체인(500), 미세딜레이 체인(600), 지연모델(700), 클럭생성부(800)를 구비한다. 도4에 도시된 반도체 메모리 장치가 가지는 특징은 락킹상태 감지부(400)가 추가되었다는 것과 미세딜레이 제어부(400)와 클럭생성부(800)의 동작이 달라졌다는 것이다.
락킹상태 감지부(900)는 기준클럭(REFCLK)과 피드백클럭(FBCLK)의 위상차이를 감지하여 일정한 간격이상이 되면, 감지신호(FUDEN)를 활성화시켜 출력한다. 감지신호(FUDEN)가 활성화되면, 미세딜레이 제어부(400)는 미세제어클럭(P5)의 주기로 미세딜레이 체인(600)이 미세조절동작을 수행하도록 제어한다. 감지신호(FUDEN)가 비활성화 상태가 유지되면, 미세딜레이 제어부(400)는 미세제어클럭(P11)의 주기로 미세딜레이 체인(600)이 미세조절동작을 수행하도록 제어한다. 미세제어클럭(P5)는 미세제어클럭(P11)보다 주기가 더 짧은 것이 특징이다. 예를 들어 미세제어클럭(P5)은 시스템 클럭(ECLK)의 5주기마다 클럭킹되는 신호로 생성하고, 미세제어클럭(P11)은 시스템 클럭(ECLK)이 11주기마다 클럭킹되는 신호로 생성할 수 있다.
이렇게 미세딜레이 제어부(400)가 감지신호(FUDEN)의 활성화상태에 응답하여 미세제어클럭(P5)의 주기에 맞추어 미세딜레이 체인의 미세지연동작을 제어하게 되면, 미세제어클럭(P11)에 응답하여 미세지연동작을 제어할 때보다 2배정도 미세지연동작의 업데이트 시간을 빠르게 할 수 있다.
도5는 도4에 도시된 락킹상태 감지부를 나타내는 블럭도이다.
도5에 도시된 바와 같이, 락킹상태 감지부(900)는 기준클럭(REFCLK)을 단위지연시간만큼 지연시켜 출력하기 위한 제1 딜레이(910)와, 피드백클럭(FBCLK)을 단위지연시간만큼 지연시켜 출력하기 위한 제2 딜레이(920)와, 제1 딜레이(910)의 출력과 피드백클럭(FBCLK)의 위상을 비교하기 위한 제1 위상비교부(930)와, 제2 딜레이(940)의 출력과 기준클럭(FBCLK)의 위상을 비교하기 위한 제2 위상비교부(940)와, 제1 위상비교부(930)의 출력과 제2 위상비교부(940)의 출력을 논리조합하여 락킹변동신호(FCLK_FAST, RCLK_FAST)로 출력하기 위한 논리조합부(950)를 구비한다. 락킹변동신호(FCLK_FAST)는 기준클럭(REFCLK)의 위상이 피드백 클럭(FBCLK)의 위상보다 더 빠른 경우를 감지하기 위한 신호이며, 락킹변동신호(RCLK_FAST)는 피드백클럭(FBCLK)의 위상이 기준클럭(REFCLK)의 위상보다 더 빠른 경우를 감지하기 위한 신호이다. 논리조합부(950)는 인에이블 신호(DCC_ENb)에 응답하여 활성화되어 락킹변동신호(RCLK_FAST) 또는 락킹변동신호(FCLK_FAST)를 락킹감지신호(FUDEN)로 출력한다. 제1 딜레이(910)와 제2 딜레이(920)에서 지연시키는 지연값은 적절하게 조정될 수 있는데, 어느정도 기준클럭(REFCLK)과 피드백클럭(FBCLK)의 위상차이가 어느정도 벌어졌을 때, 락킹감지신호(FUDEN)를 활성화시켜 출력할 것이지에 따라 정해진다. 이상과 같이, 미세딜레이 제어부(400)는 락킹감지신호(FUDEN)의 인에이블 여부에 따라 미세 딜레이 제어부는 미세제어클럭(P11)에 응답하여 미세 딜레이 체인의 미세조정동작을 제어한다. 또는 미세제어클럭(P11)과 미세제어클럭(P5) 중에서 하나를 선택하여 미세 딜레이 체인의 미세조정동작을 제어한다
도6은 도4에 도시된 미세딜레이 제어부를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 미세딜레이 제어부(400)는 미세딜레이 제어부(400)는 락킹변동신호(FUDEN)에 응답하여 제1 미세제어클럭(P11)을 이용하여 업데이트 신호(UPDATEp)를 생성하거나, 제1 미세제어클럭(P11) 및 제2 미세제어클럭(P5)을 이용하여 업데이트 신호(UPDATAp)를 생성하기 위한 업데이트 신호 생성부(420)와, 업데이트 신호(UPDATEp)에 응답하여 미세딜레이 체인(410)을 제어하기 위한 제어신호(B1 ~ B4, /B1 ~ /B4)를 미세딜레이 체인(600)으로 제공하기 위한 미세 제어신호 전달부(410)를 구비한다. 특히 인에이블 신호(FE)는 딜레이 제어부(300)에서 제공되는 미세딜레이 제어부(400)의 인에이블 신호이며, 제어신호(B1 ~ B4, /B1 ~ /B4)는 레프트 쉬프트 신호(SL)와 라이트 쉬프트 신호(SR)를 디코딩한 신호이다. 이를 위해 미세딜레이 제어부(400)는 노어게이트(NOR5 ~ NOR8), 낸드게이트(ND5 ~ ND8) 및 인버터(I6 ~ I9)를 구비한다.
도7은 도4의 반도체 메모리 장치의 클럭생성부에서 출력되는 클럭을 나타내는 도표이다. 도7은 클럭생성부(800)에서 생성되어 출력되는 제어클럭(P5 ~ P11)의 용도를 나타내고 있다. 도4에는 제어클럭(P5,P11)만 표기하였으나, 도7에 도시된 바와 같이, 클럭생성부(800)는 시스템클럭의 다양한 주기에 맞추어 클럭킹하는 다양한 클럭을 생성하게 된다. 이 때 각 제어클럭이 하는 용도가 정해져 있는데, 제어클럭(P11,P5)은 미세조정을 위한 미세 딜레이 체인의 업데이트를 위한 클럭신호이고, 제어클럭(P7)은 도4에 도시하지는 않았지만, 위상비교기(200)에서 출력되는 신호의 로우패스 필터링을 위해 구비되는 로우패스 필터의 동작을 제어하기 위한 클럭이다. 제어클럭(P8)은 딜레이 제어부(300)의 동작을 제어하기 위한 클럭신호이 며, 제어클럭(P9)은 딜레이 체인(500)의 제어를 위한 클럭신호이다. 제어클럭(P4,P6)은 다른 제어를 위해 여분의 제어클럭이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명과 같이 지연고정클럭의 미세지연동작을 제어하게 되면, 락킹상태에서 외부에서 제공되는 전원전압 레벨이 변동되어, 지연고정클럭의 위상이 변화되더라도 미세지연동작을 빠르게 진행하여 원래의 지연고정클럭의 위상을 쉽게 회복할 수 있다. 따라서 전원전압의 전압레벨이 변동되더라도 반도체 메모리 장치의 동작은 둔감해지게 된다.
또한, 지연고정클럭에 응답하여 생성되는 신호들 예를 들면 데이터 스트로브 신호의 클럭킹 타이밍의 신뢰성이 향상된다.

Claims (13)

  1. 기준클럭과 피드백클럭의 위상을 비교하기 위한 위상비교기;
    상기 기준클럭을 지연시켜 출력하기 위한 딜레이체인;
    상기 위상비교기의 비교결과에 응답하여 상기 딜레이 체인의 지연값을 제어하기 위한 딜레이제어부;
    상기 딜레이체인에서 출력되는 클럭의 지연값을 미세조절하여 출력하기 위한 미세 딜레이체인;
    상기 미세딜레이 체인에서 출력되는 클럭을 모델링된 지연값으로 지연시켜 상기 피드백클럭으로 출력하기 위한 지연모델;
    상기 기준클럭과 상기 피드백클럭의 위상차이에 대응하는 락킹변동신호를 생성하기 위한 락킹상태 감지부; 및
    상기 딜레이 제어부의 출력과 위상비교기의 비교결과에 응답하여 상기 미세 딜레이체인의 미세조절값을 제어하되, 상기 락킹변동신호에 응답하여 상기 미세 딜레이체인의 미세조절주기를 조절하기 위한 미세딜레이 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    제1 주기를 가지는 제1 제어클럭과 상기 제1 주기보다 더 짧은 제2 주기를 가지는 제2 제어클럭을 생성하는 클럭생성부를 더 구비하고, 상기 미세 딜레이 제어부는 상기 제1 제어클럭의 주기에 대응하여 또는 상기 제1 제어클럭 및 상기 제2 제어클럭의 주기에 대응하여 상기 미세 딜레이체인을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 락킹상태 감지부는
    상기 기준클럭을 단위지연시간만큼 지연시켜 출력하기 위한 제1 딜레이;
    상기 피드백클럭을 단위지연시간만큼 지연시켜 출력하기 위한 제2 딜레이;
    상기 제1 딜레이의 출력과 상기 피드백클럭의 위상을 비교하기 위한 제1 위상비교부;
    상기 제2 딜레이의 출력과 상기 기준클럭의 위상을 비교하기 위한 제2 위상비교부; 및
    상기 제1 위상비교부의 출력과 상기 제2 위상비교부의 출력을 논리조합하여 상기 락킹변동신호로 출력하기 위한 논리조합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 미세딜레이 제어부는
    상기 락킹변동신호에 응답하여 상기 제1 제어클럭을 이용하여 업데이트 신호를 생성하거나, 상기 제1 제어클럭 및 상기 제2 제어클럭을 이용하여 상기 업데이트 신호를 생성하기 위한 업데이트 신호 생성부; 및
    상기 업데이트 신호에 응답하여 상기 미세딜레이 체인을 제어하기 위한 제어신호를 상기 미세딜레이 체인으로 제공하기 위한 미세 제어신호 전달부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 시스템 클럭의 위상을 지연시켜 출력하는 노멀 딜레이 수단;
    상기 노멀 딜레이 수단에서 출력되는 클럭의 지연값을 조절하여 출력하되, 상기 노멀 딜레이 수단에서 조절되는 값보다 미세한 값으로 조절하여 출력하기 위한 미세 딜레이 수단;
    상기 노멀 딜레이 수단과 상기 미세 딜레이 수단에 의해 지연고정된 클럭의 위상변동을 감지하기 위한 락킹상태 감지부; 및
    상기 락킹상태 감지부에서 감지된 결과에 대응하여 상기 미세딜레이 수단의 클럭조절 주기를 제어하기 위한 미세 딜레이 제어부
    를 구비하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    제1 주기를 가지는 제1 제어클럭과 상기 제1 주기보다 더 짧은 제2 주기를 가지는 제2 제어클럭을 생성하는 클럭생성부를 더 구비하고, 상기 미세 딜레이 제어부는 상기 제1 제어클럭의 주기에 대응하여 또는 상기 제1 제어클럭 및 상기 제2 제어클럭의 주기에 대응하여 상기 미세 딜레이 수단을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 기준클럭과 피드백클럭의 위상을 비교하는 단계;
    상기 기준클럭을 지연시켜 출력하는 단계;
    지연된 기준클럭의 위상을 미세조절하여 출력하는 단계;
    미세조절된 기준클럭을 모델링된 지연값으로 지연시켜 상기 피드백클럭으로 출력하는 단계;
    상기 기준클럭과 상기 피드백클럭의 위상차이에 대응하는 락킹변동신호를 생성하는 단계; 및
    상기 기준클럭과 상기 피드백클럭의 위상 비교 결과에 응답하여 상기 지연된 기준클럭의 위상의 미세조절값을 제어하되, 상기 락킹변동신호에 응답하여 미세조절 주기를 제어하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  9. 제 8 항에 있어서
    제1 주기를 가지는 제1 제어클럭과 상기 제1 주기보다 더 짧은 제2 주기를 가지는 제2 제어클럭을 생성하는 단계를 더 포함하고, 상기 제1 제어클럭 및 상기 제2 제어클럭에 응답하여 상기 미세조절 주기를 제어하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  10. 제 9 항에 있어서,
    상기 락킹변동신호에 응답하여 미세조절 주기를 제어하는 단계는,
    상기 락킹변동신호에 응답하여 상기 제1 제어클럭을 이용하여 업데이트 신호를 생성하거나, 상기 제1 제어클럭 및 상기 제2 제어클럭을 이용하여 상기 업데이트 신호를 생성하는 단계; 및
    상기 업데이트 신호에 응답하여 상기 미세조절 주기를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  11. 시스템 클럭의 위상을 지연시켜 출력하는 단계;
    상기 지연된 시스템 클럭의 위상을 미세조절하여 지연고정된 클럭을 생성하는 단계;
    상기 미세조절된 클럭의 위상변동 상태를 감지하는 단계; 및
    상기 감지된 결과에 대응하여 상기 미세조절하는 주기를 제어하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  12. 제 11 항에 있어서,
    제1 주기를 가지는 제1 제어클럭과 상기 제1 주기보다 더 짧은 제2 주기를 가지는 제2 제어클럭을 생성하는 단계를 더 포함하고, 상기 제1 제어클럭 또는 상기 제2 제어클럭에 응답하여 상기 미세조절 주기를 조절하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  13. 제 12 항에 있어서,
    상기 미세조절하는 주기를 제어하는 단계는
    상기 감지된 결과에 대응하여 상기 제1 제어클럭을 이용하여 업데이트 신호를 생성하거나, 상기 제1 제어클럭 및 상기 제2 제어클럭을 이용하여 상기 업데이트 신호를 생성하는 단계; 및
    상기 업데이트 신호에 응답하여 상기 미세조절 주기를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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