CN1393992A - 包含反馈回路的延迟补偿电路 - Google Patents

包含反馈回路的延迟补偿电路 Download PDF

Info

Publication number
CN1393992A
CN1393992A CN01132531A CN01132531A CN1393992A CN 1393992 A CN1393992 A CN 1393992A CN 01132531 A CN01132531 A CN 01132531A CN 01132531 A CN01132531 A CN 01132531A CN 1393992 A CN1393992 A CN 1393992A
Authority
CN
China
Prior art keywords
delay
signal
time
circuit
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN01132531A
Other languages
English (en)
Inventor
曹先国
奥贝德·杜阿多
叶波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Priority to CN01132531A priority Critical patent/CN1393992A/zh
Priority to US09/991,330 priority patent/US20030001650A1/en
Publication of CN1393992A publication Critical patent/CN1393992A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
    • H03K2005/00104—Avoiding variations of delay using feedback, e.g. controlled by a PLL using a reference signal, e.g. a reference clock

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

一个延迟补偿电路，通过放大芯片内延迟元件的最大延迟时间，确定芯片的处理、电压和温度(PVT)状态的影响。延迟补偿电路确定放大的延迟时间落在几个预设时间间隔的哪一个内，每一个预设时间间隔与不同的PVT状态相关联。本发明的延迟补偿电路被用来产生用于可变延迟元件的控制信号。延迟补偿电路提供的PVT信息也能用于设计芯片中补偿PVT状态变化的部件。延迟补偿设备的反馈回路结构减少了延迟补偿电路所需的芯片面积和功率消耗。

Description

包含反馈回路的延迟补偿电路
技术领域
本发明涉及同步电路设计，更具体地说，，是涉及一种可变延迟控制电路，提供一个可变延迟时间到时钟信号，来补偿集成电路的处理、电压以及温度状态的变化。
背景技术
在数字电路中，同步逻辑元件通过在时钟信号跳变期间接收和锁存数据信号来工作。这样的逻辑元件包括D触发器、锁存器电路、线性反馈移位寄存器(LFSRs)和计数器。为了能使同步逻辑元件锁存数据信号，这个信号必须在时钟沿之前保持稳定一段时间，也就是说，有一个建立时间。而且，这个数据信号通常也必须在时钟沿之后保持稳定一段时间，也就是说，有一个保持时间，用于同步逻辑元件实现锁存。如果数据信号在同步逻辑元件的建立时间和保持时间都是不稳定的，数据信号就不一定能被逻辑元件捕捉。
图1A以一个D触发器为例说明了同步逻辑元件的工作。在本例中，输入数据信号A也被用作为时钟信号。一般地，数据信号和时钟信号并不共享，而是独立的信号。图1显示共享同一信号是为了简化相关技术的描述。在这里所有的描述同样也可适用于时钟和数据信号独立的情况。
如图1A所示时序图，信号A加在D触发器的D输入端和时钟输入端CK。因此，D触发器的所需建立时间Tsu无法得到满足，Q输出也是不确定的。这在图1的时序图中给出。然而，这种违反建立时间并不局限于这样的图例：在同步逻辑元件中，输入数据信号本身作为时钟。
例如，时钟偏移(也就是在时钟信号到达芯片内的目的地的时间上有了小的变化)可能引起收到时钟信号比期望的早。因此，时钟偏移可能会使数据信号干扰建立时间。引起时钟偏移的原因有：同步逻辑元件的处理、电压、温度(PVT)状态。
防止建立时间干扰(violation)的一个方法是：在时钟信号的通路上增加一个延迟元件。图1B示出在图1A中的D触发器的时钟通道串接一个延迟元件。如图1B的时序图所示，延迟元件将信号A延迟了时间Td到CK输入端，从而改变时钟沿使得在建立时间Tsu内的数据信号是稳定的。
然而，延迟时间Td会根据延迟元件的PVT状态改变。例如，如果温度变化从-40℃-125℃，电源电压变化+/-15％，和/或者延迟元件的处理状态变化从最坏情况快到最坏情况慢，那么延迟时间Td可能会从低于指定延迟时间Td的50％变化到高于指定延迟时间Td的100％。延迟时间Td的这种变化可能导致干扰D触发器或其它类型同步逻辑元件的建立时间和保持时间。
这个问题的一个解决方法是使用一种包含一定数量的小延迟单元的延迟元件，每一个小延迟单元都有一个相对的小延迟时间。通过改变较小延迟单元的数目，这种延迟元件的延迟时间Td可用于补偿PVT状态。为了进一步增加延迟元件的分辨率，较小延迟单元可以包含一个带抽头的延迟电路，这个电路包括一个粗延迟组件和一个细延迟组件。
图2举例说明了这样一个带抽头的延迟电路10。粗延迟组件由一组串联在一起的带抽头的粗延迟元件CD1，...，CD8构成。细延迟组件由一组并联在一起的带抽头的若干细延迟元件FDa，...，FDd构成。图2所示的延迟组件有八个粗延迟元件CD1，...，CD8和四个细延迟元件FDa，...，FDd，带抽头的延迟电路10中的延迟元件的数目可根据想要的延迟时间的分辨率来增加或减少。
粗延迟元件CD1，...，CD8中的每一个都有一个相对短的时间延迟Tc。输入信号IN输入到第一级粗延迟元件，然后经延迟的信号从粗延迟元件CD1传播到粗延迟元件CD2，再传播到粗延迟元件CD3，依此类推，直到它传播到最后一级粗延迟元件CD8。因此，信号在抽头1处被延迟Tc，信号在抽头2处被延迟2×Tc，等等。粗延迟多路转换器MUX A由一个移位寄存器阵列30控制，以便选择对应一特定串行数的抽头信号，该特定串行数由控制信号从移位寄存器阵列30传送到MUX A。
由多路转换器MUX A选择的延迟信号随后被传送到细延迟组件中的细延迟元件FDa，...，FDd。细延迟组件被用来细调谐可变延迟电路的延迟时间。细延迟组件的时间延迟Tf比粗延迟元件的时间延迟Tc小很多。每一细延迟元件FDa，...，FDd都有一个与元件的电容量负载相对应的时间延迟Tf，。这个时间延迟Tf包括一个与电容量负载无关的固有时间延迟和一个外来时间延迟，外来时间延迟一般随着电容量负载线性变化。例如，因为FDd的电容量负载是FDa的电容量负载的四倍，所以通过延迟元件FDd应用到信号上的外来时间延迟是通过延迟元件FDa应用到信号上的外来时间延迟的四倍。通过任何细延迟元件FDa，...，FDd应用到信号上的固有时间延迟都是相同的。移位寄存器阵列30确定一个并行数(a，b，c或d中的一个)，控制细延迟多路转换器MUX B选择并且在对应于所确定的并行数的抽头处输出信号。
移位寄存器阵列30确定的串行数包括许多位，对应粗延迟元件CD1，...，CD8的号码。因此，在图2所示的带抽头的延迟电路10中，移位寄存器阵列包含一个8位的串行数。每一位对应一个特定粗延迟元件抽头。一个数位为“1”其余各位为“0”。含“1”的数位对应由粗延迟多路转换器MUX A选择其延迟信号的抽头。类似地，并行数包括许多位，对应细延迟元件FDa，...，FDd的号码，其中一个数位为“1”其余各位为“0”。“1”数位对应细延迟多路转换器MUX B从其选择延迟信号的抽头。
图3举例说明了一个应用由大量的带抽头的延迟电路10构成的可变延迟元件20的可变延迟控制电路100。带抽头的延迟电路10中的数目基于所想要的可变延迟控制电路100的分辨率。可变延迟元件20的时间延迟Td是每一带抽头的延迟电路10的粗延迟时间Tc和细延迟时间Tf的总和。因此，为了补偿PVT状态，通过改变移位寄存器阵列30的串行数和并行数来调整时间延迟Td。下面介绍可变延迟控制电路100的工作过程。
首先，一个输入时钟信号CLK被输入到可变延迟元件20的第一级带抽头的延迟电路10。可变延迟元件20输出一个延迟时间为Td的时钟信号P_CK，延迟时间Td由移位寄存器阵列30的串行数和并行数决定。延迟时钟信号P_CK和输入时钟信号CLK一同被送到粗检相器40，检测输入时钟CLK和延迟时钟信号P_CK之间的相位差。延迟时钟信号P_CK和CLK也一同被送到细检相器50，同样对它们之间的相位差进行检测。
根据检测出的相位差，粗检相器40将产生右移位信号CSR或左移位信号CSL，如果需要，向左或右移动移位寄存器阵列30中串行数的“1”位。改变串行数的结果是，每一带抽头的延迟电路10的粗延迟多路转换器MUX A将选择和输出不同的抽头信号。类似地，如果根据检测出的相位差，这样的移位是必须的，则细检相器50将产生右移位信号FSR或左移位信号FSL，向左或右移动移位寄存器阵列30中并行数的“1”位。这样的移位将使得每一带抽头的延迟电路10的细延迟多路转换器MUX B选择一个不同的抽头信号。
图2的可变延迟控制电路100可被认为是一类延迟锁存回路(DLL)，因为它使延迟时钟信号P_CK与输入时钟信号CLK同步或对准。
图4举例说明了根据时钟信号CLK相位确定的内部信号P_d0，P_d1，P_d2和P_d3的时序图。粗检相器40比较P_CK信号和P_d0及P_d1，细检相器50比较P_CK信号和P_d2及P_d3，确定是否需要调整串行数和并行数。信号P_d0和P_d1定义粗延迟窗口Tcd的边界，信号P_d2和P_d3定义粗延迟窗口Tfd的边界。
粗检相器40检测信号P_CK的上升沿是否落在信号P_d0和P_d1的上升沿之间，也就是，落在粗延迟窗口Tcd之内。如果信号P_CK的边沿没有落在窗口Tcd之内，则粗检相器将产生CSR或CSL信号来改变串行数，使P_CK移位。例如，如果P_CK的上升沿落在图4所示的时间间隔R1中，此处P_d0和P_d1都为高，粗检相器40将产生一个右移位信号CSR，使串行数减小(也就是使“1”位右移)，P_CK向左粗移位。如果P_CK的上升沿落在图4所示的时间间隔L1中，此处P_d0和P_d1都为低。粗检相器40将产生一个左移位信号CSL，使串行数增加(也就是使“1”位左移)，P_CK向右粗移位。
一旦信号P_CK的边沿落在粗延迟窗口Tcd之内，细检相器50将确定信号P_CK的边沿是否落在信号P_d2和P_d3的上升沿之间，即是否落在细延迟窗口Tfd之内。如果信号P_CK的边沿没有落在窗口Tfd之内，则细检相器50同样也将产生右移位信号FSR和左移位信号FSL信号来改变并行数，使信号P_CK细移位。例如，如果信号P_CK的上升沿落在窗口Tfd的右侧，则一个右移位信号FSR将减小并行数(也就是使“1”位右移)，使P_CK向左移位，如果信号P_CK的上升沿落在窗口Tfd的左侧，则一个左移位信号LSR将增加并行数(也就是使“1”位左移)，使P_CK向右移位。
然而，在使用可变控制系统100的时候可能会出现一个问题。当系统加电时，串行数可能被预置一个使信号P_CK超前输入时钟信号CLK半个周期的数，或被预置一个使信号P_CK相对于输入时钟信号CLK滞后一个周期的数。这个问题归因于PVT状态的变化，并可能引起带抽头的延迟电路10中粗延迟元件和细延迟元件的延迟时间变化，变化幅度从低于正常延迟时间-50％到高于正常延迟时间100％。
这个问题的影响是，信号P_CK的边沿可能落在图4时序图中时间间隔L3、S3、和R3中的任一个时间间隔之内。因此，粗检相器40和细检相器50将产生右移位信号(CSR、FSR)或左移位信号(CSL、FSL)，使信号P_CK的上升沿落在时间间隔S3中的粗延迟窗口Tcd和细延迟窗口Tfd之内。
另外，上述问题可能造成信号P_CK的边沿落在时间间隔S2之内。在这种情况下，粗检相器40将不产生任何右移位信号CSR和左移位信号CSL。
在上面所述的两种情况中，可变延迟电路20的延迟时间Td将不被细设置。因此，这对于测定PVT状态的偏差将是有利的。所以移位寄存器阵列的串行数能被正确预置，可变延迟电路的延迟时间将满足延迟要求(例如，同步逻辑电路的建立时间和保持时间)。
进一步地，它通常在通过测定芯片上的不同PVT状态的影响来规划芯片上的延迟部件和设计补偿PVT状态的电路的相关技术中也是有利的。
发明内容
本发明提供一个测量PVT状态的影响和把测量结果数字化的延迟补偿电路。延迟补偿电路提供芯片的PVT状态的相关信息，这些信息能被用来控制芯片中的可变延迟元件或设计用于补偿PVT状态的电路。
在本发明的一个较佳实施例中，延迟补偿电路放大可变延迟元件的最大延迟时间，可变延迟元件包含很多串联在一起的延迟细件。放大了的延迟时间落在几个预定义的时间间隔中的一个之内。延迟补偿测定放大了的延迟时间落在哪个时间间隔之内，并据此产生提供关于PVT状态的信息的信号。
在另一较佳实施例中，延迟补偿电路包括一个回路和两个数字计数器。可变延迟单元被包含在回路中。单个脉冲信号在回路中被重复传送特定次数。这个单个脉冲每传送通过可变延迟元件一次，第一个数字计数器就加1。第二个数字计数器记录当这个单个脉冲传输通过回路特定次时输入时钟信号的周期数目。因此，根据第二个记录的信号，延迟补偿电路确定落在可变延迟元件的整个延迟时间中的预定时间间隔。
在另一个较佳实施例提供一个增强可变延迟控制电路，这个增强可变延迟控制电路包含一个延迟补偿电路，确保可变延迟元件的延迟时间满足同步逻辑元件的准备和保持时间需求，而不受PVT状态变化的影响。
在另一较佳实施例中，可变延迟元件的每一个延迟部分都是一个带抽头的延迟电路。可变延迟控制电路加电之后，延迟补偿电路就立即正确预置移位寄存器队列中的串行数。在延迟补偿部件确定时间间隔落在放大了的延迟时间之内后，为了为每个带抽头的延迟电路的粗延迟多路转换器预置串行数，一个与所确定时间间隔有关的特定的串行数被载入移位寄存器队列。预置串行数被载入之后，可变延迟控制电路调整这个串行数。对于细延迟元件的并行数也是如此，直到可变延迟元件的延迟满足必须的要求。
在另一较佳实施例中，本发明的可变延迟控制电路能被用于大量的有准备和保持时间要求的数字芯片。这样的芯片包括输入/输出缓冲器、可编程字段门阵列(FPGAs)、延迟锁存回路(DLLs)、数字锁相环(PLLs)、D触发器和其它类型的同步逻辑元件。另外，本发明的延迟补偿设备提供的PVT信息可用来设计应用于时间临界应用的芯片。
下面给出的详细描述可看出，本发明的优点越来越显著。然而，在描述本发明的最佳实施例时，详细描述和实施例仅是以举例的方式给出，因此在本发明的精神和领域内对该详细描述所做出的各种变化和修改对本领域普通技术人员来说是很明显的。
附图说明
通过下面的详细描述和附图可全面理解本发明，附图给出仅是为了举例说明，并不会因此而限制了本发明。
图1A所示为使用数据信号作为时钟信号的D触发器的例子。
图1B所示为在D触发器的时钟通道加入延迟元件的例子。
图2所示为包含一个粗延迟部件和一个细延迟部件的的背景技术的带抽头的延迟电路。
图3示出背景技术的一个可变延迟控制电路。
图4示出背景技术的一个可变延迟控制电路中的粗检相器40和细检相器50的内部信号的时序图。
图5示出根据本发明的一个较佳实施例的延迟补偿电路。
图6示出根据本发明的一个较佳实施例的可变延迟控制电路。
图7示出配合图6的可变延迟控制电路所设计的延迟补偿电路。
图8A-8F是在最坏情况慢状态下，根据本发明的可变延迟控制电路工作的电路级仿真结果图。
图9A-C所示电路包含一个使用本发明的可变延迟控制电路来改善时间临界设计的输出缓冲器。
具体实施方式
如上所述，本发明给出一个延迟补偿设备，通过调节芯片中延迟部件的延迟时间的变化来测定芯片上PVT变化的影响。本发明的延迟补偿电路可被用来编程延迟部件的延迟时间和提供用于芯片设计的信息来补偿PVT状态。与详细描述相关的大部分附图包含相似部件。在整个附图中出现的相同标记皆表示同一部件。
图5示出一个根据本发明的较佳实施例的延迟补偿电路60。一个输入时钟信号WCLK和复位信号RSTN被输入到单脉冲发生器62。输入时钟信号WCLK和单脉冲发生器62的输出信号作为双输入与门A1的输入。与门A1的输出信号D被送到或门A3和单脉冲发生器62。或门A3的输出端与可变延迟元件20相联。可变延迟元件20的输出端与一个三输入与门A5和一个双输入与门A6相联。与门A5的输出反馈到与门A3的另一输入端。与门A6的输出K1联到一个m位数字计数器64，之后提供给例如脉冲信号计数器。脉冲信号计数器64的输出被送到双输入与门A4，与门A4输出延迟时钟信号WCLK’。脉冲信号计数器64的输出还送到一个反相器。此反相器的输出F送到与门A5、A6和单脉冲发生器62。反相器的输出F也被送到一个双输入与门A2。双输入与门A2还接收输入时钟信号WCLK。与门A2的输出联到一个n位数字计数器66，之后提供给例如输入信号计数器。输入信号计数器66的输出Q0，...，Qn都连到译码器68，输出由i1...in位组成的译码信号。
现在说明延迟补偿电路60的工作过程。当电路首次被加电时，信号RSTN复位单脉冲发生器62和与门A5到逻辑0。当电路首次被加电时，电路60中的其余节点也被作以相同复位。复位后当输入时钟信号WCLK首先上升到高电平时，单脉冲发生器产生一个短周期的单脉冲(高逻辑电平)。这个单脉冲通过门A1传送到门A3。在一个较佳实施例中，单脉冲发生器62可能包括一个以预定时段产生脉冲的脉冲发生器。在这个实施例中，门A1的输出D能被反馈到单脉冲发生器62，使第一个脉冲之后信号D为高，来防止单脉冲发生器62产生多余脉冲。
这个单脉冲从门A3传送到可变延迟部件20(延迟时间被设为最大)的“delay_in”输入端。一旦这个单脉冲到达可变延迟部件20的“delay_in”输入端，它经由门A6被传送到脉冲信号计数器64。脉冲信号计数器64随后加1。
这个脉冲经由门A5被回馈到可变延迟部件20的“delay_in”输入端，再在可变延迟部件中传播一次。这个单脉冲在这条路径上重复传播，直到脉冲信号计数器64达到预定数值K。在脉冲信号计数器达到K值之前，当单脉冲在可变延迟部件中重复传播时，输入信号计数器66记录发生时钟信号WCLK的每一个上升沿。一旦脉冲信号计数器达到K值，它输出一个高电平信号M使反相输出信号F变低。据此，与门A6的输出K1变低。停止脉冲信号计数器64的计数。同样，低电平信号F使输入信号计数器66停止计数，进一步告知单脉冲发生器62，脉冲信号计数器64已完成操作(也就是计数最高到K)，允许产生一个新脉冲。
在这一点，值W存入输入信号计数器66中表示当单脉冲通过可变延迟部件20传播K次时时钟WCLK的周期数。如果Td代表可变延迟部件20的最大延迟时间，Tck表示信号WCLK的周期，则可导出下面的等式：
W*Tck＝K*Td                                    式(1)因此，下面的Td和W之间的关系式必定成立：
Td＝(Tck/K)*W                                  式(2)
因为Tck和K的值是确定的，可以从式(2)很清楚得出可变延迟部件20的最大延迟时间Td与值W成比例。因此，值W与PVT状态直接相关，影响可变延迟部件20的最大延迟时间Td。据此，通过确定计数值W，延迟补偿电路60能提供PVT状态的测量。
应注意，图5示出根据本发明的延迟补偿电路60的一个较佳实施例，不应认为是对本发明的限制。对电路60所做的各种改变和修改并未超出本发明的思想和范围。例如，输入信号计数器66可能不记录时钟信号WCLK的上升沿数目，而是记录它的下降沿数目。进一步，可变延迟元件20可能包含延迟时间根据控制信号变化的一个单元。在一个可选实施例中，延迟补偿电路被用来调节PVT状态而不需控制延迟时间，可变延迟元件20能被一个延迟时间不可控制的延迟原件替代。本发明覆盖的其它变化对于熟悉该技术的人也是明显的。
图6示出一个根据本发明的较佳实施例的可变延迟控制电路200。图6和图3中示出的电路是相似的，仅有的差别是图6中的可变延迟控制电路200包含延迟补偿设备60。在可变延迟控制电路200首次加电后，延迟补偿设备60预置移位寄存器队列30的串行数。
图7示出一个延迟补偿电路60，它特别设计用于图6的可变延迟控制电路。应注意，在一个较佳实施例中，延迟补偿电路60能利用可变延迟控制电路200中的相同的可变延迟元件20(也就是说图7的可变延迟元件20与图6中的相同)。在另一实施例中，图7中的电路60所使用的可变延迟元件20与图6中的可变延迟元件20相同。
在图7的延迟补偿设备60中，译码器的输出SD5、SD10、SD20被连到可变延迟控制电路200的移位寄存器队列30。译码器68译码输入信号计数器66的计数值W。在单脉冲传播通过延迟部件20预定值K次后，信号SD5、SD10、SD20被输出，用来控制可变延迟部件20的延迟时间。
与图5中电路的工作过程类似，当脉冲信号计数器64的计数值达到预定值K时，信号M变高，信号F变低。传播通过可变延迟部件20的单脉冲在与门A5减小。进一步，信号F引起单脉冲发生器产生一个持续高电平的输出信号。所以，时钟信号WCLK能经过门A3和A4产生“shift_clk”信号。
信号M、“shift_clk”和DUPDENB被输入到SRLD信号发生器65。DUPDENB是一个“延迟更新使能”控制信号，确定延迟补偿设备60是否工作通过载入信号SD5、SD10、SD20来设置移位寄存器队列30的串行数。例如，可变延迟控制电路200一加电之后，应立即使用延迟补偿设备60预置串行数一次，则DUPDENB仅在初始预置期间为高电平。然而，如果DUPDENB被周期性设置为高，则延迟补偿设备60可被用来周期性设置移位寄存器队列30中的串行数。
高电平M、DUPDENB和“shift_clk”信号作用的结果是，SRLD信号发生器65产生一个高电平SRLD信号，使译码器加载输出SD5、SD10、SD20。
如图7所示，可变延迟部件20包含许多串接在一起的带抽头的延迟电路10。图7仅示出一个较佳实施例。可变延迟部件20可为任意能通过控制信号调节延迟时间的延迟部件。
在图7的较佳实施例中，译码器68基于由输入信号计数器66统计W的值产生串行数预置到移位寄存器队列30中(见前述根据图5的说明)。若W的值很高，则根据式(2)，每个带抽头的延迟电路10的延迟时间也很长，因此，应在移位寄存器队列30中设置一个较小的串行数。
例如，如果一个带抽头的延迟电路10包含25个粗延迟部件，则译码器输出SD5、SD10、SD20可能分别对应于串行数5、10、20。如上所述，当输入信号计数器66统计一个高的W值时，串行数将被置为一个小的数。对应高的W值，译码器68可在输出SD5置“1”，在输出SD10和SD20置“0”，设置串行数值为5。
图6的可变延迟控制电路200和图7的延迟补偿设备60的电路级软件仿真(应用SPICE)，将结合图8A-8F进行描述。根据这个模拟图，可变延迟控制电路200和延迟补偿设备60被应用在用于数据读俘获的DDR(双倍数据速度)SDRAM控制器中。数字时钟设置为133 MHz。根据SDRAM控制器的芯片设计，每个带抽头的延迟电路10的最佳延迟时间是1.5ns。因为数字时钟周期是大约7.5ns，所以可变延迟部件20被设计为包含5个带抽头的延迟电路。
应注意到，确定每个带抽头的延迟电路10所包含的粗延迟元件数目的一个方法是用一个粗延迟元件的最小延迟时间Tc来除带抽头的延迟电路10的最佳延迟时间。例如，1.5ns的最佳延迟时间和0.1ns的粗延迟元件最小延迟时间Tc，至少需要15个粗延迟元件。同样，通过用细延迟元件的最小延迟时间Tf来除粗延迟元件的最小延迟时间Tc，可确定细延迟元件的数目。例如，0.1ns的粗延迟元件的最小延迟时间Tc和0.01ns的细延迟元件的最小延迟时间Tf，则需要10个细延迟元件。
根据图8A-8F中对该模拟的描述，该可变延迟控制电路200被设置为带抽头的延迟电路10包括40个粗延迟组件和10个细延迟组件。
延迟补偿设备60将放大可变延迟部件20的最大延迟时间Td，在单脉冲经过延迟部件20传输K次之后，通过确定W的值来确定Td落在3个时段中的哪个时段。对于模拟的延迟补偿设备60，参数K被设置为10。
用于该模拟的最大延迟时间Td的预定时间间隔是0-4.25ns，4.25ns-11ns，11ns及以上，相当于每个带抽头的延迟电路10的实际最大延迟时间。据此，如果W被确定为低，也就是如果可变延迟部件20的最大延迟时间Td被确定落在0-4.25ns之间，则译码器68将通过在SD20传输一个“1”位设置串行数为高的数。相反地，如果W被确定为高，也就是最大延迟时间Td被确定落在11ns及以上，则译码器68将通过在SD5传输一个“1”位设置一个低的串行数。
在这个具体的模拟中，根据最坏情况慢状态设置PVT参数。图8A-8F显示模拟可变延迟控制电路200和模拟延迟补偿设备60的特定节点上的信号波形。
图8A显示模拟延迟补偿设备60的SRLD信号和“delay_out”信号的模拟波形。第十个“delay_out”脉冲出现在第165ns，指出单脉冲已经过可变延迟部件20传播了10次。相应地，SRLD信号变高(在166ns)，译码器68装载那些预置串行数到移位寄存器队列30中。图8B显示最坏情况慢状态的模拟波形。在145ns处，SD5信号(串行数＝5)变高(“1”位)，而SD10和SD20变低(“0”位)。所以，在166ns处，输出SD5＝1、SD10＝0和SD20＝0被装载到移位寄存器队列30中。
图8C所示为可变延迟控制电路200中从移位寄存器队列30传输到粗延迟多路转换器MUXA的控制信号的模拟波形图。具体地说，图8C显示串行数的预置值到最终值的变化。大约在175ns处，串行数被予置为5。信号c5变高说明，在此处c5是传送到串行数是5的粗延迟多路转换器MUXA的控制信号。在串行数的三个移位之后，对应粗检相器40产生的CSL信号，在240ns处，设置串行数的最终值为2。在这一点上，信号c2变高。控制信号c2传输到串行数是2的粗延迟多路转换器MUXA。
图8D所示为可变延迟控制电路200中细相位发生器50产生的信号的并行数的变化。在模拟电路中，并行数被设置为S6。因为带抽头的延迟电路10的细延迟部件的延迟时间是如此的小(大约是粗延迟部件延迟时间的1/10)，并行数的预置值将不影响可变延迟控制电路200的延迟时钟信号P_CK所落在的区域。因此，并行数的预置值将不会产生对上述图4说明的任何问题。
参照图8D，并行数被移位两次，从预置值为6(此处控制信号s6为高)到最终值为8(此处控制信号s8为高)。在大约308ns处，并行数的最终设置变为8。
图8E示出并行数完成最终设置之后，信号P_CK变为稳定。这出现在大约315.5ns处，P_CK信号落在时间窗口Tcd(图4的信号P_d0和P_d1之间)和Tfd(图4的信号P_d2和P_d3之间)之内。
图8F所示的是图6中可变延迟控制电路200的节点PL2和PL3处的信号波形。信号PL2和PL3之间的时间差代表串行数和并行数被最终设置的带抽头的延迟电路10的延迟时间。如图8F所示，PL2的上升沿出现在318.6709ns，PL3的上升沿出现在320.1887ns。因此，带抽头的延迟元件的延迟时间是1.5178ns(320.1887-318.6709＝1.5178)。这造成每个带抽头的延迟元件的设计延迟时间1.5ns存在0.0178ns的误差。所以本发明的可变延迟控制电路200满足设计要求。
对背景技术的可变延迟控制电路100进行相同的模拟。在模拟中，可变延迟控制电路100被自动预设为13(也就是说，大约是最大串行数25的一半)。在串行数和并行数变为它们的最终值后，每个带抽头的延迟电路的延迟时间确定为3.450ns。对比最佳延迟时间1.5ns有1.950ns的误差。因此，在最坏情况慢状态下，可变延迟控制电路100不满足SDRAM控制器的设计要求。据此，模拟图所示的可变延迟控制电路200使用延迟补偿设备60改进了背景技术中的可变延迟控制电路100。
根据本发明的另一较佳实施例，可变延迟控制电路200能被用于时间选择临界应用，在此应用中，电路被设计忽略PVT状态并以相同的方式工作。图9示出一个特别的时间选择临界应用，其中的的电路包括一个输出缓冲器BUF。特别是，缓冲器BUF必须有一个工作时间窗口，执行所需的操作数据处理，而不管电路是否根据最坏情况慢状态或最坏情况快状态工作(也就是忽略PVT状态)。
在如图9A所示的电路中，最坏情况慢状态有一个根据最坏情况快状态的在2.0-4.0之间的降低因数。对于图9A中的电路，假定降低因数为3。因此，如果时钟信号在最坏情况慢状态从时钟输入到缓冲器BUF输出有5ns的延迟，则在最坏情况快状态下的延迟约是1.67ns(5/3＝1.67)。所以，时钟延迟窗口是5-1.67＝3.33ns(见图9B所示的时序图)。
如果连接缓冲器BUF输出的设备有1.0ns的准备要求和0.5ns的保持要求，则数据有效窗口至少是1.5ns。然而，为了避免电路板的影响，数据有效窗口还应再包含0.5-1.0ns。所以，数据有效窗口可高为2.5ns，如图9B所示。缓冲器BUF的工作窗口由时钟延迟和数据有效部分定义，大约是6ns(3.33+2.5＝5.83ns)。所以，图9A的电路需要数字时钟有大约6ns的周期。
然而，本发明的可变延迟控制电路200可被插入到缓冲器BUF之前的时钟通道中，来延迟时钟信号。可变延迟控制电路200将控制最坏情况慢状态时延迟接近0ns和最坏情况快状态时延迟3.33ns。因此，在所有工作状态下可变延迟控制电路200将延迟时钟信号5ns，如图9C的时序图中所示。所以，PVT变化引起的3.33ns时钟延迟窗口能被缓冲器BUF的工作窗口消除，时钟信号的周期能被减小到大约3ns。所以，可变延迟控制电路200允许时钟信号频率翻倍。
进一步，如果使用可变延迟控制电路200和输入缓冲器来协助接收缓冲器BUF输出的设备，此设备的建立时间和保持时间能被明显减少(甚至减小到0)。所以，电路的工作窗口能被减小到1.5ns，导致时钟频率的再次翻倍。
时钟速率的提高在芯片设计中是很重要和有挑战性的一点。本发明能被用来提高各种不同应用的芯片的时钟速率。这些应用包括输入/输出缓冲器、存储器、FPGAs、数字PLLs、DLLs和同步逻辑元件等等。
本发明的另一优点是：因为延迟补偿电路60的延迟反馈回路结构，使其只需非常少的硬件。因此，延迟补偿电路只需要很少数量的门，使芯片体积和耗电量减小。
使用本发明的延迟补偿电路60是为了控制电路中所使用的不同类型可变延迟元件的延迟时间。进一步，延迟补偿电路60可能被使用来测量PVT状态的影响并将信息提供给电路设计者。这种测量可用来设计补偿变化的PVT状态的芯片。
然而，本发明不局限于PVT状态的补偿。例如，在芯片中，时钟载入差别、互连长度、时钟缓冲器等能引起时钟相位偏移。所以，可变延迟控制电路200和延迟补偿设备60能被用来补偿元件或改善芯片中的这些元件的设计。
已经如上地描述了本发明，很明显，可以用不同的方式实现本发明。对于本领域普通技术人员来说，在不脱离本发明的精神和范围的情况下，所有修改都包括在后面的权利要求所限定的范围之内。

Claims (13)

1.一种设备，包括：
一个输入端，用以输入信号；
一个可变延迟部件，一个产生的脉冲信号经过该可变延迟部件多次重复传播；以及
一个输入信号计数器，记数在所述脉冲信号传播所述次数期间通过的所述输入信号的周期数。
2.如权利要求1所述的设备，其中所述可变延迟部件的延迟时间根据所述输入信号计数器记数的周期数设置。
3.如权利要求1所述的设备，还包含一个脉冲信号计数器，用于记数所述脉冲信号经过一个或多个延迟部件传播的次数。
4.如权利要求3所述的设备，其中在所述脉冲信号计数器的计数达到所述次数后，则所述输入信号计数器输出一个计数值。
5.如权利要求1所述的设备，其中所述可变延迟部件包括一个或多个串联的带抽头的延迟电路。
6.如权利要求1所述的设备，其中所述一个或多个串联的带抽头的延迟电路中的每个包括：
多个串联的带抽头的粗延迟单元；以及
一个粗延迟多路转换器，用以根据传输的串行数从所述多个串联的带抽头的粗延迟单元之一输出该信号，
其中所述可变延迟部件的延迟时间至少部分地被所述传输串行数设置。
7.如权利要求1所述的设备，其中所述一个或多个带抽头的延迟电路中的每个还包括：
多个并联的带抽头的细延迟单元，每个所述细延迟单元从所述粗延迟多路转换器接收该信号输出；以及
一个细延迟多路转换器，用以根据传输并行数输出所述多个带抽头的细延迟单元之一的该信号，
其中，基于所述传输的串行数和所述传输的并行数来设置所述可变延迟部件的延迟时间。
8.如权利要求1所述的设备，还包括一个输出端，用以输出代表微型芯片的PVT信息的信号，所述输出信号根据所述输入信号计数器的计数值产生。
9.一个可变延迟电路，包括：
一个可变延迟部件，用于延迟输入信号，所述可变延迟部件包括一个或多个串联的带抽头的延迟电路，所述一个或多个带抽头的延迟电路的每一个包括：
多个串联的带抽头的粗延迟单元，和
一个粗延迟多路转换器，用以根据一个确定的串行数从所述多个带抽头的粗延迟单元之一输出该信号；
一个粗检相器，用以比较所述输入信号和所述延迟部件的延迟信号输出之间的相位，所述串行数根据所述粗检相器的比较结果相应增加或减少；以及
一个设置设备，用于在PVT的基础上根据延迟部件的变化来设置所述串行数。
10.如权利要求9所述的可变延迟电路，其中所述一个或多个带抽头的延迟电路的每一个还包括：
多个并行的细延迟单元，用以接收来自所述粗延迟多路转换器的选择信号，每个细延迟单元具有一个不同的相关延迟时间；以及
一个细延迟多路转换器，用以选择来自基于确定的并行数的所述多个细延迟单元的信号。
11.如权利要求10所述的可变延迟电路，还包括：
一个细检相器，用以比较所述输入信号和所述延迟部件的延迟信号输出之间的相位，所述并行数根据所述细检相器的比较结果相应增加或减少。
12.如权利要求9所述的可变延迟电路，其中所述的设置设备基于在所述可变延迟部件的放大延迟时间期间所经过的所述输入信号的计数的周期数设置所述串行数，。
13.如权利要求12所述的可变延迟电路，其中所述放大延迟时间包括单脉冲信号经过所述一个或多个带抽头的延迟电路重复传输若干次的时间。
CN01132531A 2001-07-02 2001-07-02 包含反馈回路的延迟补偿电路 Pending CN1393992A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN01132531A CN1393992A (zh) 2001-07-02 2001-07-02 包含反馈回路的延迟补偿电路
US09/991,330 US20030001650A1 (en) 2001-07-02 2001-11-15 Delay compensation circuit including a feedback loop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN01132531A CN1393992A (zh) 2001-07-02 2001-07-02 包含反馈回路的延迟补偿电路

Publications (1)

Publication Number Publication Date
CN1393992A true CN1393992A (zh) 2003-01-29

Family

ID=4671473

Family Applications (1)

Application Number Title Priority Date Filing Date
CN01132531A Pending CN1393992A (zh) 2001-07-02 2001-07-02 包含反馈回路的延迟补偿电路

Country Status (2)

Country Link
US (1) US20030001650A1 (zh)
CN (1) CN1393992A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102117094A (zh) * 2009-12-31 2011-07-06 张永 芯片速度自适应技术方案
CN102142835A (zh) * 2010-02-03 2011-08-03 晨星软件研发(深圳)有限公司 相位数字化装置及其方法
CN103257309A (zh) * 2012-02-17 2013-08-21 安凯(广州)微电子技术有限公司 ddr系列pcb板时序补偿方法、系统及终端
CN106898374A (zh) * 2017-01-10 2017-06-27 西安紫光国芯半导体有限公司 一种用于dram的带vdd自补偿dll反馈电路系统

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1287250C (zh) * 2002-04-02 2006-11-29 英属盖曼群岛商旭上绘图股份有限公司 将数据写入内存的方法及系统
US6980041B2 (en) * 2002-10-04 2005-12-27 Hewlett-Packard Development Company, L.P. Non-iterative introduction of phase delay into signal without feedback
US7009433B2 (en) * 2003-05-28 2006-03-07 Lattice Semiconductor Corporation Digitally controlled delay cells
US6876186B1 (en) * 2003-08-29 2005-04-05 Xilinx, Inc. Measurement of circuit delay
US6940768B2 (en) 2003-11-04 2005-09-06 Agere Systems Inc. Programmable data strobe offset with DLL for double data rate (DDR) RAM memory
US7049873B2 (en) * 2004-02-23 2006-05-23 International Business Machines Corporation System and method for implementing a micro-stepping delay chain for a delay locked loop
US7138845B2 (en) * 2004-07-22 2006-11-21 Micron Technology, Inc. Method and apparatus to set a tuning range for an analog delay
KR100706623B1 (ko) * 2005-01-14 2007-04-11 삼성전자주식회사 반도체 장치의 지연 조절회로 및 지연 조절방법
US7138844B2 (en) * 2005-03-18 2006-11-21 Altera Corporation Variable delay circuitry
US20070008023A1 (en) * 2005-07-07 2007-01-11 Jinn-Shyan Wang Differential-type delay cell circuit
US7495495B2 (en) * 2005-11-17 2009-02-24 Lattice Semiconductor Corporation Digital I/O timing control
US7620839B2 (en) * 2005-12-13 2009-11-17 Lattice Semiconductor Corporation Jitter tolerant delay-locked loop circuit
KR100675009B1 (ko) * 2006-02-01 2007-01-29 삼성전자주식회사 데이터 지연 조절 회로 및 방법
US7222036B1 (en) * 2006-03-31 2007-05-22 Altera Corporation Method for providing PVT compensation
US7928781B2 (en) * 2006-12-04 2011-04-19 Micron Technology, Inc. Fast measurement initialization for memory
US20090033386A1 (en) * 2007-08-01 2009-02-05 Texas Instruments Incorporated Delay Lock Loop Circuits Including Glitch Reduction and Methods for Using Such
US7932552B2 (en) 2007-08-03 2011-04-26 International Business Machines Corporation Multiple source-single drain field effect semiconductor device and circuit
US20090033389A1 (en) * 2007-08-03 2009-02-05 Abadeer Wagdi W Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures
US7814449B2 (en) 2007-10-17 2010-10-12 International Business Machines Corporation Design structure for multiple source-single drain field effect semiconductor device and circuit
US9354890B1 (en) 2007-10-23 2016-05-31 Marvell International Ltd. Call stack structure for enabling execution of code outside of a subroutine and between call stack frames
US9442758B1 (en) 2008-01-21 2016-09-13 Marvell International Ltd. Dynamic processor core switching
US7701246B1 (en) * 2008-07-17 2010-04-20 Actel Corporation Programmable delay line compensated for process, voltage, and temperature
US8390352B2 (en) * 2009-04-06 2013-03-05 Honeywell International Inc. Apparatus and method for compensating for process, voltage, and temperature variation of the time delay of a digital delay line
US9582443B1 (en) 2010-02-12 2017-02-28 Marvell International Ltd. Serial control channel processor for executing time-based instructions
US8572426B2 (en) * 2010-05-27 2013-10-29 National Semiconductor Corporation Hardware performance monitor (HPM) with extended resolution for adaptive voltage scaling (AVS) systems
US9098694B1 (en) * 2011-07-06 2015-08-04 Marvell International Ltd. Clone-resistant logic
US20130185477A1 (en) * 2012-01-18 2013-07-18 International Business Machines Corporation Variable latency memory delay implementation
CN106253882B (zh) * 2016-10-12 2023-06-27 江阴元灵芯旷微电子技术有限公司 带模式切换功能的宽范围时间延迟电路
US10276223B2 (en) * 2017-04-24 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Memory device for generating word line signals having varying pulse widths
FR3076128B1 (fr) * 2017-12-26 2021-09-10 Commissariat Energie Atomique Boucle a verrouillage de retard numerique
KR102662555B1 (ko) * 2019-07-05 2024-05-03 삼성전자주식회사 지연 동기 루프 회로 및 이를 구비하는 반도체 메모리 장치
CN112886952B (zh) * 2021-01-13 2024-04-05 中国科学院微电子研究所 一种高速时钟电路的动态延时补偿电路
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365130A (en) * 1992-08-07 1994-11-15 Vlsi Technology, Inc. Self-compensating output pad for an integrated circuit and method therefor
JP2996328B2 (ja) * 1992-12-17 1999-12-27 三菱電機株式会社 半導体集積回路、およびそれを用いた半導体集積回路組合回路
US5644271A (en) * 1996-03-05 1997-07-01 Mehta Tech, Inc. Temperature compensated clock
US6326285B1 (en) * 2000-02-24 2001-12-04 International Business Machines Corporation Simultaneous multiple silicon on insulator (SOI) wafer production

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102117094A (zh) * 2009-12-31 2011-07-06 张永 芯片速度自适应技术方案
CN102142835A (zh) * 2010-02-03 2011-08-03 晨星软件研发(深圳)有限公司 相位数字化装置及其方法
CN102142835B (zh) * 2010-02-03 2013-01-09 晨星软件研发(深圳)有限公司 相位数字化装置及其方法
CN103257309A (zh) * 2012-02-17 2013-08-21 安凯(广州)微电子技术有限公司 ddr系列pcb板时序补偿方法、系统及终端
CN103257309B (zh) * 2012-02-17 2015-10-07 安凯(广州)微电子技术有限公司 ddr系列pcb板时序补偿方法、系统及终端
CN106898374A (zh) * 2017-01-10 2017-06-27 西安紫光国芯半导体有限公司 一种用于dram的带vdd自补偿dll反馈电路系统

Also Published As

Publication number Publication date
US20030001650A1 (en) 2003-01-02

Similar Documents

Publication Publication Date Title
CN1393992A (zh) 包含反馈回路的延迟补偿电路
JP3690899B2 (ja) クロック発生回路及び半導体装置
US8350595B2 (en) Semiconductor integrated circuit and control method for clock signal synchronization
US6845459B2 (en) System and method to provide tight locking for DLL and PLL with large range, and dynamic tracking of PVT variations using interleaved delay lines
EP1903712B1 (en) Signal interleaving for serial clock and data recovery
US7368966B2 (en) Clock generator and clock duty cycle correction method
US7839194B2 (en) Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment
CN101951260B (zh) 一种数字延迟锁相环电路
US7839193B2 (en) Duty cycle correction circuits including a transition generator circuit for generating transitions in a duty cycle corrected signal responsive to an input signal and a delayed version of the input signal and methods of operating the same
US20100213991A1 (en) Delay-locked loop circuit and method for synchronization by delay-locked loop
CN101032075A (zh) 用于频率合成的方法和设备
US6255880B1 (en) One-shot DLL circuit and method
US8023553B2 (en) Circuits for generating delayed high frequency clock signals used in spread-spectrum clocking
JPH10171774A (ja) 半導体集積回路
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
JPH10149227A (ja) 半導体集積回路
US7358782B2 (en) Frequency divider and associated methods
CN1577611A (zh) 延迟锁定回路及使用其闭锁时钟延迟的方法
Jeon et al. A 66-333-MHz 12-mW register-controlled DLL with a single delay line and adaptive-duty-cycle clock dividers for production DDR SDRAMs
US20080094115A1 (en) DLL circuit
US7391246B1 (en) Digital high speed programmable delayed locked loop
US7310011B2 (en) Clock signal adjuster circuit
CN101145779A (zh) 延迟锁定回路及相角产生器
US20020047739A1 (en) Modified clock signal generator
US20170207777A1 (en) Integrated circuit device and delay circuit device having varied delay time structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication