CN101032075A - 用于频率合成的方法和设备 - Google Patents

用于频率合成的方法和设备 Download PDF

Info

Publication number
CN101032075A
CN101032075A CNA2005800332985A CN200580033298A CN101032075A CN 101032075 A CN101032075 A CN 101032075A CN A2005800332985 A CNA2005800332985 A CN A2005800332985A CN 200580033298 A CN200580033298 A CN 200580033298A CN 101032075 A CN101032075 A CN 101032075A
Authority
CN
China
Prior art keywords
signal
clock signal
phase
delay element
phase shifted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800332985A
Other languages
English (en)
Inventor
曼纽尔·P·小加巴托
约瑟夫·A·查拉斯卡
保罗·H·盖乐斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of CN101032075A publication Critical patent/CN101032075A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
    • H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

一种DPC(200)，包括：频率源(20)；延迟锁定环(220)，它用于接收时钟信号，并产生多个相移时钟信号；控制装置(280)，它具有DPS(282)和DAC(284)，用于接收标识合成信号的期望频率的输入信号；选择电路(270)，它用于接收多个相移时钟信号，选择一序列的相移时钟信号，并输出粗略合成信号；可变延迟元件(290)，它具有被耦合到选择电路的第一输入，用于接收粗略合成信号，还具有被耦合到控制装置的第二输入，用于接收精确调谐调整信号，以便修改该粗略合成信号，从而产生实质上具有期望频率的合成信号(292)。该DPC进一步包括训练设备，该训练设备用于校准DPC。

Description

用于频率合成的方法和设备
技术领域
本发明通常涉及频率合成，更具体而言涉及使用可变延迟元件实现精确的频率选择的数字-相位转换器。
背景技术
许多设备都需要使用频率合成器进行操作，这些设备例如是诸如便携式设备的移动应用。一种这样的频率合成器包括具有延迟锁定环(DLL)的数字-相位转换器(DPC)。图1描述了一种现有技术的DPC10配置的框图，该DPC 10配置是用于产生在期望频率Fout上的输出信号82。DPC 10包括固定频率源20，它用于产生具有Fclk的频率的时钟信号22。DPC 10进一步包括：延迟锁定环30，该延迟锁定环包含主延迟线32、相位检测器40、电荷泵50和低通滤波器60，它们构成了DLL30的稳定电路，该主延迟线32具有N个可调节的延迟元件D1至DN；多个级联延迟线70(例如，延迟线DL0至DL(N-1))，每个延迟线包括多个延迟元件(未显示)；选择电路80，该选择电路可以例如是复用器(本文中也被称为“MUX”)；和数字控制装置90，该数字控制装置诸如是例如数字-相位序列发生器(DPS)。
在操作中，延迟线32接收进入输入端的时钟信号22，然后在多个输出端产生一组时延(或相移)的时钟信号。该时延是由延迟元件D1至DN所产生，这些延迟元件是以级联方式连接，它们可以是例如反相门、传输线路门等等，这取决于期望的DPC实施。而且，通过在延迟线32中输入的控制信号，例如偏压Vtune，来控制在延迟线上第一点的信号与延迟线上第二点的信号之间的总时延，该第一点的信号通常是第一延迟元件D1的输入，该第二点的信号通常是第N个延迟元件DN的输出。这个总延迟可以是例如时钟信号22一个周期的波长(即，360度)、时钟信号22一半周期的半个波长(即，180度)，或者是对于特定应用所需要的任何延迟。理论上，每个延迟元件将在延迟元件的输出端重复具有时延的输入波形，该时延等于从延迟元件D1的输入端至延迟元件DN的输出端的总延迟，该DN是用延迟元件的总数除尽(即，N)。
每个延迟元件D1-D(N-1)分别具有输出抽头T1-T(N-1)，每个输出抽头被连接到多个延迟线70的相应延迟线DL的输入端。此外，抽头T0被连接在延迟元件D1的输入端与延迟线DL0的输入端之间。每个延迟元件D1-D(N-1)延迟时钟信号22的传播，并在它相应的输出抽头T1-T(N-1)上分别输出相应的相移时钟信号。因此，由延迟元件D1-D(N-1)输出的第N-1个相移时钟信号和在抽头T0上输出的时钟信号22(即，零时延)，就经过输出抽头T1-T(N-1)被提供给级联延迟线DL1至DL(N-1)的输入端。
为了确保操作期间的稳定性，DPC 10包括相位检测器40，该相位检测器通常被连接用于接收来自源20的时钟信号22和来自延迟线32的相移时钟信号，在这个实例中，相移时钟信号是在延迟元件DN的输出端的信号。相位检测器40将时钟信号22与相移时钟信号之间的相位差和预定的期望相移进行比较，并将误差信号输出到电荷泵，该误差信号是这个比较结果的函数。
电荷泵50在低通滤波器60上积累(deposit)相应的电荷，该低通滤波器60依次将误差信号转换为DLL调谐信号，并将该DLL调谐信号提供给延迟线32，用来调整偏压Vtune，以这种方式保持在DLL 30的操作期间在相移时钟信号与时钟信号22之间的相位关系，即，直到通过延迟线32的总时延是期望的延迟。一旦DLL 30已经稳定，MUX80就在DPS 90的控制下以常规的方式进行操作，每次一个地将一序列(a sequence of)的相移时钟信号连接到MUX 80的输出端，以便提供在期望的输出频率Fout上的输出信号82。
通常，使用高速累加器作为DPS 90的核心，该DPS的数字输入92被用来编程期望的频率，MUX 80使用该DPS的数字输出94来选择对合成输出时钟82的期望输出边沿的合适延迟路径。这样，DPS 10就提供粗略(coarse)时延选择和精确(fine)时延选择。粗略延迟是由主延迟线32中的延迟元件来提供，精确延迟是由一阵列优选的无源延迟线70来提供，该无源延迟线70被级联在每个粗略延迟元件的输出端的后面。这个实施的最终结果是产生了时钟边沿的重复(multiplicity)，这些时钟边沿在时间上被延迟理想的超过输入参考时钟的1个周期。
这些边沿时间被认为是基于延迟路径中每个延迟元件的累积延迟进行量化。通过正确解码DPS的输出，就可以将时钟与除输入参考时钟之外的不同频率进行合成。众所周知，DPC 10的寄生性能与在DPC10中包含的延迟元件的数量成反相关。因此，为了获得对某些应用的寄生要求，将需要数千个延迟元件或量化步骤。然而，这就带来实现的难题。
例如，依赖需要的延迟元件的数量，不可能将所有的延迟元件都集成到单个集成电路上。而且，如果使用了有源的延迟元件方法(approach)，这将消极地影响整体的耗用电流。尽管如此，如果使用了无源的延迟元件(例如，传输线)方法，由于不匹配或性能损耗所引起的加载，DPC的性能就很容易受到进程变化(这可以消极地影响单调性)的影响。此外，无源的延迟元件方法并不能移植到未来的IC技术。这是由于为特定的处理所设计的频率合成器将具有它为该处理而设计的部件，以便使合成器的性能最大化。这就可能需要为每个附加的替换处理来重新设计频率合成器，以便相应地使这些处理的性能最大化。
因此，就存在对使用很少数量的延迟元件来实现频率合成的方法和设备的需要，从而获得与本技术领域中已知的频率合成器同等的准确度和寄生性能。
附图说明
现在通过参照附图仅仅借助实例来叙述本发明的优选实施例，其中：
图1描述了现有技术的数字-相位转换器的框图；
图2描述了根据本发明实施例的数字-相位转换器的框图；
图3描述了根据本发明实施例的方法的流程图，该方法用于产生具有期望频率的合成输出信号；
图4描述了可变延迟元件的实施例的示意图，该延迟元件可以应用在图2的数字-相位转换器中；
图5描述了根据本发明实施例的时序图和图4的可变延迟元件的转移函数，该时序图和转移函数演示了粗略延迟选择和精确延迟调谐；
图6描述了根据本发明实施例的两个延迟线和相应的时序图，它们用于产生执行训练序列的时间基准；
图7描述了根据本发明实施例的训练函数，该训练函数可以被应用于图5的转移函数；
图8描述了根据本发明实施例的数字-相位转换器的框图，该转换器包括执行训练序列的设备；
图9描述了根据本发明实施例的用于执行训练序列的方法流程图；
图10描述了根据本发明的其它实施例的数字-相位转换器的框图，该转换器包括用于执行训练序列的设备；以及
图11描述了根据本发明实施例的一组时序图，该时序图演示了“异或”运算的倍频效果。
具体实施方式
尽管本发明容许将实施例表现为多种不同的形式，在附图中显示了本发明的这些实施例，在本文将详细地描述特定的实施例，但是应当理解：本文公开的内容应被认为是本发明原理的举例，而不是意味着将本发明局限于所显示和描述的特定实施例。更进一步，本文使用的术语和词语并不应当认为是起限制作用，而仅仅是起描述作用。我们还将认识到为了描述的简单和明确，在附图中显示的元件并不需要按照规格来描绘。例如，一些元件的尺寸相对于其它元件被夸大。更进一步，在经过适当考虑的情况下，附图中重复的参考数字是表示对应的元件。
图2描述了根据本发明实施例的DPC 200的框图，该DPC 200用于产生在期望频率Fout上的合成输出信号292。DPC 200包括固定频率源210，它用于提供具有Fclk的频率的时钟信号212。DPC 200进一步包括：DLL 220，该DLL 220包括具有N个可调整的延迟元件D1至DN的延迟线230，还可以任选地包括稳定电路，该稳定电路理想上具有相位检测器230、电荷泵250和低通滤波器260；选择电路270，它可以是例如复用器；控制装置280，它是合适的处理装置，它理想上包括数字-相位序列发生器282和数模转换器(DAC)284；和可变延迟元件290。
在操作中，延迟线230接收进入输入端的时钟信号212，然后在多个输出端产生一组时延时钟信号。该时延是由延迟元件D1至DN来产生的，这些延迟元件以级联的方式连接，它们可以是例如反相门、传输线路门等等，这取决于期望的DLL 220实施。而且，通过在延迟线220中输入的控制信号，例如偏压Vtune，来控制在延迟线上第一点的信号与延迟线上第二点的信号之间的总时延，该第一点的信号通常是第1个延迟元件D1的输入，该第二点的信号通常是第N个延迟元件DN的输出。这个总时延可以是例如时钟信号22的一个周期的波长(即，360度)、时钟信号22的一半周期的半个波长(即，180度)，或者是对于特殊的应用所需要的任何延迟。理想地，该总时延是时钟信号的一个周期。而且，理想地，每个延迟元件将在延迟元件的输出端重复带有时延的输入波形，该时延等于从延迟元件D1的输入至延迟元件DN的输出的总时延除以延迟元件的总数(即，N)。
延迟元件D1至D(N-1)各自分别具有输出抽头T1至T(N-1)，每个输出抽头被连接到MUX 270的输入端。此外，抽头T0被连接在延迟元件D1的输入端与MUX 270之间，以便向其提供时钟信号212。每个延迟元件D1-D(N-1)延迟该时钟信号212的传播，并在它相应的输出抽头T1-T(N-1)上分别输出相应的相移时钟信号。因此，由延迟元件D1-D(N-1)输出的N-1个相移时钟信号和在抽头T0上输出的时钟信号212(即，零时延)，就经过输出抽头T1-T(N-1)被提供给MUX270的输入端。在本实施例中，使用抽头0至N-1作为输出抽头。然而，本领域的普通技术人员将认识到，可以替换的使用抽头1至N作为输出抽头，这并没有脱离本发明的范围。
相位检测器240、电荷泵250和低通滤波器260构成了DLL 220的稳定电路，DLL 220的作用是使延迟线230实质稳定为在延迟线上的两个点之间的预定期望相移。该延迟线理想地被稳定为在期望相移的范围内，该期望相移对应于在输出292上可接受的寄生电平，这取决于特定的应用。
因此，相位检测器240通常被连接成接收来自频率源210的时钟信号212和来自延迟线230的相移时钟信号，在这个实例中，该相移时钟信号是在延迟元件DN输出端的信号。相位检测器240将时钟信号212与相移时钟信号之间的相位差和预定的期望相移进行比较，并将误差信号输出到电荷泵，该误差信号是这个比较结果的函数。本领域的普通技术人员将认识到，相位检测器240可以被配置成将在延迟线上任何两个点的信号之间的相位差与预定的期望相移进行比较，并输出相应的误差信号。电荷泵250在低通滤波器260上积累相应的电荷，该低通滤波器反过来将误差信号转换为DLL调谐信号，该DLL调谐信号被提供给延迟线230，用于调整偏压Vtune，以这种方式来保持在DLL220的操作期间相移时钟信号与时钟信号212之间的相位关系，即，直到通过延迟线的总时延实质上是期望的时延。
一旦DLL 220已经稳定，MUX 270在控制装置280的控制下进行操作，每次一个地将抽头T0-T(N-1)上的一序列相移时钟信号连接到MUX 270的输出端，以便产生粗略合成信号272，该粗略合成信号272包括多个粗略时钟边沿，这些时钟边沿是基于选择的相移时钟信号的序列。可变延迟元件290也在控制装置280的控制下执行操作，通过修改多个粗略时钟边沿的至少一部分的延迟以产生精确合成输出信号292，从而修改或“精确调谐”这个粗略合成信号，该精确合成输出信号292具有实质为期望频率的频率，也就是在对应DPC 200输出端上的可接受寄生电平的容差范围内的频率，这取决于特定的应用。
图3描述了根据本发明实施例的方法的流程图，该方法用于产生具有实质为期望频率的合成输出信号。例如，这个方法可以被应用于图2的DPC 200中。在步骤300，通常，由DPC 200外部的源(诸如是例如，数字信号处理器，或者在装载DPC 200的装置内驻留的其它微控制器)将标识期望Fout的输入信号287(理想的信号)提供给控制装置280，并理想地在DPS 282中接收该输入信号287。例如，可以使用高速累加器作为DPS 282的核心，用于理想地在参考时钟的每个时钟边沿上，一次产生(310)粗略选择信号286和相应的精确调谐调整信号288。例如，可以基于在查找表中存储的多个数字字，或者由繁忙(on the fly)的控制装置计算的多个数字字来产生粗略选择信号。理想地，基于在存储装置中存储的多个校准值来产生精确调谐调整信号，该存储装置可以例如被包含在控制装置280中，理想地，这些校准值是在下文详细阐述的训练序列期间来确定。
粗略选择信号286被加载到(320)MUX 270中，MUX 270使用该粗略选择信号来选择合适的输出抽头(340)，T0-T(N-1)中的一个，以便向可变延迟元件290提供粗略合成信号272(即，粗略时钟边沿272)。这个粗略时钟边沿理想地被选择成尽可能地接近该输出合成信号的期望时钟边沿。然后，在来自控制装置280的相应精确调谐调整信号289的控制下，可变延迟元件290精确调谐(330)该粗略时钟边沿272，以便产生精确合成输出信号292(即，理想上实质为期望输出时钟边沿的输出时钟边沿)。然后，该方法继续为下一个参考时钟周期(350)，以便产生合成输出信号292，该合成输出信号具有代表在实质为期望Fout的频率上出现的时钟边沿的值的序列。因此，每个时钟边沿的累积产生了合成时钟，该合成时钟可以具有与输入的参考时钟频率不同的频率。
图4描述了可变延迟元件400实施例的示意图，该可变延迟元件可以应用在DPC 200中，即，具有可外部调整的基准控制Vdd的CMOS缓冲器。可变延迟元件400包括多个理想的CMOS晶体管，该CMOS晶体管包括两个P型晶体管410和420(即，P1和P2)以及四个N型晶体管430、440、450和460(即，N1、N2、N3和N4)，这些晶体管被耦合到图4中描述的配置中。在这个实施例中，信号272提供电压值，该电压值被提供给在Vin的可变延迟元件。精确调谐调整信号289同样提供电压，该电压被提供给在VTune的可变延迟元件，所得到的输出是由在Vout的可变延迟元件产生的电压并与信号292对应。由于演示的可变延迟元件需要模拟输入，因此，在图2中描述的DPC的实施例理想地包括DAC 284，该DAC将来自DPS 282的数字精确调谐调整值288转换为由可变延迟元件使用的模拟信号289。
本领域的普通技术人员将认识到，可变延迟元件400是示例性的，也可以实现图2中使用的可变延迟元件的附加实施例。例如，在不使用DAC的其它实施例中，在可变延迟元件中可以包括合适的电路，该电路能将数字精确调谐调整值转换为精确调谐调整信号。
图5描述了产生合适的粗略选择信号和精确调谐信号的DPS的过程，用于产生期望的边沿时间。图5中显示了典型的可变延迟元件(例如，可变延迟元件400)的转移函数500，并且通过在延迟线230中4个连续的延迟元件，波形510、520、530和540代表在变化的数量中延迟的时钟信号。在输入基准时钟信号212的每个时钟周期上，DPS将产生粗略选择信号，该粗略选择信号就使MUX 270选择一个抽头输出，该抽头输出将产生在MUX输出端上的粗略时钟边沿272，该粗略时钟边沿理想上非常接近于期望的输出时钟边沿(例如，来自相移时钟信号510或520的时钟边沿)。
DPS将同时确定精确调谐调整值288，这个数字值将通过DAC过程被转换为模拟信号，可变延迟元件将使用该DAC过程来延迟粗略时钟边沿，以便该粗略时钟边沿能够尽可能地接近如图5中指示的期望时钟边沿。DAC过程的主要优点是增加了延迟量化电平的能力。更具体来说，通过增加在DAC中位的数量，就可以获得更精确的延迟量化电平。
在任何的数字-模拟转换过程中，都存在非线性。注意到在图4中描述了可变延迟元件的非线性延迟转移函数500。这个转移函数在调谐电压的宽量程上典型的是非线性。这种非线性将导致寄生性能的减少。为了提高寄生性能，就必须提供一种测量非线性并对非线性进行补偿的方法。本文将这种方法或过程称为训练(training)。
任何训练系统的主干是准确的基准。例如，在上面论述的本发明实施例中，就需要准确的时间基准，这是由于描述的可变延迟元件的转移函数500被表示为电压与时间的关系曲线，该可变延迟元件需要训练。例如，使用具有不同数量的延迟元件的第二DLL，就可以建立准确的时间基准，其中在所有这些延迟元件上的总延迟理想上是与第一DLL相同的总延迟。第二DLL理想上是作为上述参考图2的DLL 220的函数，该第二DLL将理想地包括在上面详细描述的稳定电路(包括相位检测器、电荷泵和低通滤波器)，它可以具有比DLL 220更多或更少的延迟元件，这取决于实施。
图6描述了如何建立合适的时间参考，用于执行在例如图2中描述的DPC 200中的训练函数。图6中显示了具有N个延迟元件(例如，延迟线230)的N个抽头DLL延迟链路600，以及具有N+1个延迟元件(例如，第二延迟线)的N+1个抽头DLL延迟链路610。还描述了与延迟线600对应的时序图620，该时序图具有来自延迟线600上的N个延迟元件中的两个延迟元件的示例性输出边沿622和624。进一步描述了与延迟线610对应的时序图630，该时序图具有来自延迟线610上的N+1个延迟元件中的两个延迟元件的示例性输出边沿632和634。
在这种实施中，在延迟线610中每个元件的延迟将略微变小。因此，如果延迟线600具有N个延迟元件，延迟线610具有N+1个延迟元件，那么差分延迟就变成1/N(即，在输出边沿632与622之间的时差)，2/N(即，在输出边沿634与624之间的时差)，...，(N-1)/N，这正如图6中的进一步描述。这样，使用具有不同数量的延迟元件的两个DLL的目的就是为了建立“标尺”或参考，该“标尺”或参考可以用来校准DPC。
更具体来说，在一个实施例中，可以使用每个差分延迟来细分可变延迟元件400的非线性延迟转移函数500，并使用如图7中显示的线性近似技术来训练该DPC。可以使用与锁定DLL中使用的处理相似的处理来完成训练。例如，通过选择来自N抽头DLL的输出，将它馈送到可变延迟元件，并将它的输出与来自N+1抽头DLL的输出进行比较，就可以调谐可变延迟元件，以便可变延迟元件使这两个边沿重合。当这两个边沿重合时，对于图7的延迟转移函数曲线500上的一个点，已经训练了系统。
这个过程理想地被重复多次，重复的次数等于在第一延迟线中延迟元件的数量(例如，在图6中所描述的实施中是N次)，用于产生在转移函数曲线500上的多个校准点。在任何时间都可以执行训练，例如在需要训练的装置第一次加电时。在其它实施例中，装置可以基于算法或基于特定的参数来执行训练函数，所提供的特定参数可能导致整个系统性能的降低。这些参数可以包括例如增加的操作温度、减少的操作电压、新的期望输出频率等。
换句话说，使用这个第二DLL的训练包含调谐在多个点上的可变延迟元件的静态电流，以使来自可变延迟元件的初始延迟(由来自延迟线610的抽头输出所引起的)补偿来自延迟线610的相应抽头输出的信号偏移延迟。一旦完成了训练，就确定了在转移函数曲线上的一组校准点，并可以计算和理想地存储例如数字字的相应校准值。而且，基于该DAC过程可允许的校准值的数量(例如，基于在DAC中位的数量)，可以使用内插法，采用至少两个校准值来计算附加的校准值，从而进一步减少系统的整体相位误差(相应地提高了寄生性能)。
使用第二DLL方法来训练可变延迟元件的一个优点是：可以在与DPC相同的装置中容易和相对廉价地结合用于训练的设备，该装置例如是通信装置。这就消除了使用大型和昂贵的校准装置的需要，该校准装置是在包含DPC的装置的外部，当必须或期望采用例如上述的方式时，就可以执行校准或训练。图8描述了DPC 800的框图，该DPC 800实际上是包含训练装置的图2的DPC 200。因此，在图8中同样相应地标记了与图2中的元件相同的元件。DPC 800包括具有延迟线(未显示)的DLL 220，该延迟线具有N个延迟元件；粗略延迟选择器(或复用器)270；控制设备280，它优选为包含DPS 282和DAC 284；和可变延迟元件290。DPC 800的这些元件具有与上面参考图2详细描述的元件相同的功能，为了简明起见，这里将不再重复。DPC 800进一步包括训练设备，该训练设备理想地包括：具有延迟线(未显示)的DLL 810，该延迟线具有N+1个延迟元件，这些延迟元件与DLL 220的结构和功能相同，但是具有不同数量的延迟元件；粗略延迟选择器(或复用器)820，它与粗略延迟选择器270的结构和功能相同；和相位检测器830。
相应地，DLL 220和DLL 810都优选地被固定为在每个延迟线的第一延迟元件中输入的参考时钟信号(未显示)的一个周期。DLL 220和DLL 810还理想地包括附加元件(例如，相位检测器、电荷泵和低通滤波器)，这些附加元件包括如上面参考图2所描述的稳定电路，以便确保在操作期间相应DLL的稳定性，但在图8中并没有显示该稳定电路。此外，正如上面参照图2的描述，DLL 220理想地包括N个输出抽头(例如，从D1的输入至DN的输入)，以便将N个相移时钟信号提供给粗略延迟选择器270的输入端。同样地，DLL 810理想地包括N+1个输出抽头(例如，从D1的输入至D(N+1)的输入)，以便将N+1个相移时钟信号提供给粗略延迟选择器820的输入端。而且，DLL220和DLL 810理想上被锁定为相同的总时延，例如，时钟信号的一个周期。
从图8中可以看到，具有训练设备的DPC 800具有两个DLL，每个DLL被耦合到它自身的复用器。每个复用器270和820是由控制装置280来控制，在这个实施例中是由DPS 282来控制。而且，在实施训练的本发明的这个实施例中，序列发生器282执行两种功能。当DPC800产生具有实质为期望频率的合成信号292时，它执行数字-相位序列发生器的功能。当DPC执行训练功能来校准自身时，它还用作训练序列发生器(理想上，当不产生合成信号292时)。在训练期间，序列发生器292执行一序列的步骤(理论上是预定的)，用以：将初始输入提供给每个复用器270和820，用于产生第一差分延迟；等待相位检测器指示“锁定”状态，其中差分延迟实质上是0；并将后续的输入提供给每个复用器270和820，用于产生后续的延迟，直到对每种可能的差分延迟来说，已经优选地校准了可变延迟元件290。
图9是描述根据本发明实施例的使用训练序列来训练DPC(例如DPC 800)的方法流程图。在训练期间，序列发生器282产生(910)选择信号286和选择信号285，该选择信号286对应DLL 220的抽头输出，该选择信号285对应DLL 810的抽头输出。优选地，初始选择信号286对应来自DLL 220的D1输出的输出抽头，初始选择信号285对应来自DLL 810的D1输出的输出抽头。在步骤920，MUX 270接收到选择信号286，并基于这个选择信号来选择相应的输出抽头，并将相应的相移时钟信号272输出到可变延迟元件290。同样地，MUX 820接收到选择信号285，并基于这个选择信号来选择相应的输出抽头，并将相应的相移时钟信号822(即，本文也称为校准信号)输出到相位检测器830。
相位检测器830将来自可变延迟元件290输出端的信号292的相位与校准信号822的相位进行比较，并输出相位误差信号832，该误差信号指示在这两个相位之间的差异，即相位差或差分延迟。在步骤930，基于这个相位误差信号，DPS产生数字差分值，DAC 284将这个数字差分值转换为模拟差分(analog)信号289，针对校准信号822的相位，可变延迟元件290使用这个模拟差分值来修改信号292的相位。可变延迟元件290继续修改信号292的相位，直到相位检测器产生相位误差信号832，该相位误差信号指示该可变延迟元件已经使两个相位实质重合，并且实质上没有相位差(940)，也就是可变延迟元件已被调谐。
零相位差的这个点进一步对应于在可变延迟元件290的转移函数曲线上的校准点。而且，控制装置可以使用这个校准点来计算(950)校准值，该校准值理想上是与精确调谐调整信号对应的数字字，需要这个精确调谐调整信号使信号292的相位与校准信号822的相位相同。校准值可以被存储(950)在诸如是例如随机访问存储器等的存储装置中。例如，存储装置840可以任选地包含在控制装置280中，该控制装置理想上被耦合到DPS 282或合并为DPS 282的一部分。
然后，序列发生器产生与下一个差分延迟对应的下一个选择信号，对于这个差分延迟来校准可变延迟元件。重复该过程，直到对每个可能的差分延迟理想地校准了可变延迟元件(960、970)，以便产生该延迟元件的转移函数曲线，该转移函数曲线具有N个校准点。基于这些校准点中的每个校准点，就可以产生校准值，这些校准点可以同样被存储在存储装置840中。控制装置280可以进一步执行内插法或算法，例如线性内插法、二次内插法等，以便从至少两个已经确定的校准值中计算附加的校准值。这些内插的校准值理想上也被存储在存储器中。
如上所述，DPC的寄生性能与基于DAC的位数量的可校准值的数量有关。这样，通过使用在图8中描述的本发明实施例的结构，使用8位DAC和32个抽头DLL，这将产生32*28(或8192)种可能的延迟组合，就可以超过80dB寄生性能。10位DAC和32个抽头DLL将产生32*210(或32768)种可能的延迟组合，这将对应于优于92dB的寄生性能。
本发明的其它实施例是频率乘法器。通过使用对应DAC的附加可变延迟元件，以及一些组合的逻辑电路，就可以实现DPC的其它实施例，部分地基于增加的附加可变延迟元件的数量，该DPC就可以合成具有比参考时钟信号的频率更高的频率的信号。图10描述了根据本发明其它实施例的DPC 1000，该DPC 1000也就是倍频器。DPC 1000包括DPC 800的所有元件，这些元件以相同的标记来标识。因此，DPC1000包括：具有延迟线(未显示)的DLL 220，该延迟线具有N个延迟元件；粗略延迟选择器(或复用器)270；控制设备280，它优选地包含DPS 282和DAC 284；可变延迟元件290；和训练设备，该训练设备理想上包括：具有延迟线(未显示)的DLL 810，该延迟线具有N+1个延迟元件；粗略延迟选择器(或复用器)820，相位检测器830，和存储装置840。DPC 1000的这些元件具有与如上面参照图8详细描述的元件相同的功能，为了简明起见，这里将不再重复。
为了实现附加的倍频功能，DPC 1000还包括：第二可变延迟元件1020，它理想上与可变延迟元件290相同；第二DAC 1010，它被耦合在DPS 282与可变延迟元件1020的输入端之间；和逻辑装置1030，它被耦合到可变延迟元件290和1020的输出端。在这个实施例中，逻辑装置1030是“异或”(XOR)逻辑装置，但本领域的普通技术人员将理解，该逻辑装置1030可以是需要将可变延迟元件的输出信号进行组合的任何合适的逻辑装置，用于产生实质具有期望输出频率的合成信号。附加的可变延迟元件还可以被耦合到如图10中的虚线所描述的训练设备，以便当需要时就可以对它进行校准。还可以在存储器840中存储可变延迟元件1020的相应一组校准值。可替换地，DPC可以使用为可变延迟元件290存储的校准值，产生对可变延迟元件1020的精确调谐调整信号。
在操作中，DPS 282产生第二粗略选择信号1020，该粗略选择信号使粗略延迟选择器270选择相移时钟信号的相应第二序列，并将相应的第二粗略合成信号274输出到可变延迟元件1020。DPS 282还产生数字精确调谐调整值281，DAC 1010将这个数字精确调谐调整值转换为模拟精确调谐调整信号283。然后，可变延迟元件1020将信号274修改为信号283的函数，用于产生第二合成信号1022。然后，使用XOR1030对信号292和1020进行组合，用于产生实质具有期望频率的组合输出合成信号1 032。可变延迟元件290和1020各自的输出292和1022的这个XOR函数产生输出1032，该输出1032指示了在这两个信号的状态中的差异。如图11中的描述，这产生对可变延迟元件290的每个输出脉冲的两个输出脉冲，实质上使输出频率加倍和使DPC 1000的操作范围加倍。
在图10中显示了仅仅一个附加的可变延迟元件和一个附加的DAC，使DPC的频率输出范围加倍。本领域的普通技术人员将认识到，采用类似于参照图10所描述的方式，可以在DPC中包含附加的可变延迟元件和相应的DAC，从而进一步增加DPC的频率输出范围。所增加的范围程度与所使用的附加元件的数量成正比。
尽管本发明已经结合特定的实施例进行了描述，但本领域的普通技术人员将很容易得到附加的优点和修改。因此，在本发明广义的方面，本发明并不局限于所显示和描述的特定说明、典型的设备和描述的实例。根据前面的叙述，本领域的普通技术人员将很明显得到各种替换、修改和改变。因此，应当认识到本发明并不受前面叙述的限制，而是包含根据后附权利要求书的精神和范围的所有这种替换、修改和改变。
 权利要求书
(按照条约第19条的修改)
1.一种数字-相位转换器(DPC)，包括：
频率源，它用于提供具有第一频率的时钟信号；
至少第一延迟锁定环，它被配置为接收时钟信号，用于产生第一多个相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第一多个中的其它相移时钟信号在相位上发生偏移；
控制装置，它被耦合到频率源，并被配置用于接收输入信号，该输入信号标识合成信号的期望频率；
至少第一选择电路，它用于接收第一多个相移时钟信号，并且在控制装置的控制下，每次一个地选择在第一多个中的至少一序列的相移时钟信号，并基于每个序列输出相应的粗略合成信号；以及
至少第一可变延迟元件，它具有被耦合到选择电路的第一输入，用于接收相应的粗略合成信号，还具有被耦合到控制装置的第二输入，其中控制装置进一步产生至少一个精确调谐调整信号，由至少第一可变延迟元件使用该至少一个精确调谐调整信号，来修改相应的粗略合成信号，用于在至少第一可变延迟元件的输出端产生至少第一精确合成信号。
2.如权利要求1的DPC，其中控制装置包括：
数字-相位序列发生器(DPS)，它被耦合到第一选择电路和频率源；以及
至少第一数模转换器(DAC)，它被耦合在DPS和至少第一可变延迟元件之间，用于接收至少第一数字精确调谐调整值，并将它转换为至少第一模拟精确调谐调整信号，以便由至少第一可变延迟元件来使用。
3.如权利要求1的DPC，进一步包括：
训练设备，它被耦合到至少第一可变延迟元件和控制装置，用于产生至少一个校准信号，该校准信号被用于产生至少一组校准值，控制装置进一步使用该校准值，来产生至少一个精确调谐调整信号；以及
存储装置，它被包含在控制装置中，用于存储至少一组校准值。
4.如权利要求3的DPC，其中第一延迟锁定环包括第一数量的延迟元件，并且其中训练设备包括：
第二延迟锁定环，它具有第二数量的延迟元件，并被配置为接收时钟信号，用于产生第二多个相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第二多个中的其它相移时钟信号在相位上发生偏移；
第二选择电路，它用于接收第二多个相移时钟信号，并在控制装置的控制下，在第二选择电路的输出端输出至少一个校准信号；以及
相位检测器，它被耦合到至少第一可变延迟元件的输出端和第二选择电路的输出端，在将至少一个相位误差信号提供给控制装置中使用该至少一个校准信号，以便在产生至少一组校准值中使用。
5.一种产生合成信号的方法，包括步骤：
接收具有第一频率的时钟信号；
接收输入信号，该输入信号标识合成信号的期望频率；
产生至少一个粗略选择信号，用于从第一多个相移时钟信号中选择至少一序列的相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第一多个中的其它相移时钟信号在相位上发生偏移，并且基于该至少一个序列，进一步输出至少一个粗略合成信号；以及
产生至少第一精确调整信号，用于修改至少一个粗略合成信号，以便产生至少第一精确合成信号。
6.如权利要求5的方法，其中第一精确合成信号实质具有期望频率。
7.如权利要求5的方法，进一步包括步骤：
产生第二精确合成信号；以及
组合该第一和第二精确合成信号，用于产生实质具有期望频率的组合合成信号。
8.如权利要求5的方法，进一步包括步骤：当没有产生至少第一精确合成信号时，执行训练序列，其中训练序列包括步骤：
产生第一选择信号，用于从第一多个相移时钟信号中选择至少一个第一相移时钟信号，并使用该第一相移时钟信号产生具有第一相位的输出信号；
产生第二选择信号，用于从第二多个相移时钟信号中选择至少一个第二相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第二多个中的其它相移时钟信号在相位上发生偏移，并使用该第二相移时钟信号来产生具有第二相位的校准信号；
基于在第一和第二相位之间的差异来产生差分信号，用于修改第一相位，直到第一相位实质与第二相位相同，该差分信号指示校准点；以及
产生与每个校准点对应的校准值。
9.如权利要求8的方法，其中每个校准值是与精确调谐调整信号对应的数字值，需要该数字值使第一相位实质与第二相位相同。
10.如权利要求8的方法，进一步包括从至少两个产生的校准值中计算至少一个附加的校准值，其中使用内插法来计算该至少一个附加的校准值。

Claims (10)

1.一种数字-相位转换器(DPC)，包括：
频率源，它用于提供具有第一频率的时钟信号；
至少第一延迟锁定环，它被配置为接收时钟信号，用于产生第一多个相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第一多个中的其它相移时钟信号在相位上发生偏移；
控制装置，它被耦合到频率源，并被配置用于接收输入信号，该输入信号标识合成信号的期望频率；
至少第一选择电路，它用于接收第一多个相移时钟信号，并且在控制装置的控制下，每次一个地选择在第一多个中的至少一序列的相移时钟信号，并基于每个序列输出相应的粗略合成信号；以及
至少第一可变延迟元件，它具有被耦合到选择电路的第一输入，用于接收相应的粗略合成信号，还具有被耦合到控制装置的第二输入，其中控制装置进一步产生至少一个精确调谐调整信号，由至少第一可变延迟元件使用该至少一个精确调谐调整信号，来修改相应的粗略合成信号，用于在至少第一可变延迟元件的输出端产生至少第一精确合成信号。
2.如权利要求1的DPC，其中控制装置包括：
数字-相位序列发生器(DPS)，它被耦合到第一选择电路和频率源；以及
至少第一数模转换器(DAC)，它被耦合在DPS和至少第一可变延迟元件之间，用于接收至少第一数字精确调谐调整值，并将它转换为至少第一模拟精确调谐调整信号，以便由至少第一可变延迟元件来使用。
3.如权利要求1的DPC，进一步包括：
训练设备，它被耦合到至少第一可变延迟元件和控制装置，用于产生至少一组校准值，控制装置使用该校准值来产生至少一个精确调谐调整信号；以及
存储装置，它被包含在控制装置中，用于存储至少一组校准值。
4.如权利要求3的DPC，其中第一延迟锁定环包括第一数量的延迟元件，并且其中训练设备包括：
第二延迟锁定环，它具有第二数量的延迟元件，并被配置为接收时钟信号，用于产生第二多个相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第二多个中的其它相移时钟信号在相位上发生偏移；
第二选择电路，它用于接收第二多个相移时钟信号，并在控制装置的控制下，在第二选择电路的输出端输出校准信号；以及
相位检测器，它被耦合到至少第一可变延迟元件的输出端和第二选择电路的输出端，用于将至少一个相位误差信号提供给控制装置，用于在产生至少一组校准值中使用。
5.一种产生合成信号的方法，包括步骤：
接收具有第一频率的时钟信号；
接收输入信号，该输入信号标识合成信号的期望频率；
产生至少一个粗略选择信号，用于从第一多个相移时钟信号中选择至少一序列的相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第一多个中的其它相移时钟信号在相位上发生偏移，并且基于该至少一个序列，进一步输出至少一个粗略合成信号；以及
产生至少第一精确调整信号，用于修改至少一个粗略合成信号，以便产生至少第一精确合成信号。
6.如权利要求5的方法，其中第一精确合成信号实质具有期望频率。
7.如权利要求5的方法，其中第一和至少第二精确合成信号被组合，用于产生实质具有期望频率的组合合成信号。
8.如权利要求5的方法，进一步包括步骤：当没有产生至少第一精确合成信号时，执行训练序列，其中训练序列包括步骤：
产生第一选择信号，用于从第一多个相移时钟信号中选择至少一个第一相移时钟信号，并使用该第一相移时钟信号产生具有第一相位的输出信号；
产生第二选择信号，用于从第二多个相移时钟信号中选择至少一个第二相移时钟信号，每个相移时钟信号实质具有第一频率，并且关于时钟信号和在第二多个中的其它相移时钟信号在相位上发生偏移，并使用该第二相移时钟信号来产生具有第二相位的校准信号；
基于在第一和第二相位之间的差异来产生差分信号，用于修改第一相位，直到第一相位实质与第二相位相同，该差分信号指示校准点；以及
产生与每个校准点对应的校准值。
9.如权利要求8的方法，其中每个校准值是与精确调谐调整信号对应的数字值，需要该数字值使第一相位实质与第二相位相同。
10.如权利要求8的方法，进一步包括从至少两个产生的校准值中计算至少一个附加的校准值，其中使用内插法来计算该至少一个附加的校准值。
CNA2005800332985A 2004-09-30 2005-09-12 用于频率合成的方法和设备 Pending CN101032075A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/955,469 2004-09-30
US10/955,469 US7202719B2 (en) 2004-09-30 2004-09-30 Method and apparatus for frequency synthesis
PCT/US2005/032542 WO2006039093A1 (en) 2004-09-30 2005-09-12 Method and apparatus for frequency synthesis

Publications (1)

Publication Number Publication Date
CN101032075A true CN101032075A (zh) 2007-09-05

Family

ID=36098333

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800332985A Pending CN101032075A (zh) 2004-09-30 2005-09-12 用于频率合成的方法和设备

Country Status (7)

Country Link
US (1) US7202719B2 (zh)
EP (1) EP1810397A4 (zh)
JP (1) JP2008515341A (zh)
KR (1) KR100887297B1 (zh)
CN (1) CN101032075A (zh)
MX (1) MX2007003745A (zh)
WO (1) WO2006039093A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104734700A (zh) * 2013-12-18 2015-06-24 英特尔Ip公司 用于产生具有可选频率的合成信号的电路,方法和合成器
CN111505378A (zh) * 2019-01-31 2020-08-07 睿宽智能科技有限公司 相位检测方法及其相位检测电路
CN112703556A (zh) * 2018-07-02 2021-04-23 苹果公司 相位调制系统和方法
CN114253346A (zh) * 2021-12-09 2022-03-29 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法
CN118138022A (zh) * 2024-05-10 2024-06-04 深圳市电科星拓科技有限公司 一种带相位校准的时钟信号传输电路和芯片

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050076202A (ko) * 2004-01-20 2005-07-26 삼성전자주식회사 지연 신호 발생 회로 및 이를 포함한 메모리 시스템
DE112005002250T5 (de) * 2004-09-21 2007-08-09 Advantest Corp. Phasenverzögerungsregelkreis, Phasenregelkreis, Synchronisiereinheit, Halbleiterprüfvorrichtung und integrierte Halbleiterschaltung
US7227395B1 (en) * 2005-02-09 2007-06-05 Altera Corporation High-performance memory interface circuit architecture
DE102005008151B4 (de) * 2005-02-23 2008-02-28 Infineon Technologies Ag DLL-Schaltkreis zum Bereitstellen einer einstellbaren Phasenbeziehung zu einem periodischen Eingangssignal
US7519888B2 (en) 2005-09-12 2009-04-14 Virage Logic Corporation Input-output device testing
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US20070121624A1 (en) * 2005-11-30 2007-05-31 Kimbrough Mahlon D Method and system of network clock generation with multiple phase locked loops
US7439787B2 (en) * 2006-07-27 2008-10-21 Freescale Semiconductor, Inc. Methods and apparatus for a digital pulse width modulator using multiple delay locked loops
KR100870037B1 (ko) * 2006-10-26 2008-11-24 삼성전자주식회사 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치
US8204166B2 (en) * 2007-10-08 2012-06-19 Freescale Semiconductor, Inc. Clock circuit with clock transfer capability and method
EP2249479A1 (en) * 2008-03-04 2010-11-10 Panasonic Corporation Time digital converter, digital pll frequency synthesizer, transmitter-receiver, and receiver
US7570093B1 (en) * 2008-03-17 2009-08-04 Himax Technologies Limited Delay-locked loop and a delay-locked loop detector
US8289086B2 (en) 2008-04-02 2012-10-16 Qualcomm Atheros, Inc. Fractional and integer PLL architectures
JP5579373B2 (ja) * 2008-05-22 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路
US8134396B2 (en) * 2009-02-24 2012-03-13 Infineon Technologies Ag Dynamic element matching for delay lines
KR20100099545A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 지연동기회로 및 그를 포함하는 반도체 메모리 장치
US8044742B2 (en) 2009-03-11 2011-10-25 Qualcomm Incorporated Wideband phase modulator
TWI378646B (en) * 2009-09-14 2012-12-01 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
US8588720B2 (en) * 2009-12-15 2013-11-19 Qualcomm Incorproated Signal decimation techniques
US8253457B2 (en) * 2010-11-15 2012-08-28 Texas Instruments Incorporated Delay locked loop with delay programmability
US8310291B2 (en) 2010-11-17 2012-11-13 Apple Inc. DLL having a different training interval during a voltage change
US8766682B2 (en) * 2012-01-24 2014-07-01 Voxtel, Inc. Method and device for measuring duration of a time interval
US9000858B2 (en) 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
KR102083499B1 (ko) * 2013-01-18 2020-03-02 삼성전자 주식회사 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로
US9385737B1 (en) 2014-12-11 2016-07-05 Maxin Integrated Products, Inc. Adaptive correction of interleaving errors in time-interleaved analog-to-digital converters
US9319058B1 (en) * 2015-02-10 2016-04-19 Maxim Integrated Products, Inc. Interleaving error correction and adaptive sample frequency hopping for time-interleaved analog-to-digital converters
US9917590B2 (en) * 2015-06-03 2018-03-13 Marvell World Trade Ltd. Delay locked loop
US9407273B1 (en) * 2015-06-04 2016-08-02 Intel Corporation Digital delay-locked loop (DLL) training
KR102298160B1 (ko) 2015-08-13 2021-09-03 삼성전자주식회사 반도체 장치 및 이를 포함하는 통신 시스템
US10530323B2 (en) * 2017-06-22 2020-01-07 Huawei Technologies Co., Ltd. Methods and apparatus of adjusting delays of signals
US10305498B1 (en) * 2018-09-28 2019-05-28 Cadence Design Systems, Inc. Frequency and phase measurement circuit
US20210312972A1 (en) * 2021-06-16 2021-10-07 Arvind A. Kumar Apparatus, system and method to detect and improve an input clock performance of a memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658015B1 (fr) * 1990-02-06 1994-07-29 Bull Sa Circuit verrouille en phase et multiplieur de frequence en resultant.
JPH0798617A (ja) * 1993-05-20 1995-04-11 Hitachi Ltd クロック生成回路およびバスシステム
US6469493B1 (en) * 1995-08-01 2002-10-22 Teradyne, Inc. Low cost CMOS tester with edge rate compensation
JP3442924B2 (ja) * 1996-04-01 2003-09-02 株式会社東芝 周波数逓倍回路
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
US5963074A (en) * 1997-06-18 1999-10-05 Credence Systems Corporation Programmable delay circuit having calibratable delays
JPH11163690A (ja) * 1997-11-26 1999-06-18 Toshiba Corp 周波数逓倍回路
US6104223A (en) 1998-01-30 2000-08-15 Credence Systems Corporation Calibratable programmable phase shifter
US6100735A (en) * 1998-11-19 2000-08-08 Centillium Communications, Inc. Segmented dual delay-locked loop for precise variable-phase clock generation
JP3380206B2 (ja) * 1999-03-31 2003-02-24 沖電気工業株式会社 内部クロック発生回路
CA2270516C (en) * 1999-04-30 2009-11-17 Mosaid Technologies Incorporated Frequency-doubling delay locked loop
US6269060B1 (en) * 1999-09-09 2001-07-31 Ian E. Harvey Programmable write signal generator
US6353649B1 (en) * 2000-06-02 2002-03-05 Motorola, Inc. Time interpolating direct digital synthesizer
JP3647364B2 (ja) * 2000-07-21 2005-05-11 Ｎｅｃエレクトロニクス株式会社 クロック制御方法及び回路
FR2817981B1 (fr) * 2000-12-07 2003-02-14 Bull Sa Circuit multiplieur de fronts
US6510191B2 (en) 2001-02-09 2003-01-21 Motorola, Inc. Direct digital synthesizer based on delay line with sorted taps
US6628154B2 (en) * 2001-07-31 2003-09-30 Cypress Semiconductor Corp. Digitally controlled analog delay locked loop (DLL)
US20030058004A1 (en) * 2001-09-24 2003-03-27 Stengel Robert E. Method and apparatus for direct digital synthesis of frequency signals
US7154978B2 (en) 2001-11-02 2006-12-26 Motorola, Inc. Cascaded delay locked loop circuit
US6794913B1 (en) * 2003-05-29 2004-09-21 Motorola, Inc. Delay locked loop with digital to phase converter compensation
US6812760B1 (en) * 2003-07-02 2004-11-02 Micron Technology, Inc. System and method for comparison and compensation of delay variations between fine delay and coarse delay circuits

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104734700A (zh) * 2013-12-18 2015-06-24 英特尔Ip公司 用于产生具有可选频率的合成信号的电路,方法和合成器
CN104734700B (zh) * 2013-12-18 2019-01-01 英特尔Ip公司 用于产生具有可选频率的合成信号的电路，方法和合成器
CN112703556A (zh) * 2018-07-02 2021-04-23 苹果公司 相位调制系统和方法
CN111505378A (zh) * 2019-01-31 2020-08-07 睿宽智能科技有限公司 相位检测方法及其相位检测电路
CN111505378B (zh) * 2019-01-31 2022-07-19 睿宽智能科技有限公司 相位检测方法及其相位检测电路
CN114253346A (zh) * 2021-12-09 2022-03-29 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法
CN118138022A (zh) * 2024-05-10 2024-06-04 深圳市电科星拓科技有限公司 一种带相位校准的时钟信号传输电路和芯片
CN118138022B (zh) * 2024-05-10 2024-07-05 深圳市电科星拓科技有限公司 一种带相位校准的时钟信号传输电路和芯片

Also Published As

Publication number Publication date
US20060066368A1 (en) 2006-03-30
KR20070062536A (ko) 2007-06-15
EP1810397A1 (en) 2007-07-25
US7202719B2 (en) 2007-04-10
KR100887297B1 (ko) 2009-03-06
JP2008515341A (ja) 2008-05-08
EP1810397A4 (en) 2008-11-19
MX2007003745A (es) 2007-05-23
WO2006039093A1 (en) 2006-04-13

Similar Documents

Publication Publication Date Title
CN101032075A (zh) 用于频率合成的方法和设备
US8994426B2 (en) Method and systems for high-precision pulse-width modulation
US7173463B2 (en) Generating multi-phase clock signals using hierarchical delays
JP4566560B2 (ja) カスケード遅延ロック・ループ回路
US9735787B2 (en) Frequency synthesizer with dynamic phase and pulse-width control
CN101675396B (zh) 多相位时钟系统
US8063669B2 (en) Frequency synthesizer having a plurality of independent output tones
US7064616B2 (en) Multi-stage numeric counter oscillator
US20060290395A1 (en) Digital DLL device, digital DLL control method, and digital DLL control program
US7764097B2 (en) Duty detector and duty cycle corrector including the same
CN1527948A (zh) 测试系统使用的低抖动时钟
JPH03253108A (ja) ダイレクト・デジタル・シンセサイザー及び信号発生方法
CN105718404A (zh) 一种基于fpga的方波发生器及方法
US7102404B2 (en) Interpolator circuit
US7394238B2 (en) High frequency delay circuit and test apparatus
US20020181639A1 (en) Adaptive de-skew clock generation
US20050248380A1 (en) System and method for generating multiple clock signals
US6720811B2 (en) Semiconductor device with delay correction function
US20020097176A1 (en) Programmable non-uniform clock signal generator
US20110310942A1 (en) Highly flexible fractional n frequency synthesizer
CN109617540B (zh) 一种信号延时装置
US6822488B1 (en) Frequency synthesizer
US7072920B2 (en) Method and apparatus for digital frequency conversion
KR20100013023A (ko) 주파수 체배 시스템 및 그 제어 방법
CN114204937A (zh) 一种分频器电路及频率合成器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20070905