JPH0798617A - クロック生成回路およびバスシステム - Google Patents
クロック生成回路およびバスシステムInfo
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- JPH0798617A JPH0798617A JP5261199A JP26119993A JPH0798617A JP H0798617 A JPH0798617 A JP H0798617A JP 5261199 A JP5261199 A JP 5261199A JP 26119993 A JP26119993 A JP 26119993A JP H0798617 A JPH0798617 A JP H0798617A
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Abstract
(57)【要約】
【目的】２相クロックのクロックスキュ−を低減する。
【構成】位相調整機構１の出力の一方は、等価遅延回路
７を介して正規相分配回路９を経て正規相負荷点に達す
る。正規相負荷点での位相は位相比較器３に入力され、
参照相と比較され、比較信号が出力される。可変遅延回
路５は、比較信号に応じて、正規相負荷点での位相と位
相比較器３での参照相の位相が合致するように、可変遅
延回路５を制御する。位相調整機構１の出力の他方は、
遅延相生成系の遅延手段８により遅延相のクロックとな
り、遅延相分配回路１０を経由して遅延相負荷点に達す
る。等価遅延回路７は、位相比較器３の出力から正規相
負荷点、遅延相負荷点に至るまでにおいて、正規相と遅
延相の間で、遅延手段８による遅延を除く回路遅延が揃
うように正規相の信号を遅延する。 【効果】正規相負荷点での位相はほぼ原発振の位相と一
致する。また、等価回路７により遅延相の正規相に対す
るクロックスキュ−も低減される。
７を介して正規相分配回路９を経て正規相負荷点に達す
る。正規相負荷点での位相は位相比較器３に入力され、
参照相と比較され、比較信号が出力される。可変遅延回
路５は、比較信号に応じて、正規相負荷点での位相と位
相比較器３での参照相の位相が合致するように、可変遅
延回路５を制御する。位相調整機構１の出力の他方は、
遅延相生成系の遅延手段８により遅延相のクロックとな
り、遅延相分配回路１０を経由して遅延相負荷点に達す
る。等価遅延回路７は、位相比較器３の出力から正規相
負荷点、遅延相負荷点に至るまでにおいて、正規相と遅
延相の間で、遅延手段８による遅延を除く回路遅延が揃
うように正規相の信号を遅延する。 【効果】正規相負荷点での位相はほぼ原発振の位相と一
致する。また、等価回路７により遅延相の正規相に対す
るクロックスキュ−も低減される。
Description
【０００１】
【産業上の利用範囲】本発明は情報処理装置で用いられ
る遅延クロックの生成の技術に関し、特に、クロック分
配系における位相調整の技術に関するものである。
る遅延クロックの生成の技術に関し、特に、クロック分
配系における位相調整の技術に関するものである。
【０００２】
【従来の技術】従来、クロックに同期してデータ転送を
行う情報処理装置において、データ転送時のデータ駆動
やデータのラッチを、クロックに同期させて行う方式と
しては、クロック波形の立上りエッジもしくは降下エッ
ジの一方を用いる単相クロック方式や、図１６に示すよ
うに正規相のクロクを分岐したクロックを遅延させ遅延
相のクロックを生成し、位相の異なる正規相と遅延相と
の２相のクロックを用いる方式や、図１７に示すように
波形のデューティ比を変えたクロックの立上りエッジ／
降下エッジを用いる方式等が知れられている。
行う情報処理装置において、データ転送時のデータ駆動
やデータのラッチを、クロックに同期させて行う方式と
しては、クロック波形の立上りエッジもしくは降下エッ
ジの一方を用いる単相クロック方式や、図１６に示すよ
うに正規相のクロクを分岐したクロックを遅延させ遅延
相のクロックを生成し、位相の異なる正規相と遅延相と
の２相のクロックを用いる方式や、図１７に示すように
波形のデューティ比を変えたクロックの立上りエッジ／
降下エッジを用いる方式等が知れられている。
【０００３】２相クロックを用いる方式では、図１８に
示すように、データをラッチするフリップフロップ１８
０３のクロックよりある遅延量だけ遅れたクロックを、
データを駆動するドライバ１８０４やフリップフロップ
１８０５に用いることでデータの後縁を補償し、クロッ
クスキューに起因する受信データの取り損ないを防いで
いる。
示すように、データをラッチするフリップフロップ１８
０３のクロックよりある遅延量だけ遅れたクロックを、
データを駆動するドライバ１８０４やフリップフロップ
１８０５に用いることでデータの後縁を補償し、クロッ
クスキューに起因する受信データの取り損ないを防いで
いる。
【０００４】図１８は、このような２相クロックを用い
る方式を用いてデータ転送を行うバスシステムの全体の
構成を示している。
る方式を用いてデータ転送を行うバスシステムの全体の
構成を示している。
【０００５】図示するように、バスシステムは、データ
バスに接続したバス使用権の調停ＬＳＩ１８００と、バ
スＩ／Ｆを有するＬＳＩ１８０１を備えている。バスＩ
／Ｆを有するＬＳＩ１８０１は、バスを利用するデバイ
スに含まれている。
バスに接続したバス使用権の調停ＬＳＩ１８００と、バ
スＩ／Ｆを有するＬＳＩ１８０１を備えている。バスＩ
／Ｆを有するＬＳＩ１８０１は、バスを利用するデバイ
スに含まれている。
【０００６】図１８では簡単のため、バス使用権の調停
ＬＳＩ１５００とバスＩ／Ｆを有するＬＳＩ１５０２の
間のバス使用権の制御に関する信号線は１デバイス分だ
け示した。
ＬＳＩ１５００とバスＩ／Ｆを有するＬＳＩ１５０２の
間のバス使用権の制御に関する信号線は１デバイス分だ
け示した。
【０００７】さて、図１９に示すように、バスＩ／Ｆを
もつＬＳＩ１５０２のフリップフロップ１はクロックの
正規相でバス使用権要求信号を出力する（ｔ１）。これ
は、バス使用権調停ＬＳＩ１８００の組み合せ論理Ａを
経てフリップフロップ２で正規相でラッチされる（ｔ
２）。
もつＬＳＩ１５０２のフリップフロップ１はクロックの
正規相でバス使用権要求信号を出力する（ｔ１）。これ
は、バス使用権調停ＬＳＩ１８００の組み合せ論理Ａを
経てフリップフロップ２で正規相でラッチされる（ｔ
２）。
【０００８】バス使用権調停ＬＳＩ１８００の組み合せ
論理Ｂは、フリップフロップ２のバス使用権要求につい
て優先度を判定し、バスＩ／Ｆを有するＬＳＩ１８０１
が出力したバス使用権放棄信号をきっかけに、バス使用
許可信号を正規相で出力する。バス使用許可信号は、バ
スＩ／ＦをもつＬＳＩ１８０１のフリップフロップ１で
ラッチされ（ｔ３）、フリップフロップ１’で正規相の
降下エッジでラッチされる（／ｔ３）。
論理Ｂは、フリップフロップ２のバス使用権要求につい
て優先度を判定し、バスＩ／Ｆを有するＬＳＩ１８０１
が出力したバス使用権放棄信号をきっかけに、バス使用
許可信号を正規相で出力する。バス使用許可信号は、バ
スＩ／ＦをもつＬＳＩ１８０１のフリップフロップ１で
ラッチされ（ｔ３）、フリップフロップ１’で正規相の
降下エッジでラッチされる（／ｔ３）。
【０００９】一方、バスＩ／ＦをもつＬＳＩ１８０１の
フリップフロップ１はバス使用権を得たので、正規相で
バス使用権要求を取り下げる（ｔ３）。
フリップフロップ１はバス使用権を得たので、正規相で
バス使用権要求を取り下げる（ｔ３）。
【００１０】そして、フリップフロップ１’の出力は、
フリップフロップ３，４でラッチされる（ｔ４ｄ）。
フリップフロップ３，４でラッチされる（ｔ４ｄ）。
【００１１】フリップフロップ３はバス使用権を得たの
で遅延相でバスにデータを出力する（ｔ４ｄ）。このデ
ータは、他のデバイスのバスＩ／ＦをもつＬＳＩ１８０
１に正規相でラッチされる（ｔ５）。また、フリップフ
ロップ４はバス使用権を得たので遅延相でバス使用権放
棄信号バスにデータバスのデータサイクルの終わりに合
わせてバス使用権放棄信号を出力する（ｔ３ｄ）。
で遅延相でバスにデータを出力する（ｔ４ｄ）。このデ
ータは、他のデバイスのバスＩ／ＦをもつＬＳＩ１８０
１に正規相でラッチされる（ｔ５）。また、フリップフ
ロップ４はバス使用権を得たので遅延相でバス使用権放
棄信号バスにデータバスのデータサイクルの終わりに合
わせてバス使用権放棄信号を出力する（ｔ３ｄ）。
【００１２】バス使用権調停ＬＳＩ１８００は、このバ
ス使用権放棄信号をきっかけに、他のバスＩ／Ｆを有す
るＬＳＩを備えたデバイスにバス使用権を切り換える。
ス使用権放棄信号をきっかけに、他のバスＩ／Ｆを有す
るＬＳＩを備えたデバイスにバス使用権を切り換える。
【００１３】また、図１７に示す波形のデューティ比を
変えたクロックの立上りエッジ／降下エッジを用いる方
式では、予め３：1に定められたデューティ比のクロッ
クの立上りエッジでデータ駆動を、降下エッジでデータ
のラッチを行うことにより、データの後縁を補償し、ク
ロックスキューに起因する、受信データの取り損ないを
防いでいた。
変えたクロックの立上りエッジ／降下エッジを用いる方
式では、予め３：1に定められたデューティ比のクロッ
クの立上りエッジでデータ駆動を、降下エッジでデータ
のラッチを行うことにより、データの後縁を補償し、ク
ロックスキューに起因する、受信データの取り損ないを
防いでいた。
【００１４】
【発明が解決しようとする課題】近年、情報処理装置の
システムクロックの高速化と半導体のゲート遅延の短縮
化にともない、クロックスキューのサイクルタイムに占
める割合が大きくなり、装置の高速化の妨げになってき
た。
システムクロックの高速化と半導体のゲート遅延の短縮
化にともない、クロックスキューのサイクルタイムに占
める割合が大きくなり、装置の高速化の妨げになってき
た。
【００１５】また、クロック波形のデューティを変える
方式では、立上りエッジ／降下エッジ間のジッタがスキ
ューとは別計上でサイクルタイムを占有する。このた
め、高速化すなわちクロックの繰り返し周期を短くする
とデューティ比の小さい側のパルスの幅は、このクロッ
クを用いるＬＳＩやＳＳＩの入出力用Ｉ／Ｏバッファの
不感時間より短くなり、ＬＳＩやＳＳＩにとってはクロ
ックが消失してしまう問題がある。
方式では、立上りエッジ／降下エッジ間のジッタがスキ
ューとは別計上でサイクルタイムを占有する。このた
め、高速化すなわちクロックの繰り返し周期を短くする
とデューティ比の小さい側のパルスの幅は、このクロッ
クを用いるＬＳＩやＳＳＩの入出力用Ｉ／Ｏバッファの
不感時間より短くなり、ＬＳＩやＳＳＩにとってはクロ
ックが消失してしまう問題がある。
【００１６】そこで、本発明は、２相クロックのクロッ
クスキューを低減し、より高速なデータ転送を実現する
ことを目的とする。
クスキューを低減し、より高速なデータ転送を実現する
ことを目的とする。
【００１７】
【課題を解決するための手段】前記目的達成のために、
本発明は、たとえば、正規相負荷点に正規相クロックを
出力し、遅延負荷点に前記正規相のクロックに対し所定
の遅延時間を有するクロックである遅延相のクロックを
出力するクロック生成回路であって、入力する参照相ク
ロックを遅延させ、前記正規相クロックとして前記正規
相負荷点に供給する可変遅延回路と、可変遅延回路が遅
延したクロックを遅延させ、前記遅延相クロックとして
前記遅延相負荷点に供給する遅延回路と、前記正規相負
荷点の正規相クロックに相当するクロックの位相もしく
は遅延相負荷点相当の遅延相クロックに相当するクロッ
クの位相のうちのいずれかと、参照相クロックの位相を
比較する位相比較回路と、前記位相比較回路の比較の結
果に応じて、前記可変遅延回路の遅延量を制御する制御
回路と、入力する参照相クロックから正規相負荷点に至
るまでの経路である正規相経路の遅延時間である正規相
経路遅延と、入力する参照相クロックから負荷相負荷点
に至るまでの経路である遅延経路の前記遅延回路による
遅延時間を除く遅延時間である遅延相経路遅延の差に相
当する時間、入力信号を遅延させる、前記正規相経路遅
延と遅延相経路遅延が、より小さい方に対応する経路中
に設けられた等価遅延回路とを有することを特徴とする
クロック生成回路を提供する。
本発明は、たとえば、正規相負荷点に正規相クロックを
出力し、遅延負荷点に前記正規相のクロックに対し所定
の遅延時間を有するクロックである遅延相のクロックを
出力するクロック生成回路であって、入力する参照相ク
ロックを遅延させ、前記正規相クロックとして前記正規
相負荷点に供給する可変遅延回路と、可変遅延回路が遅
延したクロックを遅延させ、前記遅延相クロックとして
前記遅延相負荷点に供給する遅延回路と、前記正規相負
荷点の正規相クロックに相当するクロックの位相もしく
は遅延相負荷点相当の遅延相クロックに相当するクロッ
クの位相のうちのいずれかと、参照相クロックの位相を
比較する位相比較回路と、前記位相比較回路の比較の結
果に応じて、前記可変遅延回路の遅延量を制御する制御
回路と、入力する参照相クロックから正規相負荷点に至
るまでの経路である正規相経路の遅延時間である正規相
経路遅延と、入力する参照相クロックから負荷相負荷点
に至るまでの経路である遅延経路の前記遅延回路による
遅延時間を除く遅延時間である遅延相経路遅延の差に相
当する時間、入力信号を遅延させる、前記正規相経路遅
延と遅延相経路遅延が、より小さい方に対応する経路中
に設けられた等価遅延回路とを有することを特徴とする
クロック生成回路を提供する。
【００１８】
【作用】本発明に係るクロック生成回路によれば、たと
えば、図１に示すように、正規層負荷点での位相と同位
相相の正規相を位相調整機構へ帰還させ、帰還されたク
ロックと入力する参照用の参照相クロックのを位相を比
較し、比較した結果から制御部が、負荷点での位相を、
参照相クロックの入力に揃うように可変遅延回路を操作
する。これにより、原発振につながる複数の位相調整機
構の後位の正規層、遅延層負荷点の間では、位相調整機
構以後の回路遅延等のバラツキを相殺でき、クロックス
キューを低減することができる。また、さらに、正規相
と遅延相について、相間で回路遅延の短い側に等価遅延
回路を挿入することで回路遅延を揃えれば、正規相、遅
延相のクロックスキューは一元化され、遅延相の正規相
からの遅延量とは別に管理することができる。また、こ
れにより、クロックスキューが低減される。したがい、
クロックスキューと半導体のゲート遅延から求まるデー
タ駆動のクロックの遅延量も縮小される。
えば、図１に示すように、正規層負荷点での位相と同位
相相の正規相を位相調整機構へ帰還させ、帰還されたク
ロックと入力する参照用の参照相クロックのを位相を比
較し、比較した結果から制御部が、負荷点での位相を、
参照相クロックの入力に揃うように可変遅延回路を操作
する。これにより、原発振につながる複数の位相調整機
構の後位の正規層、遅延層負荷点の間では、位相調整機
構以後の回路遅延等のバラツキを相殺でき、クロックス
キューを低減することができる。また、さらに、正規相
と遅延相について、相間で回路遅延の短い側に等価遅延
回路を挿入することで回路遅延を揃えれば、正規相、遅
延相のクロックスキューは一元化され、遅延相の正規相
からの遅延量とは別に管理することができる。また、こ
れにより、クロックスキューが低減される。したがい、
クロックスキューと半導体のゲート遅延から求まるデー
タ駆動のクロックの遅延量も縮小される。
【００１９】また、参照相の元となるクロックのみをク
ロック生成機構外のバス等の実装環境で分配すること
で、配線やＬＳＩ，部品点数の削減、ＥＭＣ、ＥＭＩの
電磁波のノイズ源の削減が図れる。
ロック生成機構外のバス等の実装環境で分配すること
で、配線やＬＳＩ，部品点数の削減、ＥＭＣ、ＥＭＩの
電磁波のノイズ源の削減が図れる。
【００２０】よって、クロックスキュー等に起因するデ
ータの取り損ないを防ぎ、高速なデータ転送が可能とな
る。
ータの取り損ないを防ぎ、高速なデータ転送が可能とな
る。
【００２１】
【実施例】以下、本発明の実施例について説明する。
【００２２】まず、本発明に第１の実施例について説明
する。
する。
【００２３】図１に本第１実施例に係るクロック生成回
路の構成を示す。
路の構成を示す。
【００２４】図示するように、本第１実施例に係るクロ
ック生成回路は、位相調整機構１、原発振器２、等価遅
延回路７、遅延手段８、分配回路１１、正規相分配回路
９、遅延相分配回路１０を有している。
ック生成回路は、位相調整機構１、原発振器２、等価遅
延回路７、遅延手段８、分配回路１１、正規相分配回路
９、遅延相分配回路１０を有している。
【００２５】また、位相調整機構１は、参照相分配回路
６、位相比較器３、遅延回路制御部４、可変遅延回路５
より構成される。
６、位相比較器３、遅延回路制御部４、可変遅延回路５
より構成される。
【００２６】図示するように、現発振器１の出力は、位
相比較器３、遅延回路制御部４、可変遅延回路５からな
る位相調整機構１に接続される。
相比較器３、遅延回路制御部４、可変遅延回路５からな
る位相調整機構１に接続される。
【００２７】位相調整機構１の出力の一方は、等価遅延
回路７を介して正規相分配回路９を経て正規相負荷点に
達する。正規相負荷点での位相に相当する正規相帰還系
の正規相が位相比較器３に入力され、参照相と比較さ
れ、比較信号が出力される。
回路７を介して正規相分配回路９を経て正規相負荷点に
達する。正規相負荷点での位相に相当する正規相帰還系
の正規相が位相比較器３に入力され、参照相と比較さ
れ、比較信号が出力される。
【００２８】比較信号は、遅延回路制御部４に入力さ
れ、可変遅延回路５は、この比較信号に応じて、正規相
負荷点での位相と位相比較器３での参照相の位相が合致
するように、可変遅延回路５を制御する。
れ、可変遅延回路５は、この比較信号に応じて、正規相
負荷点での位相と位相比較器３での参照相の位相が合致
するように、可変遅延回路５を制御する。
【００２９】一方、位相調整機構１の出力の他方は、遅
延相生成系の遅延手段８により遅延相のクロックとな
り、遅延相分配回路１０を経由して遅延相負荷点に達す
る。
延相生成系の遅延手段８により遅延相のクロックとな
り、遅延相分配回路１０を経由して遅延相負荷点に達す
る。
【００３０】ここで、位相比較器３の出力から正規相負
荷点、遅延相負荷点に至る上で、正規相と遅延相の間
で、遅延手段８による遅延を除く回路遅延が揃うように
等価遅延回路７を挿入する。これにより、遅延相系の遅
延手段８による遅延を除く回路遅延に起因するクロック
スキューを正規相のクロックスキューに合わせている。
荷点、遅延相負荷点に至る上で、正規相と遅延相の間
で、遅延手段８による遅延を除く回路遅延が揃うように
等価遅延回路７を挿入する。これにより、遅延相系の遅
延手段８による遅延を除く回路遅延に起因するクロック
スキューを正規相のクロックスキューに合わせている。
【００３１】ここで、図２に、本第１実施例に係るクロ
ック生成動作を示す。
ック生成動作を示す。
【００３２】図示するように、調整前すなわち動作開始
時でも、正規相負荷点での位相と遅延相負荷点での位相
とは、所望の遅延時間だけ位相差が存在する。しかし、
正規相負荷点の位相は、正規相負荷点までの正規相系の
回路遅延のために、参照相の位相とはずれている。な
お、調整前には、可変遅延回路５の遅延量は０に設定し
ている。
時でも、正規相負荷点での位相と遅延相負荷点での位相
とは、所望の遅延時間だけ位相差が存在する。しかし、
正規相負荷点の位相は、正規相負荷点までの正規相系の
回路遅延のために、参照相の位相とはずれている。な
お、調整前には、可変遅延回路５の遅延量は０に設定し
ている。
【００３３】この後、位相調整機構１により前述したよ
うに位相調整が行われると、正規相負荷点の位相は参照
相の１サイクル後の位相まで可変遅延回路５により後退
させられる。この場合も、遅延相は正規相の位相後退に
所望の遅延時間だけ位相差を保ちながら追従する。
うに位相調整が行われると、正規相負荷点の位相は参照
相の１サイクル後の位相まで可変遅延回路５により後退
させられる。この場合も、遅延相は正規相の位相後退に
所望の遅延時間だけ位相差を保ちながら追従する。
【００３４】ところで、図２では、参照相と正規相負荷
点の位相を一致させるように、位相調整機構１が位相の
調整を行った場合について示したが、参照相と正規相負
荷点の位相が逆相となるように、位相調整機構１が位相
の調整を行うようにしてもよい。
点の位相を一致させるように、位相調整機構１が位相の
調整を行った場合について示したが、参照相と正規相負
荷点の位相が逆相となるように、位相調整機構１が位相
の調整を行うようにしてもよい。
【００３５】この場合は、図３に示すように、位相調整
の結果、正規相は参照相の半サイクル後の位相まで可変
遅延回路５により後退させられる。遅延相は正規相の位
相後退に所望の遅延時間だけが位相差を保ちながら追従
する。
の結果、正規相は参照相の半サイクル後の位相まで可変
遅延回路５により後退させられる。遅延相は正規相の位
相後退に所望の遅延時間だけが位相差を保ちながら追従
する。
【００３６】このように、調整前の正規相負荷点の位相
が参照相の逆相の位相により近い場合には、参照相と正
規相負荷点の位相が逆相となるように、位相調整機構１
が位相の調整を行うことにより可変遅延回路５の回路規
模をより少なくすることができる。
が参照相の逆相の位相により近い場合には、参照相と正
規相負荷点の位相が逆相となるように、位相調整機構１
が位相の調整を行うことにより可変遅延回路５の回路規
模をより少なくすることができる。
【００３７】このように、本第１実施例によれば、正規
相負荷点での位相を、参照相の位相に一致させるこがで
き、かつ、遅延相の位相を正規相負荷点での位相に対
し、遅延手段８により所望の遅延量だけ遅延した位相と
することができる。
相負荷点での位相を、参照相の位相に一致させるこがで
き、かつ、遅延相の位相を正規相負荷点での位相に対
し、遅延手段８により所望の遅延量だけ遅延した位相と
することができる。
【００３８】次に、このようなクロック生成回路を、Ｌ
ＳＩチップへの適用した場合につい図４に示す。
ＳＩチップへの適用した場合につい図４に示す。
【００３９】原発振器２は、複数個のＬＳＩに接続され
ている。図２では、この複数個のＬＳＩの中のＬＳＩの
１つ２００を示す。
ている。図２では、この複数個のＬＳＩの中のＬＳＩの
１つ２００を示す。
【００４０】図示するように、この例では、ＬＳＩ２０
０の外部の回路基板上に設けた遅延線を遅延手段８とし
て用いている。ＬＳＩ内部に高精度な遅延回路を構成す
ることを困難であるので、このようにすることにより、
遅延相を生成する遅延手段８に起因するクロックスキュ
ーを抑え、所望の遅延相の正規相からの遅延時間を得る
ことができる。
０の外部の回路基板上に設けた遅延線を遅延手段８とし
て用いている。ＬＳＩ内部に高精度な遅延回路を構成す
ることを困難であるので、このようにすることにより、
遅延相を生成する遅延手段８に起因するクロックスキュ
ーを抑え、所望の遅延相の正規相からの遅延時間を得る
ことができる。
【００４１】また、各ＬＳＩの正規相は、原発振器２の
出力するクロックに参照相分配回路６の回路遅延分の位
相差をもって同期し、遅延相は、この正規相に、所望の
遅延分の位相差をもって同期する。すなわち、各ＬＳＩ
は、ＬＳＩ間で、ほぼ位相のそろった正規相、遅延相の
クロックを用いることができる。
出力するクロックに参照相分配回路６の回路遅延分の位
相差をもって同期し、遅延相は、この正規相に、所望の
遅延分の位相差をもって同期する。すなわち、各ＬＳＩ
は、ＬＳＩ間で、ほぼ位相のそろった正規相、遅延相の
クロックを用いることができる。
【００４２】次に、図５（ａ）に、図４に示したＬＳＩ
を用いて構成したバスシステムを示す。
を用いて構成したバスシステムを示す。
【００４３】図中、ＬＳＩ ＡからＬＳＩ Ｂ、Ｃ、Ｄ
へのデータ転送を示す。
へのデータ転送を示す。
【００４４】原発振器２から供給されたクロックは各Ｌ
ＳＩに具備された位相調整機構１、遅延線を用いて正規
相と遅延相を生成している。図５（ｂ）に示すように、
たとえば、ＬＳＩ Ａからクロックの遅延相でバス上に
ドライブされたデータは、ＬＳＩ Ｂ、Ｃ、Ｄのフリッ
プフロップでクロックの正規相でラッチされる。
ＳＩに具備された位相調整機構１、遅延線を用いて正規
相と遅延相を生成している。図５（ｂ）に示すように、
たとえば、ＬＳＩ Ａからクロックの遅延相でバス上に
ドライブされたデータは、ＬＳＩ Ｂ、Ｃ、Ｄのフリッ
プフロップでクロックの正規相でラッチされる。
【００４５】すなわち、バスシステムの転送サイクルが
短くなると、ＬＳＩ間での正規相のクロックスキューに
よりデータの取り込みの前にデータ駆動がなされ、デー
タの取り損ないを招くので、本バスシステムではデータ
駆動のクロックをデータラッチのクロックより遅延させ
ている。
短くなると、ＬＳＩ間での正規相のクロックスキューに
よりデータの取り込みの前にデータ駆動がなされ、デー
タの取り損ないを招くので、本バスシステムではデータ
駆動のクロックをデータラッチのクロックより遅延させ
ている。
【００４６】もちろん、正規相と遅延相間の遅延時間を
適当に設定し、正規相でデータをバス上にドライブし、
遅延相でデータラッチするようにしてもよい。
適当に設定し、正規相でデータをバス上にドライブし、
遅延相でデータラッチするようにしてもよい。
【００４７】このように、本第１実施例によれば、各Ｌ
ＳＩ間の正規相のクロックスキューと遅延相のクロック
スキュー、遅延時間のバラツキを、一元的に正規相のク
ロックスキューだけで管理できる。
ＳＩ間の正規相のクロックスキューと遅延相のクロック
スキュー、遅延時間のバラツキを、一元的に正規相のク
ロックスキューだけで管理できる。
【００４８】ところで、クロックの負荷と、本第１実施
例に係るクロック生成回路が、異なるＬＳＩ中に配置さ
れる場合には、図６に示すように、位相調整機構１、等
価遅延回路７、遅延相生成系からなるＬＳＩ６００に、
正規相の負荷を含んだＬＳＩ６１０ａより、負荷点での
位相に相当する正規相帰還系を帰還し、正規相負荷点で
の位相を参照相の位相に合致させ、遅延相を、これに対
し所望の遅延量を持った位相とするのが好ましい。
例に係るクロック生成回路が、異なるＬＳＩ中に配置さ
れる場合には、図６に示すように、位相調整機構１、等
価遅延回路７、遅延相生成系からなるＬＳＩ６００に、
正規相の負荷を含んだＬＳＩ６１０ａより、負荷点での
位相に相当する正規相帰還系を帰還し、正規相負荷点で
の位相を参照相の位相に合致させ、遅延相を、これに対
し所望の遅延量を持った位相とするのが好ましい。
【００４９】しかし、ＬＳＩ間でのクロックの帰還が困
難、もしくは、望ましくない場合には、図７に示すよう
に、位相調整機構１、等価遅延回路７、遅延相生成系か
らなるＬＳＩ７００を配し、正規相、遅延相の負荷を含
んだＬＳＩ７０１ａ、ｂに分配し、ＬＳＩ７００内で、
分配される正規相の一部を帰還させることで、分配する
正規相の位相を参照相の位相に合致させ、遅延相を、こ
れに対し所望の遅延量を持った位相とするようにしても
よい。
難、もしくは、望ましくない場合には、図７に示すよう
に、位相調整機構１、等価遅延回路７、遅延相生成系か
らなるＬＳＩ７００を配し、正規相、遅延相の負荷を含
んだＬＳＩ７０１ａ、ｂに分配し、ＬＳＩ７００内で、
分配される正規相の一部を帰還させることで、分配する
正規相の位相を参照相の位相に合致させ、遅延相を、こ
れに対し所望の遅延量を持った位相とするようにしても
よい。
【００５０】以下、本発明の第２の実施例について説明
する。
する。
【００５１】図８にＬＳＩチップに適用した本第２の実
施例に係るクロック生成回路を示す。
施例に係るクロック生成回路を示す。
【００５２】図示するように、本第２実施例に係るクロ
ック生成回路は、先に図４に示した前記第１実施例に係
るクロック生成回路の、遅延手段８をｋ個の同一性能ゲ
ートの直列接続より成る第２可変遅延回路８００で構成
し、これを遅延回路制御部４と、新たに設けた逓倍制御
部８０１で制御するようにしたものである。
ック生成回路は、先に図４に示した前記第１実施例に係
るクロック生成回路の、遅延手段８をｋ個の同一性能ゲ
ートの直列接続より成る第２可変遅延回路８００で構成
し、これを遅延回路制御部４と、新たに設けた逓倍制御
部８０１で制御するようにしたものである。
【００５３】図中、原発振器２の出力は、位相比較器
３、遅延回路制御部４、可変遅延回路１、可変遅延回路
２、等価遅延回路７、逓倍制御部からなる位相調整機構
１に接続される。可変遅延回路５の出力する正規相は、
正規相分配回路９を経由して正規相負荷点に達する。ま
た可変遅延回路５の出力は、第２可変遅延回路８００に
も供給される。そして、第２可変遅延回路８００の出力
する遅延相は、遅延相分配回路１０を経て遅延相負荷点
に達する。
３、遅延回路制御部４、可変遅延回路１、可変遅延回路
２、等価遅延回路７、逓倍制御部からなる位相調整機構
１に接続される。可変遅延回路５の出力する正規相は、
正規相分配回路９を経由して正規相負荷点に達する。ま
た可変遅延回路５の出力は、第２可変遅延回路８００に
も供給される。そして、第２可変遅延回路８００の出力
する遅延相は、遅延相分配回路１０を経て遅延相負荷点
に達する。
【００５４】さて、遅延相負荷点での位相に相当する遅
延相帰還系の遅延相は、位相比較器３に入力され、参照
相と比較され、比較信号が出力される。入力された比較
信号に応じて、遅延回路制御部４は、可変遅延回路５、
第２可変遅延回路８００を制御し、遅延相負荷点での位
相と位相比較器３での参照相の位相を合致させる。この
時点で、可変遅延回路５、第２可変回路８００の遅延量
は０に制御されているので、遅延相負荷点での位相と位
相比較器３での参照相の位相を合致させることにより、
遅延相負荷点での位相と正規相負荷点での位相と参照相
の位相は、全て合致することになる。
延相帰還系の遅延相は、位相比較器３に入力され、参照
相と比較され、比較信号が出力される。入力された比較
信号に応じて、遅延回路制御部４は、可変遅延回路５、
第２可変遅延回路８００を制御し、遅延相負荷点での位
相と位相比較器３での参照相の位相を合致させる。この
時点で、可変遅延回路５、第２可変回路８００の遅延量
は０に制御されているので、遅延相負荷点での位相と位
相比較器３での参照相の位相を合致させることにより、
遅延相負荷点での位相と正規相負荷点での位相と参照相
の位相は、全て合致することになる。
【００５５】そこで、この後、逓倍制御部８０１の出力
によりｋ個中任意の数のゲートを選択し、遅延相の、正
規相に対する位相差を、所望の値に変更する。
によりｋ個中任意の数のゲートを選択し、遅延相の、正
規相に対する位相差を、所望の値に変更する。
【００５６】このような動作タイミングを図９に示す。
【００５７】図示するように、調整前の正規相負荷点で
の位相と遅延相負荷点での位相は同一である。
の位相と遅延相負荷点での位相は同一である。
【００５８】１次調整で遅延回路制御部４は可変遅延回
路５を選択し、可変遅延回路５を制御することで正規
相、遅延相とも１サイクル後の位相まで可変遅延回路に
より後退させる。
路５を選択し、可変遅延回路５を制御することで正規
相、遅延相とも１サイクル後の位相まで可変遅延回路に
より後退させる。
【００５９】続いて、２次調整で遅延回路制御部４は第
２可変遅延回路８００を選択し、第２可変遅延回路８０
０を制御することで遅延相のみ、もう１サイクル後の位
相まで可変遅延回路により後退させる。
２可変遅延回路８００を選択し、第２可変遅延回路８０
０を制御することで遅延相のみ、もう１サイクル後の位
相まで可変遅延回路により後退させる。
【００６０】この時点で第２可変遅延回路８００の遅延
量は１サイクル分に相当し、第２可変遅延回路８００は
ｋ個の直列接続のゲートにより遅延している。ゲートは
１／ｋサイクル分の遅延量をもつこととなる。
量は１サイクル分に相当し、第２可変遅延回路８００は
ｋ個の直列接続のゲートにより遅延している。ゲートは
１／ｋサイクル分の遅延量をもつこととなる。
【００６１】２次調整後、逓倍操作がなされ、逓倍制御
部８０１に入力される遅延情報に基づき、第２可変遅延
回路８００の中のｋ個以下ｌ個以上のｎ個のゲートを選
択し、残りは切り離し、遅延情報で指示された所望の遅
延相の正規相からの遅延時間を得る。このとき、遅延時
間はｎ／ｋサイクルとなる。
部８０１に入力される遅延情報に基づき、第２可変遅延
回路８００の中のｋ個以下ｌ個以上のｎ個のゲートを選
択し、残りは切り離し、遅延情報で指示された所望の遅
延相の正規相からの遅延時間を得る。このとき、遅延時
間はｎ／ｋサイクルとなる。
【００６２】なお、本第２実施例においても、先に図３
に示したように遅延相負荷点での位相と位相比較器３で
の参照相の逆相に一致させるよういしても良い。この場
合、可変遅延回路５、第２可変遅延回路８００の遅延量
は半サイクルでも実現できる。
に示したように遅延相負荷点での位相と位相比較器３で
の参照相の逆相に一致させるよういしても良い。この場
合、可変遅延回路５、第２可変遅延回路８００の遅延量
は半サイクルでも実現できる。
【００６３】ところで、図８に示したクロック生成回路
をＬＳＩ中ではなく、ディスクリート部品を用いて作成
する場合には、図１０に示すように、正規相分配回路
９、遅延相分配回路１０を同一のディスクリート部品を
用いて等負荷とすることで回路遅延を揃えるようにする
のが好ましい。
をＬＳＩ中ではなく、ディスクリート部品を用いて作成
する場合には、図１０に示すように、正規相分配回路
９、遅延相分配回路１０を同一のディスクリート部品を
用いて等負荷とすることで回路遅延を揃えるようにする
のが好ましい。
【００６４】以下、本発明の第３の実施例について説明
する。
する。
【００６５】図１１に、本第３実施例に係るクロック生
成回路の構成を示す。
成回路の構成を示す。
【００６６】本第３実施例では、原発振器２から供給さ
れるクロックが同期化クロックとして、データ線に沿う
ようにＬＳＩ１１００、１１０１間に接続されている。
れるクロックが同期化クロックとして、データ線に沿う
ようにＬＳＩ１１００、１１０１間に接続されている。
【００６７】同期化クロックはＬＳＩ１１００中で、可
変遅延回路５を介して次段のＬＳＩに供給される。デー
タ線のデータはデータバッファ１１０３で可変遅延回路
５の出力するクロックに同期してラッチされる。
変遅延回路５を介して次段のＬＳＩに供給される。デー
タ線のデータはデータバッファ１１０３で可変遅延回路
５の出力するクロックに同期してラッチされる。
【００６８】ラッチしたデータのパリティをチェックす
るパリティチェッカ１１０４の出力は遅延回路制御部４
に入力される。
るパリティチェッカ１１０４の出力は遅延回路制御部４
に入力される。
【００６９】遅延回路制御部４は、パリティエラーの発
生が無くなるまで、可変遅延回路５の遅延量を大きくす
することにより、ラッチクロックつまりラッチタイミン
グを遅らせる。
生が無くなるまで、可変遅延回路５の遅延量を大きくす
することにより、ラッチクロックつまりラッチタイミン
グを遅らせる。
【００７０】可変遅延回路５の入出力のクロックは位相
比較器３に入力され、遅延回路制御部４に比較信号とし
て出力する。比較信号は、可変遅延回路５の出力のクロ
ックが入力のクロックに対し、データバッファのラッチ
がクロックの立上りエッジと降下エッジの一方のみで行
われる場合にはクロクの１サイクル以上、片方で行われ
る場合には半サイクル位相が遅れないよう遅延回路制御
部４を制御している。
比較器３に入力され、遅延回路制御部４に比較信号とし
て出力する。比較信号は、可変遅延回路５の出力のクロ
ックが入力のクロックに対し、データバッファのラッチ
がクロックの立上りエッジと降下エッジの一方のみで行
われる場合にはクロクの１サイクル以上、片方で行われ
る場合には半サイクル位相が遅れないよう遅延回路制御
部４を制御している。
【００７１】以下、本発明に係るクッロク生成回路の第
４の実施例について説明する。
４の実施例について説明する。
【００７２】図１２に、本第４実施例に係るクロッック
生成回路の構成を示す。
生成回路の構成を示す。
【００７３】図示するように、本第４実施例において、
原発振器２出力は、位相比較器３、遅延回路制御部４、
可変遅延回路５、第２可変遅延回路８００、等価遅延回
路７、逓倍制御部８０１、比較相生成手段９００、波形
整形手段９０１からなる位相調整機構１に接続される。
原発振器２出力は、位相比較器３、遅延回路制御部４、
可変遅延回路５、第２可変遅延回路８００、等価遅延回
路７、逓倍制御部８０１、比較相生成手段９００、波形
整形手段９０１からなる位相調整機構１に接続される。
【００７４】波形整形手段９０１は、可変遅延回路５の
出力である正規相と、第２可変遅延回路８００の出力で
ある遅延相より、原発振クロックの２倍周のクロックで
ある２倍相のクロックを生成する。波形整形手段９０１
はエクスクル−シブオア回路で実現することができる。
出力である正規相と、第２可変遅延回路８００の出力で
ある遅延相より、原発振クロックの２倍周のクロックで
ある２倍相のクロックを生成する。波形整形手段９０１
はエクスクル−シブオア回路で実現することができる。
【００７５】２倍相は、分配回路９０２を経由して２倍
相負荷点に達する。そして、２倍相の負荷点での位相に
相当する２倍相帰還系の２倍相は比較相生成手段９００
に入力され、正規相に相当する比較相が抽出される。比
較相生成手段９００は、２分周器である。
相負荷点に達する。そして、２倍相の負荷点での位相に
相当する２倍相帰還系の２倍相は比較相生成手段９００
に入力され、正規相に相当する比較相が抽出される。比
較相生成手段９００は、２分周器である。
【００７６】この比較相は、位相比較器３に入力され、
参照相と比較され、比較信号が出力される。遅延回路制
御部４は、比較信号に応じて、可変遅延回路５に応じて
派遣遅延回路５を制御し、２倍相の正規相に相当する相
の負荷点での位相と参照相の位相を合致させる。
参照相と比較され、比較信号が出力される。遅延回路制
御部４は、比較信号に応じて、可変遅延回路５に応じて
派遣遅延回路５を制御し、２倍相の正規相に相当する相
の負荷点での位相と参照相の位相を合致させる。
【００７７】ここで、第２可変遅延回路８００はｋ個の
同一性能ゲートの直列接続よりなり、逓倍制御部８０１
の出力によりｋ個中任意の数ｎ個のゲートを選択し、所
望の遅延相の正規相からの遅延時間の遅延相を出力す
る。予め設定された所望の遅延時間は２倍相において
は、クロックの”Ｈ”：”Ｌ”のデューティ比を決定す
る。
同一性能ゲートの直列接続よりなり、逓倍制御部８０１
の出力によりｋ個中任意の数ｎ個のゲートを選択し、所
望の遅延相の正規相からの遅延時間の遅延相を出力す
る。予め設定された所望の遅延時間は２倍相において
は、クロックの”Ｈ”：”Ｌ”のデューティ比を決定す
る。
【００７８】また、第２可変遅延回路８００の調整よ
り、プロセスばらつき等の影響によるクロックのデュー
ティ比を揃えることができる。
り、プロセスばらつき等の影響によるクロックのデュー
ティ比を揃えることができる。
【００７９】図１３に、本第４実施例に係るクロック生
成回路の動作タイミングを示す。
成回路の動作タイミングを示す。
【００８０】図示するように、調整前の２倍相負荷点で
の波形のデューティ比は、第２可変遅延回路８００の遅
延量が０に設定されているので１：１である。なお、こ
の時点で、可変遅延回路５の遅延量も０に制御されてい
る。
の波形のデューティ比は、第２可変遅延回路８００の遅
延量が０に設定されているので１：１である。なお、こ
の時点で、可変遅延回路５の遅延量も０に制御されてい
る。
【００８１】さて、調整で、まず、遅延回路制御部４
は、比較信号に応じて可変遅延回路５を制御し、２倍相
の正規相に相当する相を参照相の１サイクル後の位相ま
で後退させる。
は、比較信号に応じて可変遅延回路５を制御し、２倍相
の正規相に相当する相を参照相の１サイクル後の位相ま
で後退させる。
【００８２】次に、遅延回路制御部５は、第２可変遅延
回路８００を制御し、遅延相を２倍相のクロックが値１
で”Ｈ”で一定になるまで後退させる。すなわち、原発
振クロックの半サイクル以上遅延させる。第２可変遅延
回路８００はｋ個の直列接続のゲートより構成される、
各ゲートは少なくとも１／２ｋサイクル分の遅延量をも
つ。
回路８００を制御し、遅延相を２倍相のクロックが値１
で”Ｈ”で一定になるまで後退させる。すなわち、原発
振クロックの半サイクル以上遅延させる。第２可変遅延
回路８００はｋ個の直列接続のゲートより構成される、
各ゲートは少なくとも１／２ｋサイクル分の遅延量をも
つ。
【００８３】次に、逓倍制御部８０１に入力される遅延
情報に基づき、第２可変遅延回路８００の中のｋ個以下
ｌ個以上のｎ個のゲートを選択し、残りは切り離し、遅
延情報で指示された所望の遅延相の正規相からの遅延時
間を実現する。遅延時間はｎ／２ｋサイクルとなる。
情報に基づき、第２可変遅延回路８００の中のｋ個以下
ｌ個以上のｎ個のゲートを選択し、残りは切り離し、遅
延情報で指示された所望の遅延相の正規相からの遅延時
間を実現する。遅延時間はｎ／２ｋサイクルとなる。
【００８４】さて、以上の操作により、２倍相クロック
の波形のデューティ比はｎ：ｋ−ｎに固定される。
の波形のデューティ比はｎ：ｋ−ｎに固定される。
【００８５】このように、本第４実施例によれば、原発
振器２の出力クロックの２倍の周波数の任意のデュ−テ
ィ比のクロックを生成することができる。
振器２の出力クロックの２倍の周波数の任意のデュ−テ
ィ比のクロックを生成することができる。
【００８６】ここで、動作周波数２ｆＨｚの先に図１７
に示したようなデュ−ティ比を変化させたバスシステム
を作ることを考えると、バス上のデータの最大周波数は
１ｆＨｚであり、本第４実施例によれば、１ｆＨｚの現
発振器２のクロックを供給することにより２ｆＨｚの任
意のデュ−ティ比のクロックを生成できる。
に示したようなデュ−ティ比を変化させたバスシステム
を作ることを考えると、バス上のデータの最大周波数は
１ｆＨｚであり、本第４実施例によれば、１ｆＨｚの現
発振器２のクロックを供給することにより２ｆＨｚの任
意のデュ−ティ比のクロックを生成できる。
【００８７】よって、本第４実施例によれば、ＬＳＩ外
部の基板やケーブル、コネクタ等の電気特性から２ｆＨ
ｚのクロックの供給が困難で１ｆＨｚなら供給可能な実
装系において、動作周波数２ｆＨｚのバスシステムを実
現できる。
部の基板やケーブル、コネクタ等の電気特性から２ｆＨ
ｚのクロックの供給が困難で１ｆＨｚなら供給可能な実
装系において、動作周波数２ｆＨｚのバスシステムを実
現できる。
【００８８】以下、本発明の第５の実施例を説明する。
【００８９】本第５実施例は、バスシステムに関するも
のである。
のである。
【００９０】図１４に、本第５実施例に係るバスシステ
ムの構成を示す。
ムの構成を示す。
【００９１】図示するように、本第５実施例に係るバス
システムは、データバスに接続した複数のバスデバイス
１５０１、１５０３と、バス使用権の調停ＬＳＩ１５０
０を有している。各バスデバイスは、バスＩ／Ｆを有す
るＬＳＩ１５０２を備えている。
システムは、データバスに接続した複数のバスデバイス
１５０１、１５０３と、バス使用権の調停ＬＳＩ１５０
０を有している。各バスデバイスは、バスＩ／Ｆを有す
るＬＳＩ１５０２を備えている。
【００９２】図１４では簡単のため、バス使用権の調停
ＬＳＩ１５００とバスＩ／Ｆを有するＬＳＩ１５０２の
間のバス使用権の制御に関する信号線は１デバイス分だ
け示した。
ＬＳＩ１５００とバスＩ／Ｆを有するＬＳＩ１５０２の
間のバス使用権の制御に関する信号線は１デバイス分だ
け示した。
【００９３】さて、図１５に示すように、バスＩ／Ｆを
もつＬＳＩ１５０２のフリップフロップ１はクロックの
正規相でバス使用権要求信号を出力する（ｔ１））。こ
れは、バス使用権調停ＬＳＩ１５００の組み合せ論理Ａ
を経てフリップフロップ２で正規相でラッチされる（ｔ
２）。
もつＬＳＩ１５０２のフリップフロップ１はクロックの
正規相でバス使用権要求信号を出力する（ｔ１））。こ
れは、バス使用権調停ＬＳＩ１５００の組み合せ論理Ａ
を経てフリップフロップ２で正規相でラッチされる（ｔ
２）。
【００９４】バス使用権調停ＬＳＩ１５００の組み合せ
論理Ｂは、フリップフロップ２のバス使用権要求につい
て優先度を判定し、他のデバイス１５０３のバスＩ/Ｆ
を有するＬＳＩが出力したバス使用権放棄信号をきっか
けに、バス使用許可信号を正規相で出力する（ｔ２）。
バス使用許可信号は、バスＩ／ＦをもつＬＳＩ１５０２
のフリップフロップ１でラッチされる（ｔ３）。また、
バス使用許可信号は、フリップフロップ３、４でラッチ
される（ｔ３ｄ）。なお、フリップフロップ３、４が、
バス使用許可信号を、ｔ２ｄのタイミングでラッチしな
いよう回路に遅延を持たせておく。
論理Ｂは、フリップフロップ２のバス使用権要求につい
て優先度を判定し、他のデバイス１５０３のバスＩ/Ｆ
を有するＬＳＩが出力したバス使用権放棄信号をきっか
けに、バス使用許可信号を正規相で出力する（ｔ２）。
バス使用許可信号は、バスＩ／ＦをもつＬＳＩ１５０２
のフリップフロップ１でラッチされる（ｔ３）。また、
バス使用許可信号は、フリップフロップ３、４でラッチ
される（ｔ３ｄ）。なお、フリップフロップ３、４が、
バス使用許可信号を、ｔ２ｄのタイミングでラッチしな
いよう回路に遅延を持たせておく。
【００９５】これで、デバイス１５０１のフリップフロ
ップ１はバス使用権を得たので、正規相でバス使用権要
求を取り下げる（ｔ４）。
ップ１はバス使用権を得たので、正規相でバス使用権要
求を取り下げる（ｔ４）。
【００９６】一方、フリップフロップ３はバス使用権を
得たので遅延相でバスにデータを出力する（ｔ３ｄ）。
このデータは、他のデバイス１５０３に正規相でラッチ
される（ｔ４）。また、フリップフロップ４はバス使用
権を得たので遅延相でバス使用権放棄信号バスにデータ
バスのデータサイクルの終わりに合わせてバス使用権放
棄信号を出力する（ｔ３ｄ）。
得たので遅延相でバスにデータを出力する（ｔ３ｄ）。
このデータは、他のデバイス１５０３に正規相でラッチ
される（ｔ４）。また、フリップフロップ４はバス使用
権を得たので遅延相でバス使用権放棄信号バスにデータ
バスのデータサイクルの終わりに合わせてバス使用権放
棄信号を出力する（ｔ３ｄ）。
【００９７】バス使用権調停ＬＳＩ１５００は、このバ
ス使用権放棄信号をきっかけに、他のバスＩ／Ｆを有す
るＬＳＩを備えたデバイス１５０３にバス使用権を切り
換える。
ス使用権放棄信号をきっかけに、他のバスＩ／Ｆを有す
るＬＳＩを備えたデバイス１５０３にバス使用権を切り
換える。
【００９８】さて、本第５実施例に係るバスシステムの
動作タイミング（図１５）と、前述した従来のバスシス
テム（図１８参照）の動作タイミング（図１９）を比べ
てみると、本第５実施例に係るバスシステムでは、バス
使用権放棄信号の出力よりデータ転送終了まで、１サイ
クル短くなっていることがわかる。
動作タイミング（図１５）と、前述した従来のバスシス
テム（図１８参照）の動作タイミング（図１９）を比べ
てみると、本第５実施例に係るバスシステムでは、バス
使用権放棄信号の出力よりデータ転送終了まで、１サイ
クル短くなっていることがわかる。
【００９９】なお、本第５実施例に係るバスシステムに
おいて、正規相と遅延相の遅延量を適当に制御し、正規
相と遅延相を交代させても良い。
おいて、正規相と遅延相の遅延量を適当に制御し、正規
相と遅延相を交代させても良い。
【０１００】ここで、このような、バスシステムには、
前記第１、２、４実施例に係るクロック生成回路により
生成した、正規相、遅延相を用いれば、動作周波数をよ
り高速化することができる。
前記第１、２、４実施例に係るクロック生成回路により
生成した、正規相、遅延相を用いれば、動作周波数をよ
り高速化することができる。
【０１０１】以上のように、本実施例によれば、遅延相
のレファレンスとなる参照相が要らないので原発信から
の遅延相の分配が不要。位相調整機構を一つに集約でき
て、実装時の物量が減る。遅延相の正規相からの遅延量
を個々に調節できる。遅延相の正規相からの遅延量のバ
ラツキが抑えられるので遅延相、正規相ともクロックス
キューの管理が簡便化され、またクロックサイクルに占
めるクロックスキューの割合を低減でき、システムの高
速化が図れる。
のレファレンスとなる参照相が要らないので原発信から
の遅延相の分配が不要。位相調整機構を一つに集約でき
て、実装時の物量が減る。遅延相の正規相からの遅延量
を個々に調節できる。遅延相の正規相からの遅延量のバ
ラツキが抑えられるので遅延相、正規相ともクロックス
キューの管理が簡便化され、またクロックサイクルに占
めるクロックスキューの割合を低減でき、システムの高
速化が図れる。
【０１０２】また、正規相と正規相の任意の遅延相から
正規相の２倍周のクロックを生成し、任意の遅延相の遅
延量についてプロセスばらつきを吸収することで、２倍
周クロックのジッタを抑制できる。２倍周のクロックを
分配できない実装系で２倍周クロック動作のバスを実現
で、また２倍周のクロックがＬＳＩ外に存在しないの
で、ＥＭＣ、ＥＭＩ上ノイズ源を密封が容易で不要な電
磁波の放射を抑制できる。
正規相の２倍周のクロックを生成し、任意の遅延相の遅
延量についてプロセスばらつきを吸収することで、２倍
周クロックのジッタを抑制できる。２倍周のクロックを
分配できない実装系で２倍周クロック動作のバスを実現
で、また２倍周のクロックがＬＳＩ外に存在しないの
で、ＥＭＣ、ＥＭＩ上ノイズ源を密封が容易で不要な電
磁波の放射を抑制できる。
【０１０３】正規相と正規相の任意の遅延相を用いたバ
スシステムの実現により、バスマスタ切り換え時の、切
り換え前のバスマスタの出力したデータが、切り換えた
後のバスマスタが出力したデータにより破壊されるのを
防ぐことがでる。
スシステムの実現により、バスマスタ切り換え時の、切
り換え前のバスマスタの出力したデータが、切り換えた
後のバスマスタが出力したデータにより破壊されるのを
防ぐことがでる。
【０１０４】
【発明の効果】以上のように、本発明によれば、２相ク
ロックのクロックスキューを低減し、より高速なデータ
転送を実現することができる。
ロックのクロックスキューを低減し、より高速なデータ
転送を実現することができる。
【図１】本発明の第１実施例に係るクロック生成回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の第１実施例に係るクロック生成回路の
動作例を示すタイミングチャ−トである。
動作例を示すタイミングチャ−トである。
【図３】本発明の第１実施例に係るクロック生成回路の
他の動作例を示すタイミングチャ−トである。
他の動作例を示すタイミングチャ−トである。
【図４】本発明の第１実施例に係るクロック生成回路を
含んだＬＳＩの構成を示すブロック図である。
含んだＬＳＩの構成を示すブロック図である。
【図５】本発明の第１実施例に係るバスシステムの構成
を示すブロック図である。
を示すブロック図である。
【図６】本発明の第１実施例に係るクロック生成回路の
第１の適用例を示すブロック図である。
第１の適用例を示すブロック図である。
【図７】本発明の第１実施例に係るクロック生成回路の
第２の適用例を示すブロック図である。
第２の適用例を示すブロック図である。
【図８】本発明の第２実施例に係るクロック生成回路を
含んだＬＳＩの構成を示すブロック図である。
含んだＬＳＩの構成を示すブロック図である。
【図９】本発明の第２実施例に係るクロック生成回路の
動作を示すタイミングチャ−トである。
動作を示すタイミングチャ−トである。
【図１０】本発明の第２実施例に係るクロック生成回路
のディスクリ−ト部品による構成例を示したブロック図
である。
のディスクリ−ト部品による構成例を示したブロック図
である。
【図１１】本発明の第３実施例に係るクロック生成回路
を含んだＬＳＩの構成を示すブロック図である。
を含んだＬＳＩの構成を示すブロック図である。
【図１２】本発明の第４実施例に係るクロック生成回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１３】本発明の第４実施例に係るクロック生成回路
の動作を示すタイミングチャ−トである。
の動作を示すタイミングチャ−トである。
【図１４】本発明の第５実施例に係るバスシステムの構
成を示すブロック図である。
成を示すブロック図である。
【図１５】本発明の第５実施例に係るバスシステムの動
作を示すタイミングチャ−トである。
作を示すタイミングチャ−トである。
【図１６】従来の技術に係るクロック生成回路の構成を
示すブロック図である
示すブロック図である
【図１７】従来の技術に係るデータテンスタイミングを
示すタイミングチャ−トである。
示すタイミングチャ−トである。
【図１８】従来の技術に係るバスシステムの構成を示す
ブロック図である。
ブロック図である。
【図１９】従来の技術に係るバスシステムの動作を示す
タイミングチャ−トである。
タイミングチャ−トである。
１ 位相調整機構 ２ 原発振器 ３ 位相比較器 ４ 遅延回路制御部 ５ 可変遅延回路 ６ 参照相分配回路 ７ 等価遅延回路 ８ 遅延手段 ９ 正規相分配回路 １０ 遅延相分配回路 １１ 分配回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 謙二 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 橋本 一弘 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 岡部 年宏 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (14)
- 【請求項１】正規相負荷点に正規相クロックを出力し、
遅延負荷点に前記正規相のクロックに対し所定の遅延時
間を有するクロックである遅延相のクロックを出力する
クロック生成回路であって、 入力する参照相クロックを遅延させ、前記正規相クロッ
クとして前記正規相負荷点に供給する可変遅延回路と、 可変遅延回路が遅延したクロックを遅延させ、前記遅延
相クロックとして前記遅延相負荷点に供給する遅延回路
と、 前記正規相負荷点の正規相クロックに相当するクロック
の位相もしくは遅延相負荷点相当の遅延相クロックに相
当するクロックの位相のうちのいずれかと、参照相クロ
ックの位相を比較する位相比較回路と、 前記位相比較回路の比較の結果に応じて、前記可変遅延
回路の遅延量を制御する制御回路と、 入力する参照相クロックから正規相負荷点に至るまでの
経路である正規相経路の遅延時間である正規相経路遅延
と、入力する参照相クロックから負荷相負荷点に至るま
での経路である遅延経路の前記遅延回路による遅延時間
を除く遅延時間である遅延相経路遅延の差に相当する時
間、入力信号を遅延させる、前記正規相経路遅延と遅延
相経路遅延が、より小さい方に対応する経路中に設けら
れた等価遅延回路とを有することを特徴とするクロック
生成回路。 - 【請求項２】正規相負荷点に正規相クロックを出力し、
遅延負荷点に前記正規相のクロックに対し所定の遅延時
間を有するクロックである遅延相のクロックを出力する
クロック生成回路であって、 入力する参照相クロックを遅延させ、遅延したクロック
を外部に出力すると共に、前記正規相クロックとして前
記正規相負荷点に供給する可変遅延回路と、 前記正規相負荷点の正規相クロックに相当するクロック
の位相もしくは遅延相負荷点の遅延相クロックに相当す
るクロックの位相のうちのいずれかと、参照相クロック
の位相を比較する位相比較回路と、 前記位相比較回路の比較の結果に応じて、前記可変遅延
回路の遅延量を制御する制御回路とを内蔵した、印刷回
路基板上に搭載されたＩＣと、 前記ＩＣより出力された可変遅延回路が遅延したクロッ
クを遅延させ、前記遅延相クロックとして、前記ＩＣ内
の前記遅延相負荷点に供給する印刷回路基板上に設けら
れた配線とを有することを特徴とするクロック生成回
路。 - 【請求項３】正規相負荷点に正規相クロックを出力し、
遅延負荷点に前記正規相のクロックに対し所定の遅延時
間を有するクロックである遅延相のクロックを出力する
クロック生成回路であって、 入力する参照相クロックを遅延させ、前記正規相クロッ
クとして前記正規相負荷点に供給する可変遅延回路と、 可変遅延回路が遅延したクロックを遅延させ、前記遅延
相クロックとして前記遅延相負荷点に供給する第２可変
遅延回路と、 前記第２可変遅延回路の遅延時間を制御する逓倍制御手
段と前記正規相負荷点の正規相クロックに相当するクロ
ックの位相もしくは遅延相負荷点の遅延相クロックに相
当するクロックの位相のうちのいずれかと、参照相クロ
ックの位相を比較する位相比較回路と、 前記位相比較回路の比較の結果に応じて、前記可変遅延
回路の遅延量を制御する制御回路とを有し、 前記第２可変遅延回路は、それぞれが、前記参照相クロ
ックの周期もしくは周期の半分をｋ分割した時間相当の
遅延時間のｎ（ｎは１以上ｋ以下の自然数）倍の遅延時
間を入力する信号に与え、 前記逓倍制御手段は、前記第２可変遅延回路が入力する
信号に与える遅延時間を決定する前記値ｎを、入力する
制御信号に応じて指定することを特徴とするクロック生
成回路。 - 【請求項４】入力クロックを遅延する可変遅延回路と、
可変遅延回路が遅延したクロックを用いて、入力するデ
ータをラッチするラッチ回路と、ラッチ回路が順次ラッ
チしたデータ列のパリティを検査するパリティチェッカ
と、前記パリティチェッカがパリティエラ−を検出した
場合に、前記可変遅延回路の遅延量を、順次変化させる
制御回路とを有することを特徴とするクロック生成回
路。 - 【請求項５】請求項４記載のクロック生成回路であっ
て、 前記入力するクロックと前記可変遅延回路が遅延させた
クロックの位相を比較する位相比較回路を備え、 前記制御回路を、前記位相比較回路の比較結果に応じ
て、入力するクロックに対して、前記可変遅延回路が遅
延させたクロックが前記入力するクロックに対して、入
力するクロックの１周期相当の時間以上遅延しないよう
に、前記可変遅延回路の遅延量を抑止することを特徴と
するクロック生成回路。 - 【請求項６】負荷点にデュ−ティ比を調整したクロック
を供給するクロック生成回路であって、 入力する参照相クロックを遅延させ、正規相クロックを
生成する可変遅延回路と、 可変遅延回路が遅延したクロックを遅延させ、前記遅延
相クロックを生成する遅延回路と、 前記正規相クロックと遅延相クロックの論理演算によ
り、参照相クロックの２倍の周波数のクロックを生成
し、前記負荷点に供給する波形整形回路と、 前記負荷点のクロックに相当するクロックより、前記正
規相クロックの位相に相当とする位相もしくは前記遅延
相クロックの位相に相当する位相を有する、前記参照相
クロックと周波数の同じクロックである比較相クロック
を生成する比較相生成回路と、 前記記比較相クロックの位相と参照相クロックの位相を
比較する位相比較回路と、 前記位相比較回路の比較の結果に応じて、前記可変遅延
回路の遅延量を制御する制御回路とを有することを特徴
とするクロック生成回路。 - 【請求項７】請求項６記載のクロック生成回路であっ
て、入力する参照相クロックから前記波形整形回路に至
るまでの経路である正規相経路の遅延時間である正規相
経路遅延と、入力する参照相クロックから前記波形整形
回路に至るまでの経路である遅延経路の前記遅延回路に
よる遅延時間を除く遅延時間である遅延相経路遅延の差
に相当する時間、入力信号を遅延させる、前記正規相経
路遅延と遅延相経路遅延が、より小さい方に対応する経
路中に設けられた等価遅延回路とを有することを特徴と
するクロック生成回路。 - 【請求項８】請求項６または７記載のクロック生成回路
であって、 前記比較相生成回路は、フリップフロップを用いて構成
した２分周回路であることを特徴とするクロック生成回
路。 - 【請求項９】請求項６、７または８記載のクロック生成
回路であって、 前記遅延回路は、それぞれが、前記参照相クロックの周
期もしくは周期の半分をｋ分割した時間相当の遅延時間
のｎ（ｎは１以上ｋ以下の自然数）倍の遅延時間を入力
する信号に与える第２の可変遅延回路であって、 前記クロック生成回路は、さらに、 入力する制御信号に応じて、前記第２の可変遅延回路が
入力する信号に与える遅延時間を決定する前記値ｎを指
定する逓倍制御手段を有することを特徴とするクロック
生成回路。 - 【請求項１０】バスと、バスに接続された複数のバスデ
バイスを有するバスシステムであって、 前記バスデバイスのそれぞれは、請求項１、２、３、４
または５記載のクロック生成回路と、 前記クロック生成回路が供給する正規相クロックに同期
して前記バス上にデータを出力するラッチ回路と、 前記クロック生成回路が供給する遅延相クロックに同期
して前記バス上のデータをラッチするラッチ回路とを有
することを特徴とするバスシステム。 - 【請求項１１】バスと、バスに接続された複数のバスデ
バイスを有するバスシステムであって、 前記バスデバイスのそれぞれは、請求項１、２、３、４
または５記載のクロック生成回路と、 前記クロック生成回路が供給する遅延相クロックに同期
して前記バス上にデータを出力するラッチ回路と、 前記クロック生成回路が供給する正規相クロックに同期
して前記バス上のデータをラッチするラッチ回路とを有
することを特徴とするバスシステム。 - 【請求項１２】バスと、バスに接続された複数のバスデ
バイスと、前記複数のバスデバイス間のバスの使用権を
調停するバス調停装置とを有し、 前記バス調停回路は、バスデバイスより出力されたバス
使用権要求信号と、バスデバイスより出力されたバス使
用権放棄信号に基づいて、バス使用許可信号を生成し、
バスの使用を許可するバスデバイスへの出力を第１相ク
ロックに同期して開始し、バスの使用を許可したバスデ
バイスから出力されたバス使用権放棄信号に基づいて、
当該バスデバイスへのバス使用許可信号の出力を第１相
クロックに同期して停止するバス使用許可信号出力手段
とを有し、 前記各バスデバイスは、第１相クロックに同期してバス
使用権要求信号を前記バス調停装置に出力するバス使用
権要求信号出力手段と、前記バス調停装置が出力したバ
ス使用許可信号を受け取った場合に、前記第１相クロッ
クに対して所定の位相差を有するクロックである第２相
クロックに同期して、データを前記バスに出力するデー
タ出力手段と、前記バス調停装置が出力したバス使用許
可信号を受け取った場合に、前記遅延相クロックに同期
して、前記バス使用権放棄信号を前記バス調停装置に出
力するバス使用権放棄信号出力手段と、前記第２相クロ
ックに同期して前記バス上のデータをラッチするデータ
ラッチ手段とを有し、 前記バス調停装置の、バス使用許可信号出力手段は、当
該バス使用許可信号出力手段が同期する第１相クロック
の同期タイミングのうち、前記バスデバイスのバス使用
権放棄信号出力手段がバス使用権放棄信号の出力を開始
した直後の同期タイミングで前記バス使用許可信号の出
力を停止し、 前記バスデバイスのデータ出力手段は、当該データ出力
手段が同期する第２相クロックの同期タイミングのう
ち、前記前記バス調停手段のバス使用許可信号出力手段
がバス使用許可信号を出力を開始した直後の同期タイミ
ングの次の同期タイミングでデータを前記バスに出力
し、前記バスデバイスのバス使用権放棄信号出力手段
は、前記データ出力回路が同期する第２相クロックの同
期タイミングのうち、前記前記バス調停手段のバス使用
許可信号出力手段がバス使用許可信号の出力を開始した
直後の同期タイミングの次の同期タイミングで前記バス
使用権放棄信号を前記バス調停装置に出力することを特
徴とするバスシステム。 - 【請求項１３】請求項１２記載のバスシステムであっ
て、 参照相クロックを生成する原発振器と、参照クロックを
前記バス調停装置と複数のバスデバイスに分配する分配
手段とを有し、 前記バスデバイスは、前記前記請求項１、２、３、４ま
たは５記載のクロック生成回路を有し、前記バス使用権
要求信号出力手段とデータラッチ手段が同期する第１相
クロックは、前記クロック生成回路が供給する正規相ク
ロックと遅延相クロックのうちの一方であって、データ
出力手段とバス使用権放棄手段が同期する第２相クロッ
クは前記クロック生成回路が供給する正規相クロックと
遅延相クロックのうちの残りの一方であることを特徴と
するバスシステム。 - 【請求項１４】正規相負荷点に正規相クロックを出力
し、遅延負荷点に前記正規相のクロックに対し所定の遅
延時間を有するクロックである遅延相のクロックを出力
するクロック生成回路であって、 入力する参照相クロックを遅延させ、前記正規相クロッ
クとして前記正規相負荷点に供給する可変遅延回路と、 可変遅延回路が遅延したクロックを遅延させ、前記遅延
相クロックとして前記遅延相負荷点に供給する遅延回路
と、 前記正規相負荷点の正規相クロックに相当するクロック
の位相もしくは遅延相負荷点相当の遅延相クロックに相
当するクロックの位相のうちのいずれかと、参照相クロ
ックの位相を比較する位相比較回路と、 前記位相比較回路の比較の結果に応じて、前記可変遅延
回路の遅延量を制御する制御回路とを有することを特徴
とするクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261199A JPH0798617A (ja) | 1993-05-20 | 1993-10-19 | クロック生成回路およびバスシステム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11812093 | 1993-05-20 | ||
| JP5-118120 | 1993-05-20 | ||
| JP5261199A JPH0798617A (ja) | 1993-05-20 | 1993-10-19 | クロック生成回路およびバスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798617A true JPH0798617A (ja) | 1995-04-11 |
Family
ID=26456116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261199A Pending JPH0798617A (ja) | 1993-05-20 | 1993-10-19 | クロック生成回路およびバスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798617A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11161600A (ja) * | 1997-08-19 | 1999-06-18 | Matsushita Electric Ind Co Ltd | 複数伝送線路間の遅延時間の調整装置及び調整方法 |
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| JP2006293856A (ja) * | 2005-04-13 | 2006-10-26 | Toshiba Corp | クロック配線装置及びクロック配線方法 |
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-
1993
- 1993-10-19 JP JP5261199A patent/JPH0798617A/ja active Pending
Cited By (10)
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