JP2008090556A - メモリカード及びホスト機器 - Google Patents

Abstract

【課題】高いクロック周波数による動作においても安定したデータ転送が可能なメモリカード及びホスト機器を提供する。
【解決手段】ホスト機器２０からアクセスされるメモリカード１において、クロック入力回路６９は、ホスト機器２０からクロックラインを介して第１クロック信号を受け取る。データ入出力回路６５は、ライトタイミング調整モードにてホスト機器２０からデータラインを介して第２クロック信号を受け取り、リードタイミング調整モードにて第３クロック信号を出力する。ディレイ素子６６は、ライトタイミング調整モードにて、データを第１クロックで受け取れるように、第１クロック信号に対する第２クロック信号の位相を調整する。調整値保持回路６２は、第２クロック信号の位相の調整値を保持する。ディレイ素子６６は、データ転送モードにて、保持された調整値に応じてデータ入出力回路６５から出力されたデータのディレイ値を調整する。
【選択図】 図５

Description

この発明は、ホスト機器からのアクセスによりデータの書き込み、読み出し、及び消去を行う、記憶素子を有するメモリカード及びホスト機器に関するものであり、例えば、メモリカードとホスト機器を接続するバスインタフェースにおけるタイミング調整に関するものである。

近年、パーソナルコンピュータ、ＰＤＡ、カメラ、携帯電話等の様々な携帯用電子機器においては、リムーバブル記憶デバイスの１つであるＳＤメモリカードなどのメモリカードが多く用いられている（例えば、特許文献１参照）。ＳＤメモリカードは、ハイスピードモードの拡張により、最大２５ＭＢ／ｓｅｃの転送が可能であるが、次世代のメモリカードでは５０ＭＢ／ｓｅｃ以上の転送能力が望まれている。

しかし、メモリカードに用いられている現状の方式のバスインタフェースでは、ディレイのばらつきを考慮すると、動作タイミングがきびしくなるため、動作の同期をとるために使用するクロック信号の周波数を上げることが難しい。タイミングや素子特性はメモリカードやホストシステムのインプリメンテーション、組み合わせに依存するため、事前に決まったディレイ値を計算しておくことはできない。この点はオンボードで実装されるＤＲＡＭ(dynamic random access memory)などは異なる点である。
特開２００３−１９６６１３号公報

この発明は、高いクロック周波数による動作においても安定したデータ転送が可能なメモリカード及びホスト機器を提供することを目的とする。

この発明の第１の実施態様のメモリカードは、ホスト機器に装着され、前記ホスト機器からアクセスされるメモリカードにおいて、前記ホスト機器からクロックラインを介して第１クロック信号を受け取るクロック入力回路と、データ転送モードにおいて、前記ホスト機器との間でデータラインを介してデータを送受信し、前記メモリカードで行われるカードタイミング調整モードにおいて、前記ホスト機器から前記データラインを介して第２クロック信号を受け取り、前記ホスト機器で行われるホストタイミング調整モードにおいて、第３クロック信号を出力するデータ入出力回路と、前記カードタイミング調整モードにおいて、前記データを前記第１クロックで受け取れるように、前記クロック入力回路から出力された前記第１クロック信号に対する、前記データ入出力回路から出力された前記第２クロック信号の位相を調整するディレイ素子と、前記ディレイ素子により調整された前記第２クロック信号の位相の調整値を保持する調整値保持回路とを具備し、前記ディレイ素子は、前記データ転送モードにおいて、前記調整値保持回路により保持された前記調整値に応じて前記データ入出力回路から出力された前記データのディレイ値を調整し、前記データを前記第１クロック信号で受け取ることを特徴とする。

この発明の第２の実施態様のホスト機器は、メモリカードに対してアクセスするホスト機器において、クロックラインを介して前記メモリカードに第１クロックを供給するクロック出力回路と、データ転送モードにおいて、データラインを介して前記メモリカードとの間でデータを送受信し、前記メモリカードで行われるカードタイミング調整モードにおいて、前記データラインを介して前記メモリカードに第２クロック信号を供給し、前記ホスト機器で行われるホストタイミング調整モードにおいて、前記メモリカードから前記データラインを介して第３クロック信号を受け取るデータ入出力回路と、前記ホストタイミング調整モードにおいて、前記データを前記第１クロックで受け取れるように、前記クロック出力回路から出力された前記第１クロック信号に対する、前記データ入出力回路から出力された前記第３クロック信号の位相を調整するディレイ素子と、前記ディレイ素子により調整された前記第３クロック信号の位相の調整値を保持する調整値保持回路とを具備し、前記ディレイ素子は、前記データ転送モードにおいて、前記調整値保持回路により保持された前記調整値に応じて前記データ入出力回路から出力された前記データのディレイ値を調整し、前記データを前記第１クロック信号で受け取ることを特徴とする。

この発明によれば、高いクロック周波数による動作においても安定したデータ転送が可能なメモリカード及びホスト機器を提供することが可能である。

以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、この発明の第１実施形態のメモリカード及びホスト機器について説明する。

図１は、この発明の第１実施形態のメモリカード及びホスト機器の構成を示すブロック図である。

メモリカード１は、図１に示すように、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリ３などの不揮発性半導体記憶装置、及びコントローラ４を含む。コントローラ４には、ＣＰＵ（Central Processing Unit）８やＲＯＭ（Read-Only Memory）９などの機能ブロックが搭載されている。各機能ブロックの詳細については後で述べる。なお、ＮＡＮＤ型フラッシュメモリ３は、１つのメモリセルに１ビットの情報を記憶する２値メモリであっても良いし、１つのメモリセルに１ビットより多い情報（例えば２ビット）を記憶する多値メモリであっても良い。またここでは、ＮＡＮＤ型フラッシュメモリを用いた例を説明するが、これに限るわけではなく、ＮＯＲ型メモリなど、その他の不揮発性半導体メモリにも適用できる。

また、図示しないが、ＮＡＮＤ型フラッシュメモリ３及びコントローラ４は、ＰＣＢ（Printed Circuit Board）基板上に配置されていても良いし、同一のＬＳＩ（Large-scale Integration）内に形成されていても良い。

メモリカード１は、ホスト機器２０に接続されたときに電源供給を受けて動作し、ホスト機器２０からのアクセスに応じた処理を行う。このメモリカード１は、前述したようにＮＡＮＤ型フラッシュメモリ３及びコントローラ４を有する。

ＮＡＮＤ型フラッシュメモリ３は、消去時の消去ブロックサイズ（消去単位のブロックサイズ）が例えば２５６kByteに定められている不揮発性メモリであり、さらに例えば２kByte単位でデータの書き込み・読み出しを行うようになっている。このＮＡＮＤ型フラッシュメモリ３は、例えば０.０９μｍプロセス技術を用いて製作される。即ち、ＮＡＮＤ型フラッシュメモリ３のデザインルールは、０.１μｍ未満となっている。

コントローラ４は、前述したＣＰＵ８及びＲＯＭ９のほかに、メモリインタフェース５、ホストインタフェース６、バッファ７、及びＲＡＭ（Random Access Memory）１０を搭載している。メモリインタフェース５は、コントローラ４とＮＡＮＤ型フラッシュメモリ３との間のインタフェース処理を行うものである。ホストインタフェース６は、コントローラ４とホスト機器２０との間のインタフェース処理を行うものであり、ホスト機器２０内のカードインタフェース３０は、ホスト機器２０とコントローラ４との間のインタフェース処理を行うものである。

以下に、カードインタフェース３０とホストインタフェース６とを示し、これらインタフェース間のデータ転送について説明する。

図２は、通常のデータ転送モード（通常動作モード）時における、ホスト機器２０内のカードインタフェース３０とメモリカード１内のホストインタフェース６の構成を示す図である。ホスト機器２０がライトデータをメモリカード１に転送する場合の一例であり、送信用フリップフロップ３３に保持され出力されたデータが入出力（Ｉ／Ｏ）回路３４，６５を介して受信用フリップフロップ６７に保持されるまでの接続関係を示している。

クロック生成回路３２，７０は、クロック発生回路３１で発生したクロック信号の２以上の整数倍（ここでは２倍）の周波数を持つクロック信号を出力する回路である。クロック生成回路３２，７０はこの実施形態では必ずしも必須ではないが、図３，図４に示すように同じ信号数のバスインタフェース上で２倍のデータ転送レートを実現することを可能にしている。ダブルデータレート（ＤＤＲ）方式ではバスクロックSDCLKの半周期毎にデータDATが転送される。そのデータを内部ではクロック信号の一方のエッジで制御するために、クロック周波数を倍にするクロック生成回路３２，７０が使用されている。

ＳＤメモリカードの場合、バスクロックはホスト機器２０内のクロック発生回路３１で発生して、入出力回路３８、バスインタフェース、及び入出力回路６９を介してメモリカード１に供給される。したがって、ライトデータとクロック信号は、同方向、つまりホスト機器２０（カードインタフェース３０）からメモリカード１（ホストインタフェース６）に転送される。ホスト機器２０でデータを受ける場合、クロック信号との各データビットの位相関係が重要となる。データが伝達されるデータラインとクロック信号が伝達されるクロックラインの配線の長さや、同じ特性を持つトランジスタを使用することにより、ある程度は受信タイミングが調整可能である。しかし、メモリカード１とホスト機器２０の接続は特定できないため、実装に左右され、データビット間のディレイのばらつきは存在すると考えられる。入出力回路セル３４、６５は双方向性を持つが、図２にはホスト機器２０からメモリカード１に向かう部分のみが描かれている。なお、バッファ回路４１はホスト機器２０内の他の回路にクロック信号を供給し、バッファ回路７１はメモリカード１内の他の回路にクロック信号を供給する。

前述した図２は、通常のデータ転送モード時の構成を示したものであるが、本発明の実施形態によるメモリカード１やホスト機器２０は、さらにライトタイミング調整モード、及びリードタイミング調整モードを含む初期化モードを有するという特徴がある。初期化モードは、電源投入時あるいは所定期間ごとに実行される。ライトタイミング調整モードはメモリカードにおいて行われるタイミング調整モード（カードタイミング調整モード）であり、リードタイミング調整モードはホスト機器において行われるタイミング調整モード（ホストタイミング調整モード）である。

図５は、この発明の第１実施形態のメモリカード及びホスト機器の構成を示す回路図である。第１実施形態では、ライトタイミング調整モードを有するメモリカード及びホスト機器について述べる。

図２に示した構成と比べて異なる点を以下に記す。ホスト機器２０のカードインタフェース３０内のフリップフロップ３３の入力端子Ｄに、ディレイ素子４２と出力選択回路３５を接続し、出力選択回路３５にモード選択回路３６を接続する。モード選択回路３６は、ライトタイミング調整モードあるいは通常動作モードを設定するための信号を出力選択回路３５に出力する。出力選択回路３５は、モード選択回路３６からライトタイミング調整モードを設定する信号を受け取った場合、クロック発生回路３１で発生したクロック信号をディレイ素子４２に出力し、また通常動作モードを設定する信号を受け取った場合、ライトデータをディレイ素子４２に出力する。すなわち、ライトタイミング調整モード時には、クロック信号を、ディレイ素子４２を介してデータ送信用フリップフロップ３３の入力端子Ｄに供給して、データバス上にクロックパターンが出力されるようにする。

さらに、メモリカード１のホストインタフェース６内のディレイ素子６６に、モード選択回路６１と調整値保持回路６２を接続する。ディレイ素子６６は、モード選択回路６１からライトタイミング調整モードを設定する信号を受け取った場合、クロック生成回路７０により生成されたクロック信号のエッジと入出力回路６５から出力されたクロックパターンのエッジが一致するように、ディレイ素子６６の入力部に入力されたクロックパターンのディレイ値（調整値）を調整する。このとき、求められた調整値は調整値保持回路６２に保持される。ディレイ素子６６は、モード選択回路６１から通常動作モードを設定する信号を受け取った場合、調整値保持回路６２に保持された調整値を用いてディレイ素子６６の入力部に入力されたライトデータのディレイ値を調整する。すなわち、ライトタイミング調整モード時には、受信用フリップフロップ６７のクロック端子に供給されるクロック信号を位相調整可能なディレイ素子６６に供給し、このクロック信号に基づいてディレイ素子６６によりクロックパターンの位相調整を行ってこのときの調整値を求める。さらに、求めた調整値を調整値保持回路６２に保持する。そして、通常動作モード時には、調整値保持回路６２に保持された調整値に従って、ディレイ素子によりライトデータのディレイ値を調整する。以上により、受信用フリップフロップ６７におけるセットアップ・ホールドタイムを確保することができる。

ライトタイミング調整モードにおいては、送信用フリップフロップ３３に２倍の周波数のクロック信号がクロック生成回路３２から供給されているので、データバス上には図５に示すような波形が出力される。位相調整可能なディレイ素子６６は、ホスト機器２０がデータバス上に出力するクロックパターンと受信用フリップフロップ６７に入力されるクロック信号との間の位相を特定の値に調整する機能を持っている。

図６は、ディレイ素子６６においてクロックパターンをクロック信号（ＣＬＫ×２）に対して１８０度の位相になるように調整した場合のタイミング図を示す。調整前のクロックパターンが信号DATであり、調整後のクロックパターンが信号DAT Delayedである。ＤＤＲ方式では、信号CLK Delayedの立ち上がり、立ち下がりは、データ転送モード時のデータバス上のデータ変化点に同期している。このため、信号CLK Delayedは、受信用フリップフロップ６７に供給されるクロック信号の立ち上がりがこれらデータ変化点の中間点になるように調整されている。言い換えると、ディレイ素子６６は、受信用フリップフロップ６７に供給されるクロック信号のエッジに対するセットアップ・ホールド時間が、信号CLK Delayedの立ち上がりから立ち下がりまでの期間（または、立ち下がりから立ち上がりまでの期間）に含まれるように、信号CLK Delayedの位相を調整する。このため、フリップフロップ６７における十分なセットアップ・ホールド時間が確保される。また、ライトデータは複数ビットのデータからなり、これら複数ビットのデータを伝達する複数のデータラインには位相調整可能なディレイ素子６６がそれぞれ挿入されている。この場合でも、ディレイ素子を個々に調整することによって、データライン、各ビットにおけるディレイのばらつきを調整することができる。これにより、個々のフリップフロップ６７における十分なセットアップ・ホールド時間を確保することができる。なお、データバスにおけるデータ、及びクロックバスにおけるクロック信号のディレイ値は、温度などの環境変化の影響を受けるため、ライトタイミング調整モード、及びリードタイミング調整モードを含む初期化モードを定期的に実行することにより、ライトタイミング、リードタイミングを再調整することで、環境変化などに対応することができる。

［第２実施形態］
次に、この発明の第２実施形態のメモリカード及びホスト機器について説明する。第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。図１に示したメモリカード及びホスト機器の構成は、この第２実施形態においても同様に適用される。

図７は、通常のデータ転送モード時における、ホスト機器２０内のカードインタフェース３０とメモリカード１内のホストインタフェース６の構成を示す図である。メモリカード１がリードデータをホスト機器２０に転送する場合の一例であり、送信用フリップフロップ２２から出力したデータが入出力（Ｉ／Ｏ）回路６５，３４を介して受信用フリップフロップ２４に取り込まれるまでの接続関係を示している。図２および図５と異なり、左がメモリカード（ホストインタフェース６）１、右がホスト機器（カードインタフェース３０）２０として描かれている。

ホスト機器２０のカードインタフェース３０内のクロック発生回路３１で生成されたクロック信号は、入出力（Ｉ／Ｏ）回路３８，６９を介してメモリカード１のホストインタフェース６に供給される。ホストインタフェース６に供給されたクロック信号は、クロック生成回路２１により周波数が２倍となり、送信用フリップフロップ２２のクロック端子に供給される。送信用フリップフロップ２２は、ＤＤＲモードにより入力端子Ｄに入力されたリードデータを保持し、出力端子Ｑからデータバスに出力する。図７からわかるように、リードデータとクロック信号の伝達方向は逆方向になっている。入出力（Ｉ／Ｏ）回路３４，６５は双方向性を持つが、図７にはメモリカード１からホスト機器２０に向かう部分のみが描かれている。

送信用フリップフロップ２２から入出力回路６５を介して出力されたリードデータは、データバス、及びホスト機器２０内の入出力回路３４を介してディレイ素子２３に供給される。ディレイ値が調整可能なディレイ素子２３に供給されたリードデータは、ディレイ素子２３によりデータビット間のばらつきが解消され、受信用フリップフロップ２４に供給され保持される。ここで、ホスト機器２０で発生したクロック信号をフリップフロップ２２の入力端子Ｄに入力して、ホスト機器２０に出力されるクロックパターンを用いてリードタイミングを調整する場合、ホスト機器２０で生成したクロック信号を起点としてメモリカード１の送信用フリップフロップ２２を通って、再びホスト機器２０の受信用フリップフロップ２４に到達する。このように経路が長いためにこのパスのディレイのばらつきは、非常に大きなものになってしまう。ＤＤＲを用いたＤＲＡＭなどを使用する場合、コントローラとメモリ回路はオンボードに配置され、その間の配線を固定化することができるが、ＳＤメモリカードの場合、ＳＤバスラインの長さや素子特性は各ホストシステムやカードの実装によって異なるため、ディレイ値をあらかじめ計算しておくことはできない。正しくデータを受けとるためには、フリップフロップ２４に供給されるクロック信号とデータ入力の位相を調整してフリップフロップ２４のセットアップ・ホールド時間を満足させる必要がある。そこで、クロック信号の周波数を倍にするクロック生成回路２６の前段に位相調整可能なディレイ素子２５を挿入して、フリップフロップ２４に供給されるクロック信号のディレイ値を調整することが必要となる。

図８は、この発明の第２実施形態のメモリカード及びホスト機器の構成を示す回路図である。第２実施形態では、リードタイミング調整モードを有するメモリカード及びホスト機器について述べる。

図７に示した構成と比べて異なる点を以下に記す。メモリカード１のホストインタフェース６内のフリップフロップ２２の入力端子Ｄに、ディレイ素子２７と出力選択回路３５を接続し、出力選択回路３５にモード選択回路３６を接続する。モード選択回路３６は、リードタイミング調整モードあるいは通常動作モードを設定するための信号を出力選択回路３５に出力する。出力選択回路３５は、モード選択回路３６からリードタイミング調整モードを設定する信号を受け取った場合、クロック発生回路３１により生成され、入出力回路６９に供給されたクロック信号をディレイ素子２７に出力し、また通常動作モードを設定する信号を受け取った場合、リードデータをディレイ素子２７に出力する。すなわち、リードタイミング調整モード時には、クロック信号を、ディレイ素子２７を介して送信用フリップフロップ２２の入力端子Ｄに供給して、データバス上にクロックパターンが出力されるようにする。

さらに、ホスト機器２０のカードインタフェース３０内のデータバスに挿入されているディレイ素子２３に、ディレイ値を決定する位相検出回路２８を接続する。さらに、ディレイ素子２５に、モード選択回路６１及び調整値保持回路６２を接続する。また、ディレイ素子２３の出力をディレイ素子２５に供給する。ディレイ素子２５は、モード選択回路６１からリードタイミング調整モードを設定する信号を受け取った場合、クロック発生回路３１により生成されたクロック信号のエッジとディレイ素子２３から出力されたクロックパターンのエッジが一致するように、ディレイ素子２５の入力部に入力されたクロック信号のディレイ値（調整値）を調整する。このとき、求められた調整値は調整値保持回路６２に保持される。ディレイ素子２５は、モード選択回路６１から通常動作モードを設定する信号を受け取った場合、調整値保持回路６２に保持された調整値を用いてディレイ素子２５の入力部に入力されたクロック信号のディレイ値を調整する。すなわち、リードタイミング調整モード時には、受信用フリップフロップ２４のセットアップ・ホールドタイムを調整するために位相調整可能なディレイ素子２５に、ディレイ素子２３から出力されるクロックパターンを供給し、このクロックパターンに基づいてディレイ素子２５によりクロック信号の位相調整を行ってこのときの調整値を求める。さらに、求めた調整値を調整値保持回路６２に保持する。そして、通常動作モード時には、調整値保持回路６２に保持された調整値に従って、ディレイ素子２５によりクロック信号のディレイ値を調整する以上により、受信用フリップフロップ２４におけるセットアップ・ホールドタイムを確保することができる。

リードタイミング調整モードにおいては、送信用フリップフロップ２２には２倍の周波数のクロック信号が供給されているので、データバス上には図８に示すような波形が出力される。位相検出回路２８は、複数のデータビット間の位相差を検出し、ディレイ素子２３を調整して一番遅いデータビットのディレイ値に他のビットを揃えて、データビット間のディレイのばらつきを抑える機能を持つ。位相調整可能なディレイ素子２５は、メモリカード１がデータバス上に出力するクロックパターンと受信用フリップフロップ２４に入力されるクロック信号との間の位相を特定の値に調整する機能を持っている。

図９は、ディレイ素子２５においてクロック信号をクロックパターンに対して１８０度の位相になるように調整した場合のタイミング図を示す。信号CLK Delayedは調整後の波形を示す。信号CLK Delayedの立ち上がり、立ち下がりは、データバス上のクロックパターンDATの立ち上がり、立ち下がりに同期していて、これらはデータバス上のデータ変化点を示している。フリップフロップ２４に供給されるクロック信号（ＣＬＫ×２）の立ち上がりは、これらデータ変化点の中間点に調整されているため、十分なセットアップ・ホールド時間が確保される。

前述した第１，第２実施形態のライトタイミング調整モード、及びリードタイミング調整モードは１度実行されると、以降、その結果は調整値保持回路６２に保持される。また例えば、温度変化などによりディレイが変化してしまう可能性がある場合は、定期的または特定の条件で再度、調整モードを実行して、調整値（ディレイ値）の再調整を行うことができる。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１実施形態のメモリカード及びホスト機器の構成を示すブロック図である。 通常のデータ転送モード時における、ホスト機器内のカードインタフェースとメモリカード内のホストインタフェースの構成を示す図である（ホスト機器からメモリカードへのデータ転送）。 シングルデータレート（ＳＤＲ）方式のデータ転送を示すタイミング図である。 ダブルデータレート（ＤＤＲ）方式のデータ転送を示すタイミング図である。 第１実施形態のメモリカード及びホスト機器の構成を示す回路図である。 第１実施形態のディレイ素子においてクロックパターンをクロック信号に対して１８０度の位相になるように調整した場合のタイミング図を示す。 通常のデータ転送モード時における、ホスト機器内のカードインタフェースとメモリカード内のホストインタフェースの構成を示す図である（メモリカードからホスト機器へのデータ転送）。 この発明の第２実施形態のメモリカード及びホスト機器の構成を示す回路図である。 第２実施形態のディレイ素子においてクロック信号をクロックパターンに対して１８０度の位相になるように調整した場合のタイミング図を示す。

符号の説明

１…メモリカード、３…ＮＡＮＤ型フラッシュメモリ、４…コントローラ、５…メモリインタフェース、６…ホストインタフェース、７…バッファ、８…ＣＰＵ（Central Processing Unit）、９…ＲＯＭ（Read-Only Memory）、１０…ＲＡＭ（Random Access Memory）、２０…ホスト機器、２１…クロック生成回路、２２…送信用フリップフロップ、２３…ディレイ素子、２４…受信用フリップフロップ、２５…ディレイ素子、２６…クロック生成回路、２７…ディレイ素子、２８…位相検出回路、３０…カードインタフェース、３１…クロック発生回路、３２…クロック生成回路、３３…送信用フリップフロップ、３４…入出力（Ｉ／Ｏ）回路、３５…出力選択回路、３６…モード選択回路、３８…入出力（Ｉ／Ｏ）回路、４１…バッファ回路、４２…ディレイ素子、６１…モード選択回路、６２…調整値保持回路、６５…入出力（Ｉ／Ｏ）回路、６６…ディレイ素子、６７…受信用フリップフロップ、６９…入出力（Ｉ／Ｏ）回路、７０…クロック生成回路、７１…バッファ回路。

Claims (5)

1. ホスト機器に装着され、前記ホスト機器からアクセスされるメモリカードにおいて、
   前記ホスト機器からクロックラインを介して第１クロック信号を受け取るクロック入力回路と、
   データ転送モードにおいて、前記ホスト機器との間でデータラインを介してデータを送受信し、前記メモリカードで行われるカードタイミング調整モードにおいて、前記ホスト機器から前記データラインを介して第２クロック信号を受け取り、前記ホスト機器で行われるホストタイミング調整モードにおいて、第３クロック信号を出力するデータ入出力回路と、
   前記カードタイミング調整モードにおいて、前記データを前記第１クロックで受け取れるように、前記クロック入力回路から出力された前記第１クロック信号に対する、前記データ入出力回路から出力された前記第２クロック信号の位相を調整するディレイ素子と、
   前記ディレイ素子により調整された前記第２クロック信号の位相の調整値を保持する調整値保持回路とを具備し、
   前記ディレイ素子は、前記データ転送モードにおいて、前記調整値保持回路により保持された前記調整値に応じて前記データ入出力回路から出力された前記データのディレイ値を調整し、前記データを前記第１クロック信号で受け取ることを特徴とするメモリカード。
2. 前記第１クロック信号の整数倍の周波数の第４クロック信号を生成するクロック生成回路と、
   前記第４クロック信号に同期してデータを保持するフリップフロップと、
   をさらに具備することを特徴とする請求項１に記載のメモリカード。
3. 前記ディレイ素子は、前記第４クロック信号のエッジに対するセットアップタイム及びホールドタイムが、前記第２クロック信号の立ち上がりから立ち下がりまでの期間に含まれるように、前記第２クロック信号の位相を調整することを特徴とする請求項２に記載のメモリカード。
4. メモリカードに対してアクセスするホスト機器において、
   クロックラインを介して前記メモリカードに第１クロックを供給するクロック出力回路と、
   データ転送モードにおいて、データラインを介して前記メモリカードとの間でデータを送受信し、前記メモリカードで行われるカードタイミング調整モードにおいて、前記データラインを介して前記メモリカードに第２クロック信号を供給し、前記ホスト機器で行われるホストタイミング調整モードにおいて、前記メモリカードから前記データラインを介して第３クロック信号を受け取るデータ入出力回路と、
   前記ホストタイミング調整モードにおいて、前記データを前記第１クロックで受け取れるように、前記クロック出力回路から出力された前記第１クロック信号に対する、前記データ入出力回路から出力された前記第３クロック信号の位相を調整するディレイ素子と、
   前記ディレイ素子により調整された前記第３クロック信号の位相の調整値を保持する調整値保持回路とを具備し、
   前記ディレイ素子は、前記データ転送モードにおいて、前記調整値保持回路により保持された前記調整値に応じて前記データ入出力回路から出力された前記データのディレイ値を調整し、前記データを前記第１クロック信号で受け取ることを特徴とするホスト機器。
5. 前記カードタイミング調整モードにおいて、メモリカード側のタイミング調整を実行し、前記ホストタイミング調整モードにおいて、ホスト機器側のタイミング調整を実行し、前記タイミング調整の完了後に前記データ転送モードに設定し、前記メモリカードに対してデータの読み出し及び書き込みを行うことを特徴とする請求項４に記載のホスト機器。

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