JP2011040041A - 書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステム - Google Patents

書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステム Download PDF

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Abstract

【課題】書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステムを提供する。
【解決手段】本発明のメモリ装置の制御方法は、メモリ装置に伝送するクロック信号を生成する段階と、メモリ装置に伝送するデータストローブ信号を生成する段階と、書き込みレベリング動作時に、メモリ装置に伝送されるコマンド信号及び書き込みレベリング制御信号を生成する段階と、書き込みレベリング動作時に、書き込みレベリング制御信号に応答してメモリ装置から受信したコマンド信号とデータストローブ信号との位相差を検知する段階と、検知された位相差によってメモリ装置のノーマルモードでの書き込み動作時に、クロック信号に対するデータストローブ信号の発生タイミングを調節する段階と、を有する。
【選択図】図２１

Description

本発明は、メモリ装置に関し、より詳細には、書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステムに関する。
高集積化された電子装置の重要性に伴って、高速かつ低消費電力な高集積度の半導体メモリ装置に対する要求が強まっている。そのために、大きさを減少し、垂直／水平に配列されたトランジスタセルを有する多層装置（ｍｕｌｔｉｐｌｅ−ｌａｙｅｒｅｄ ｄｅｖｉｃｅ）が開発された。
半導体装置が更に小型化されるにつれて信号を交換するタイミングが何よりも重要となっていた。特に、メモリシステムにおいて、コマンド／アドレス信号、クロック信号、及びデータストローブ信号のタイミングの整列は、クロック信号の周波数の増加と共に必ず処理しなければならなかった。例えば、メモリコントローラとメモリ装置を有するメモリモジュールのメモリシステムにおいて、メモリモジュールのメモリ装置のそれぞれに対する信号ラインの長さが互いに異なるので、メモリモジュールの他のメモリ装置に伝送される信号のタイミングは変化する。
特に、最近のメモリシステムでは、メモリ装置にデータを書き込みする書き込み動作を行う間に、クロック信号とデータストローブ信号とが適切なタイミングウィンドウ中にメモリモジュールの各メモリ装置に到逹することを保障するために書き込みレベリング動作が行われる。書き込みレベリング動作を行うため、各メモリ装置はクロック信号とデータストローブ信号が伝達される経路を複製する複製経路（ｒｅｐｌｉｃａ ｐａｔｈ）回路を備える。そして、受信したクロック信号と受信したデータストローブ信号との間の位相差を検知し、これをメモリコントローラに伝送する。メモリモジュールのメモリ装置のうちの１つに対する書き込み動作時に、メモリコントローラはデータストローブ信号を遅延してデータストローブ信号とクロック信号がメモリ装置に同時に到達されるようにする。
動作周波数が高くなるにつれて、複製経路を利用して実行する書き込みレベリング動作は、厳しいタイミング制限中に信号タイミングを調節することが困難であった。また、複製経路は高集積装置であるメモリ装置の回路領域を占めていた。また、複製経路はシステム電源を消耗する可能性がある。
更に、最近のシステムでは、書き込みレベリングに利用される位相比較は、メモリコントローラから提供され、それぞれのバッファリングされたバッファド（ｂｕｆｆｅｒｅｄ）クロック信号とメモリコントローラから受信したデータストローブ信号をバッファリングしたバッファドデータストローブ信号との間に形成される。また、クロック信号は所定のデューティーサイクルを有し、周期的かつ持続的にトグリングされる。よって、校正マージンがライジングエッジ又はフォーリングエッジにおいてクロック信号とデータストローブ信号とを整列するために与えられる各方向に対して半周期（もし、クロック信号のデューティー比が５０％であれば、０．５ｔＣＫ）しかならないので、データストローブ信号をトグリングするクロック信号に整列することは困難であった。
また、インターフェース及び複製経路回路などの内部回路によって誘発されたスキュー（ｓｋｅｗ）の大きさは固定値を有する。同様に、動作周波数が高くなるにつれてクロックサイクルは更に減少する。これは従来の書き込みレベリング動作を実行する場合に制限を更に誘発させる。
大韓民国特許出願公開第２００５−０１０１８５８号明細書 大韓民国特許出願公開第２００８−００２２４８７号明細書
そこで、本発明は、上記従来の問題に鑑みてなされたものであって、本発明の目的は、書き込みレベリング動作時に校正マージンを増加させ、メモリ装置のレイアウト面積を減少させる書き込みレベリング動作のためのメモリ装置の制御方法を提供することにある。
本発明の他の目的は、上記メモリ装置の書き込みレベリング方法を提供することにある。
本発明の更に他の目的は、上記書き込みレベリング動作を行うメモリコントローラを提供することにある。
本発明の更に他の目的は、上記書き込みレベリング動作を行うメモリ装置を提供することにある。
本発明の更に他の目的は、上記書き込みレベリング動作を行うメモリシステムを提供することにある。
上記目的を達成するためになされた本発明のメモリ装置の制御方法は、メモリ装置に伝送するクロック信号を生成する段階と、前記メモリ装置に伝送するデータストローブ信号を生成する段階と、書き込みレベリング動作時に、前記メモリ装置に伝送するコマンド信号及び書き込みレベリング制御信号を生成する段階と、前記書き込みレベリング動作時に、前記書き込みレベリング制御信号に応答して前記メモリ装置から受信した前記コマンド信号と前記データストローブ信号との位相差を検知する段階と、前記検知された位相差によって、前記メモリ装置のノーマルモードでの書き込み動作時に、前記クロック信号に対する前記データストローブ信号の発生タイミングを調節する段階と、を有することを特徴とする。
本発明のメモリ装置の制御方法の前記コマンド信号は、書き込みコマンド信号を含むか、又はパルス信号であることを特徴とする。
本発明のメモリ装置の制御方法の前記書き込みレベリング動作は、パワーアップ動作時又はディップパワーダウンモード動作終了時に開始するか、周期的に開始するか、又は動作温度の変化、前記位相差の変化又はメモリ装置のデータピンのインピーダンスの変化中の少なくとも１つを検知して開始することを特徴とする。
本発明のメモリ装置の制御方法は、前記書き込みレベリング動作時に、前記検知された位相差に応答して発生したタイミング情報を保存する段階を更に有し、前記ノーマルモードでの書き込み動作時に、前記クロック信号に対する前記データストローブ信号の発生タイミングを、前記タイミング情報を利用して調節することを特徴とする。
上記他の目的を達成するためになされた本発明のメモリ装置の書き込みレベリング方法は、メモリコントローラから外部クロック信号を受信し、該外部クロック信号に応答して内部クロック信号を生成する段階と、前記メモリコントローラから外部コマンド信号を受信し、該外部コマンド信号に応答し、前記内部クロック信号に同期して内部コマンド信号を生成する段階と、前記メモリコントローラから外部データストローブ信号を受信し、該外部データストローブ信号に応答して内部データストローブ信号を生成する段階と、前記内部コマンド信号と前記内部データストローブ信号との位相差を検出する段階と、書き込みレベリング動作時に、前記位相差を表示する検知情報を発生する段階と、を有することを特徴とする。
本発明のメモリ装置の書き込みレベリング方法の前記外部コマンド信号は、書き込みコマンド信号を含むか、又はパルス信号であることを特徴とする。
本発明のメモリ装置の書き込みレベリング方法は、前記検知情報を前記メモリコントローラに伝送する段階を更に有することを特徴とする。
本発明のメモリ装置の書き込みレベリング方法は、ノーマルモード動作時に、内部書き込みコマンド信号及びデータバスを介して前記メモリ装置に入力される外部データ信号を入力するために用いられる前記内部データストローブ信号を発生し、前記ノーマルモード動作時に発生する前記内部書き込みコマンド信号及び前記内部データストローブ信号は、前記書き込みレベリング動作時に、前記内部コマンド信号及び前記内部データストローブ信号を発生する経路と同一経路を介して発生する段階を更に有することを特徴とする。
上記更に他の目的を達成するためになされた本発明のメモリコントローラは、メモリ装置に伝送する周期的なクロック信号を発生するクロック発生部と、前記メモリ装置に伝送するデータストローブ信号を発生するデータストローブ発生部と、前記メモリ装置に伝送するコマンドを発生し、書き込みレベリング動作時に、前記メモリ装置に伝送するコマンド信号及び書き込みレベリング制御信号を発生する制御部と、を備えることを特徴とする。
本発明のメモリコントローラの前記コマンド信号は、書き込みコマンド信号を含むか、又はパルス信号であることを特徴とする。
本発明のメモリコントローラは、前記書き込みレベリング動作時に、前記検知情報に応答して発生したタイミング情報を保存し、ノーマルモードでの書き込み動作時に、前記クロック信号に対する前記データストローブ信号の発生タイミングを、前記タイミング情報を利用して調節することを特徴とする。
上記更に他の目的を達成するためになされた本発明のメモリ装置は、メモリコントローラから外部クロック信号を受信して内部クロック信号を発生するクロックバッファと、前記メモリコントローラから外部コマンド信号を受信し、該外部コマンド信号に応答して前記内部クロック信号に同期する内部コマンド信号を発生するコマンドデコーダと、前記メモリコントローラから外部データストローブ信号を受信して内部データストローブ信号を発生するデータストローブバッファと、書き込みレベリング動作時に、前記内部コマンド信号と前記内部データストローブ信号との位相差を検出して前記位相差を示す検知情報を発生する位相検出部と、を備えることを特徴とする。
本発明のメモリ装置の前記外部コマンド信号は、書き込みコマンド信号を含むか、又はパルス信号であることを特徴とする。
本発明のメモリ装置は、ノーマルモード動作時に、前記内部コマンド信号及びデータバスを介して前記メモリ装置に入力される外部データ信号を入力するために用いられる前記内部データストローブ信号を発生し、前記ノーマルモード動作時に発生する前記内部コマンド信号及び前記内部データストローブ信号は、前記書き込みレベリング動作時に、前記内部コマンド信号及び前記内部データストローブ信号を発生する経路と同一経路を介して発生することを特徴とする。
上記更に他の目的を達成するためになされた本発明のメモリシステムは、クロック信号、コマンド及びアドレス信号を発生するメモリコントローラと、複数個のメモリ装置を有し、前記クロック信号、前記コマンド及びアドレス信号を受信し、前記コマンド及びアドレス信号に応答して前記複数個のメモリ装置のうちの少なくとも１つにデータを保存し、前記複数個のメモリ装置のうちの少なくとも１つからデータを検索するメモリモジュールと、を備え、書き込みレベリング動作時に、前記メモリコントローラは、書き込みレベリング動作を行うためのコマンド信号、書き込みレベリング制御信号、及びデータストローブ信号を前記複数個のメモリ装置のうちの少なくとも１つに出力し、前記少なくとも１つのメモリ装置は、前記コマンド信号及び前記クロック信号に応答してノーマルモードでの動作時と同一経路を介して内部コマンド信号を発生し、前記データストローブ信号に応答して前記ノーマルモードでの動作時と同一経路を介して内部データストローブ信号を発生し、前記内部コマンド信号と前記内部データストローブ信号との位相差を示す検知情報を前記メモリコントローラに出力することを特徴とする。
本発明のメモリシステムの前記コマンド信号は、書き込みコマンド信号を含むことを特徴とする。
本発明の書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステムによれば、メモリ装置の面積を減少することができ、更に正確に書き込みレベリング動作を行うことができ、また書き込みレベリング動作時のマージンも増加することができる。また、不要な電力消費を防止することができる。
本発明のメモリシステムの一実施形態を示す構成図である。 図１に示すメモリシステムのパワーアップ動作の一実施例を説明する動作タイミング図である。 本発明のメモリ装置及びメモリシステムの書き込みレベリング動作の概念図である。 本発明のメモリ装置及びメモリシステムの書き込みレベリング動作の概念図である。 本発明のメモリ装置及びメモリシステムの概念図である。 本発明のメモリシステムの一実施形態による構成を示し、アンバッファドメモリモジュールを備えた場合の構成図である。 本発明のメモリシステムのメモリコントローラの一実施形態による構成図である。 図７に示すメモリコントローラの制御ロジック部の一実施形態による構成図である。 制御ロジック部の制御ロジックの第１実施例による構成図である。 制御ロジック部の制御ロジックの第２実施例による構成図である。 図７に示すメモリコントローラのデータストローブ発生部の一実施形態による構成図である。 本発明のメモリシステムのメモリコントローラの他の実施形態による構成図である。 本発明のメモリ装置の一実施形態による構成図である。 図１３に示すメモリ装置の書き込みレベリング信号発生部の第１実施例による構成図である。 図１３に示すメモリ装置の書き込みレベリング信号発生部の第２実施例による構成図である。 図１３に示すメモリ装置の書き込みレベリング信号発生部の第３実施例による構成図である。 図１３に示すメモリ装置の書き込みレベリング信号発生部の第４実施例による構成図である。 図１３に示すメモリ装置のマッチ及び位相検出部の一実施形態による構成図である。 図１３に示すメモリ装置の動作を説明する動作タイミング図である。 図１３に示すメモリ装置の動作を説明する動作タイミング図である。 本発明による書き込みレベリング実行方法の一実施例を説明する動作フローチャートである。 本発明のメモリ装置の一実施形態による構成図である。 図２２に示すメモリ装置のメモリセルアレイの一実施形態による構成図である。 本発明の一実施形態によるメモリ装置を備えるメモリカードの一実施例による構成図である。 本発明のメモリカードを備えるメモリシステムの一実施形態による構成図である。
以下、図面を参照して、本発明の好適な実施形態を説明するが、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。従って、ここに開示する実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供するものである。
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層又は基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層又は基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照番号は、同一の構成要素を示す。
以下、本発明の書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステムを実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明のメモリシステムの一実施形態を示す構成図であって、メモリシステム１００はメモリコントローラ１０２及びメモリモジュール１０６を備え、メモリモジュール１０６は複数個のメモリ装置１０４を備える。また、メモリコントローラ１０２とメモリモジュール１０６との間の入出力インターフェース１０３を構成する信号は、コマンド／アドレス信号Ｃ／Ａ、クロック信号ＣＬＫ、データバス信号ＤＱ、及びデータストローブ信号ＤＱＳなどを備える。コマンド／アドレス信号Ｃ／Ａは、書き込み／読み出し動作時にメモリコントローラ１０２から発生してメモリモジュール１０６の各メモリ装置１０４に出力され、メモリ装置１０４が、メモリの特定位置又は特定アドレスにデータを書き込み、メモリの特定位置又は特定アドレスから読み出しするように指示する。メモリコントローラ１０２から出力される信号はクロック信号ＣＬＫによって同期される。メモリ装置１０４に書き込みされるデータ、及びメモリ装置１０４から読み出しされるデータは、データバスＤＱを介して伝送され、データストローブ信号ＤＱＳによってタイミングが調節される。
メモリコントローラ１０２によりメモリ装置１０４が書き込みレベリング動作を行う間に、各メモリ装置１０４に対するデータストローブ信号ＤＱＳのタイミングが決定される。このとき、データストローブ信号ＤＱＳのタイミングに関する情報をメモリコントルロロ１０２に提供するために検知情報Ｄｅｔ＿ｉｎｆがメモリ装置１０４から発生する。検知情報Ｄｅｔ＿ｉｎｆはデータラインＤＱを介して伝送される。メモリコントローラ１０２は検知情報Ｄｅｔ＿ｉｎｆを入力し、検知情報Ｄｅｔ＿ｉｎｆによりデータストローブ信号ＤＱＳのタイミングを調節する。
一実施形態において、検知情報Ｄｅｔ＿ｉｎｆは、メモリモジュール１０６のメモリ装置１０４とメモリコントローラ１０２との間の専用ラインに伝送される１ビットの信号とすることができ、メモリ装置１０４とメモリコントローラ１０２との間のデータラインＤＱを介して伝送される１ビット又は複数個のビットの信号とすることができる。
図２は、図１に示すメモリシステムのパワーアップ動作の一実施例を説明する動作タイミング図を示し、図２におけるＣＬＫはクロック信号を、／ＲＥＳＥＴはパワーアップリセット信号を、ＣＭＤはコマンド／アドレス信号Ｃ／Ａ中のコマンド信号を、ＢＡはコマンド／アドレス信号Ｃ／Ａ中のバンクアドレス信号をそれぞれ示す。
パワーアップ動作時に、パワーアップリセット信号／ＲＥＳＥＴは、所定時間の間にローレベルを維持してメモリ装置１０４をリセットさせ、所定時間が経過したらハイレベルに不活性化される。パワーアップリセット信号／ＲＥＳＥＴがハイレベルに不活性化されて所定時間が経過するとクロック信号ＣＬＫが出力される。図示してないが、メモリコントローラ１０２は、パワーアップリセット信号／ＲＥＳＥＴがハイレベルに不活性化されて所定時間経過後にクロックイネーブル信号（図示せず）をハイレベルに活性化させ、クロック信号ＣＬＫをクロックイネーブル信号がハイレベルに活性化される所定時間前にトグリングさせることができる。
また、パワーアップ動作時に、メモリコントローラ１０２は、メモリ装置１０４のモード設定レジスタを設定する。例えば、メモリコントローラ１０２は、コマンド／アドレス信号Ｃ／Ａバスを介してモードレジスタ設定ＭＲＳをメモリ装置に伝送し、アドレス信号ラインを介して所定信号を印加してメモリ装置１０４のモード設定レジスタを設定する。このとき、アドレス信号中のバンクアドレス信号を介して設定するモード設定レジスタを選択し、アドレス信号ラインを介して所定信号を印加してモード設定レジスタを設定することができる。また、モード設定レジスタの特定ビットを設定することによって書き込みレベリング動作を行うことができる。
一般のメモリシステムにおいて、メモリコントローラ１０２は多様な形態又は多様な個数のメモリ装置１０４と互換性を有する。よって、パワーアップ動作時にメモリコントローラ１０２は、コマンド／アドレスバスＣ／Ａを介してモードレジスタ設定ＭＲＳを伝送することで、メモリ装置１０４と通信する。このとき、メモリ装置１０４は、メモリ装置の形態、大きさ及び速度などに関する情報をメモリコントローラ１０２に伝送する。また、メモリコントローラ１０２は、メモリ装置１０４を識別し、メモリ装置１０４に伝送される信号のタイミングを調節するための書き込みレベリング動作を開始することができる。書き込みレベリング動作については後述する。
図３及び図４は、本発明のメモリ装置及びメモリシステムの書き込みレベリング動作の概念図である。図３及び図４において、ＣＬＫはクロック信号を、ＰＷＹは内部書き込みコマンド信号を、ＰＤＳＤはバッファド（Ｂｕｆｆｅｒｅｄ）データストローブ信号をそれぞれ示し、ｔＤＱＳＳ＿ｍｉｎはクロック信号の位相よりもデータストローブ信号の位相が如何に早くても書き込みレベリング動作を実行してタイミングを調節することができるか否かを示す第１マージンを、ｔＤＱＳＳ＿ｍａｘはクロック信号の位相よりもデータストローブ信号の位相が如何に遅くても書き込みレベリング動作を実行してタイミングを調節することができるか否かを示す第２マージンをそれぞれ示す。
本発明によるメモリ装置及びメモリシステムでは、クロック信号ＣＬＫでなく、内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）を用いて書き込みレベリング動作を行う。即ち、内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）及びバッファドデータストローブ信号ＰＤＳＤ（又は内部データストローブ信号ＰＤＳＤ＿ｐ）の位相を比較することで、書き込みレベリング動作を行う。よって、第１マージンｔＤＱＳＳ＿ｍｉｎは制限なく増加し、第２マージンｔＤＱＳＳ＿ｍａｘはクロック信号の周期程に保障される。
図３及び図４では、内部コマンド信号として内部書き込みコマンド信号ＰＷＹを例示したが、他の内部コマンド信号を用いて書き込みレベリング動作を行うこともできる。また、図３及び図４では、内部書き込みコマンド信号ＰＷＹがクロック信号ＣＬＫの一周期に相当するパルス幅を有することとして示したが、書き込みレベリング動作を行うための内部コマンド信号はクロック信号ＣＬＫの周期のｎ倍（ｎは１以上の整数）に相当するパルス幅を有することができる。
また、図４に示すように、書き込みレベリング動作時に発生するバッファドデータストローブ信号ＰＤＳＤ又は内部データストローブ信号ＰＤＳＤ＿ｐはシンボル間の干渉（ＩＳＩ：ｉｎｔｅｒ ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）による歪みを防止するためにダミー（ｄｕｍｍｙ）パルス又はプリアンブル（ｐｒｅａｍｂｌｅ）パルスが追加される。図４では、１つのダミーパルス又はプリアンブルパルスが追加された場合を例示したが、場合によって２つ以上のダミーパルス又はプリアンブルパルスが追加されることもある。
図５は、本発明のメモリ装置及びメモリシステムの概念図である。
本発明のメモリシステムによれば、メモリ装置１０４は書き込みレベリングのための別途の複製経路を備えない。その代わりに、ノーマル動作時に用いられる経路を利用して書き込みレベリング動作を行う。即ち、本発明のメモリ装置１０４の書き込み及び書き込みレベリング部１０５は、書き込みレベリング動作時にコマンド信号ＣＭＤに応答して内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）及びバッファドデータストローブ信号ＰＤＳＤの位相差を検出して検知情報Ｄｅｔ＿ｉｎｆをメモリコントローラ１０２に出力し、ノーマルモードでの動作時にメモリコントローラ１０２から入力されるデータストローブ信号ＤＱＳを受信してクロックデータストローブ信号ＰＤＳＤＢを出力する。よって、レイアウト面積を減少することができ、また複製経路と実際動作時に利用される回路との差によって書き込みレベリングマージンが減少することを防止することができる。また、更に正確に書き込みレベリング動作を行うことができる。
即ち、本発明による書き込みレベリング動作は、メモリコントローラ１０２から入力されるコマンド信号（例えば、書き込みコマンド信号）に応答して発生した内部コマンド信号（例えば、内部書き込みコマンド信号）とノーマル動作時にメモリコントローラ１０２から入力されるデータストローブ信号ＤＱＳに応答してクロックデータストローブ信号ＰＤＳＤＢを出力する回路から出力される信号（例えば、バッファドデータストローブ信号ＰＤＳＤ又は内部データストローブ信号ＰＤＳＤ＿ｐ）の位相差を検出してデータストローブ信号ＤＱＳのタイミングを調節する方式として実行される。
図６は、本発明のメモリシステム１００の一実施形態による構成図であって、アンバッファド（ｕｎｂｕｆｆｅｒｅｄ）メモリモジュール１０６（例えば、アンバッファドデュアルインラインメモリモジュール（ＵＤＩＭＭ：Ｕｎ−ｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ））を備えた場合を示す。
図６に示すように、データ信号ＤＱ及びデータストローブ信号ＤＱＳは、メモリモジュール１０６のメモリ装置１０４−１〜１０４−８のそれぞれに個別的に印加される。一方、コマンド／アドレス信号Ｃ／Ａ及びクロック信号ＣＬＫは、先にメモリモジュール１０６の最左側メモリ装置１０４−１に印加され、その後に順次に最右側メモリ装置１０４−８まで印加される。これを「ｆｌｙ−ｂｙ」方式という。
即ち、アンバッファドメモリモジュール１０６の場合、コマンド／アドレス信号Ｃ／Ａ及びクロック信号ＣＬＫがメモリモジュール１０６の最左側メモリ装置１０４−１から最右側メモリ装置１０４−８に順次に印加されるので、各メモリ装置から受信されるクロック信号ＣＬＫとデータストローブ信号ＤＱＳとの位相差が互いに異なる。よって、これを調整するための書き込みレベリング動作が必要である。
書き込みレベリング動作はメモリコントローラ１０２により実行され、書き込みレベリング動作によりメモリモジュール１０６の各メモリ装置１０４−１〜１０４−８に対してクロック信号ＣＬＫに対するデータストローブ信号ＤＱＳのタイミングが調節される。その後、メモリ装置のノーマルモードでの動作時に、メモリコントローラ１０２から書き込みコマンドが印加されると、メモリ装置に応じてデータストローブ信号ＤＱＳのタイミングが遅延されるか、又は早められる方式で適切に調節される。このような方式により、ｆｌｙ−ｂｙ方式のメモリモジュールを含む多様な形態のメモリモジュールに対して動作タイミング条件が保証される。
図７は、本発明のメモリシステム１００のメモリコントローラ１０２の一実施形態による構成図であって、メモリコントローラ１０２は、クロック発生部１２２、制御ロジック部１２４、及びデータストローブ発生部１２６を備える。
クロック発生部１２２は、書き込みレベリング動作及びノーマルモードでの動作時にクロック信号ＣＬＫを発生し、少なくとも１つのメモリ装置１０４に伝送される。クロック信号ＣＬＫはコマンド／アドレス信号バスを介してメモリ装置１０４に伝送される。また、クロック信号ＣＬＫはメモリコントローラ１０２の制御ロジック部１２４及びデータストローブ発生部１２６にも印加される。
制御ロジック部１２４はクロック信号発生部１２２から出力されたクロック信号ＣＬＫを入力する。書き込みレベリング動作時に、制御ロジック部１２４はクロック信号ＣＬＫに同期した書き込みレベリングイネーブル信号（ｗｒｉｔｅ ｌｅｖｅｌｉｎｇ ｅｎａｂｌｅ）などを含む書き込みレベリング制御信号をコマンド／アドレス信号ラインＣ／Ａを介して出力する。また、書き込みレベリング動作時に、制御ロジック部１２４はクロック信号ＣＬＫに同期したコマンド信号（例えば、書き込みコマンド（ｗｒｉｔｅ ｃｏｍｍａｎｄ））を発生させてコマンド／アドレス信号ラインＣ／Ａを介して出力する。例えば、制御ロジック部１２４は、書き込みレベリング動作時にメモリ装置１０４のモード設定レジスタを設定するためのモードレジスタ設定ＭＲＳと共に、モード設定レジスタの特定ビット値を所定値に設定するためにアドレス信号ラインを介して所定の信号を出力することができる。
制御ロジック部１２４は、パワーアップ動作時に、又はディップパワーダウンモード動作の終了時に書き込みレベリング動作を行うために、書き込みレベリングイネーブル信号を含む書き込みレベリング制御信号を出力することができる。更に、制御ロジック部１２４は周期的に書き込みレベリングイネーブル信号を含む書き込みレベリング制御信号を出力することができ、メモリ装置１０４の温度が所定温度以上になったりデータピンのインピーダンス情報ＺＱが変化したりすると、書き込みレベリングイネーブル信号を含む書き込みレベリング制御信号を出力することができ、メモリ装置１０４から書き込みレベリング要求信号が入力されると書き込みレベリングイネーブル信号を含む書き込みレベリング制御信号を出力することができる。また、制御ロジック部１２４は、書き込みレベリングイネーブル信号を出力し、アドレス信号ラインを介して所定信号を出力してメモリ装置１０４のモード設定レジスタを設定することができる。即ち、制御ロジック部１２４から出力される書き込みレベリングイネーブル信号はパワーアップ動作時に出力されるモードレジスタ設定ＭＲＳと等しいコマンド信号とすることができ、制御ロジック部１２４は、周期的に、又はメモリ装置１０４が所定温度以上である時、又はメモリ装置１０４から書き込みレベリング要求信号が入力された時に、モードレジスタ設定ＭＲＳ及び特定のアドレス信号ラインに所定の信号を出力してメモリ装置１０４のモード設定レジスタを設定することによって書き込みレベリング動作を行うことができる。
また、制御ロジック部１２４は、書き込みレベリング動作時に書き込みレベリング動作のための制御信号ｃｏｎをデータストローブ発生部１２６に出力し、データストローブ発生部１２６から出力される第１遅延信号ｄｅｌａｙ１を入力して各メモリ装置１０４に対するデータストローブ信号ＤＱＳの遅延値に保存される。制御ロジック部１２４はノーマルモードでの動作時に所定の動作（例えば、書き込み動作）を行うための制御信号ｃｏｎを出力して保存されている各メモリ装置１０４に対するデータストローブ信号遅延値を第２遅延信号ｄｅｌａｙ２に出力する。
データストローブ発生部１２６は、制御ロジック部１２４から出力される制御信号ｃｏｎに応答してデータストローブ信号ＤＱＳを出力する。即ち、データストローブ発生部１２６は書き込みレベリング動作時に、制御ロジック部１２４から出力される書き込みレベリング動作を制御信号ｃｏｎに応答してデータストローブ信号ＤＱＳを出力し、検知情報Ｄｅｔ＿ｉｎｆに応じてデータストローブ信号ＤＱＳのタイミングを調節し、調節されたデータストローブ信号ＤＱＳのタイミングにより第１遅延信号ｄｅｌａｙ１を出力することができる。例えば、検知情報Ｄｅｔ＿ｉｎｆはメモリ装置１０４から受信したデータストローブ信号ＤＱＳの位相が内部コマンド信号の位相（即ち、メモリ装置から受信されたクロック信号の位相）より早いか遅いかを表す信号とすることができ、データストローブ信号ＤＱＳの位相が早ければデータストローブ信号ＤＱＳの出力タイミングを遅延し、データストローブ信号の位相が遅ければデータストローブ信号ＤＱＳの出力タイミングを早めて出力することができ、所定時間の経過後、又は検知情報Ｄｅｔ＿ｉｎｆを利用してメモリ装置１０４から受信したデータストローブ信号ＤＱＳの位相と内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）との位相が等しくなった時のデータストローブ信号ＤＱＳの遅延時間を第１遅延信号ｄｅｌａｙ１に出力することができる。
また、データストローブ発生部１２６は、ノーマル動作時に、制御ロジック部１２４から出力されるノーマル動作のための制御信号ｃｏｎに応答して制御ロジック部１２４から出力される第２遅延信号ｄｅｌａｙ２によってデータストローブ信号ＤＱＳのタイミングを調節して出力することができる。
一実施形態において、検知情報Ｄｅｔ＿ｉｎｆは書き込みレベリングイネーブル信号に応答して少なくとも１つ以上のデータバスラインＤＱを介してメモリ装置１０４からメモリコントローラ１０２に伝送されるアップ／ダウン信号で構成される。アップ／ダウン信号はデータストローブ発生部１２６に入力され、第１遅延信号ｄｅｌａｙ１がデータストローブ発生部１２６により生成される。第１遅延信号ｄｅｌａｙ１は制御ロジック部１２４に保存され、その後にメモリシステムのノーマル動作時の書き込み動作時に利用される。メモリ装置から受信した検知情報Ｄｅｔ＿ｉｎｆの処理のための他の構成も可能であり、これに同様に適用されることができる。
ノーマルモードでの動作中に、制御ロジック部１２４はクロック信号ＣＬＫに同期したコマンドをコマンド／アドレス信号バスを介して出力する。出力されたコマンドがデータバスＤＱを介するメモリコントローラからの信号伝送を含む場合、制御ロジック部１２４は信号が伝送されるメモリ装置１０４によるデータストローブ信号ＤＱＳに対する適切な遅延程度を決定し、データストローブ発生部１２６に第２遅延信号ｄｅｌａｙ２を提供する。このような方法でメモリモジュール１０６のメモリ装置１０４に書き込みするたびに適切な動作のためにデータストローブ信号ＤＱＳの適切な遅延程度が決定される。
データストローブ発生部１２６は、クロック発生部１２２からクロック信号ＣＬＫも印加される。書き込みレベリング動作時に、データストローブ発生部１２６はデータストローブ信号（例えば、位相比較のために１つのパルスを有するデータストローブ信号ＤＱＳ）又はシンボル間の干渉（ＩＳＩ）による信号歪みを防止するためのプリアンブルパルスを含む２つ以上のパルスを有するデータストローブ信号ＤＱＳを出力する。データストローブ発生部１２６は検知情報Ｄｅｔ＿ｉｎｆも入力する。この場合、検知情報Ｄｅｔ＿ｉｎｆは上述のようにアップダウン信号とすることができる。ノーマル動作時に、データストローブ発生部１２６は互いに異なるスキュー（ｓｋｅｗ）を有するメモリ装置に応じてクロック信号ＣＬＫに対する互いに異なる遅延時間を有するデータストローブ信号ＤＱＳを出力する。データストローブ信号ＤＱＳの遅延程度は書き込みされるメモリ装置１０４による第２遅延信号ｄｅｌａｙ２によって決定される。
図８は、図７に示すメモリコントローラ１０２の制御ロジック部１０４の一実施形態による構成図であって、制御ロジック部１２４は保存部１３０及び制御ロジック１３２を備える。
書き込みレベリング動作時に制御ロジック１３２は、クロック信号ＣＬＫに同期した書き込みレベリングイネーブル信号及びコマンド信号（例えば、書き込みコマンド信号）をコマンド／アドレスバスＣ／Ａを介して出力する。制御ロジック１３２は、データストローブ発生部１２６を制御するための制御信号ｃｏｎ及び保存部１３０を制御するための保存部制御信号ｃｏｎ＿ｒを出力する。書き込みレベリング動作時に保存部１３０は、保存部制御信号ｃｏｎ＿ｒに応答してメモリ装置１０４に対するデータストローブ信号ＤＱＳの遅延程度を保存する。遅延程度は第１遅延信号ｄｅｌａｙ１により指示される。
即ち、書き込みレベリング動作時にデータストローブ発生部１２６は、メモリ装置１０４から出力される検知情報Ｄｅｔ＿ｉｎｆに応じて遅延時間を可変させたデータストローブ信号ＤＱＳを出力する。また、データストローブ発生部１２６は、所定時間が経過した後、又は検知情報Ｄｅｔ＿ｉｎｆによってデータストローブ信号ＤＱＳと内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）との位相差がないか、又は所定範囲以内となるデータストローブ信号ＤＱＳの遅延時間を第１遅延信号ｄｅｌａｙ１に出力し、制御ロジック部１２４の保存部１３０は各メモリ装置１０４に対する第１遅延信号ｄｅｌａｙ１を保存する。
ノーマル動作時に制御ロジック部１２４の制御ロジック１３２は、クロック信号ＣＬＫに同期したコマンド信号をコマンド／アドレスバスＣ／Ａを介して出力する。メモリシステムのメモリ装置に書き込み動作を行う場合、制御ロジック１３２は保存部１３０に保存された情報を利用して各メモリ装置１０４に対するデータストローブ信号ＤＱＳの遅延程度を示す第２遅延信号ｄｅｌａｙ２をデータストローブ発生部１２６に出力する。データストローブ発生部１２６は、第２遅延信号ｄｅｌａｙ２に応答してデータストローブ信号ＤＱＳの遅延時間を決定して出力する。即ち、書き込み動作を行う場合、制御ロジック１３２は書き込み動作を行うための制御信号ｃｏｎ及び保存部制御信号ｃｏｎ＿ｒを出力し、保存部１３０は書き込み動作を行うための保存部制御信号ｃｏｎ＿ｒに応答して書き込みするメモリ装置１０４に対するデータストローブ信号ＤＱＳの遅延程度を示す第２遅延信号ｄｅｌａｙ２を出力することができ、データストローブ発生部１２６は書き込み動作を行うための制御信号ｃｏｎに応答して第２遅延信号ｄｅｌａｙ２によりデータストローブ信号ＤＱＳの遅延時間を決定して出力することができる。
図９及び図１０は、制御ロジック部１２４の制御ロジック１３２の第１実施例及び第２実施例による構成図である。この実施形態は所定の時点（例えば、パワーアップ動作時、又はディップパワーダウンモード動作の終了時）を除いた他の時点での書き込みレベリング動作を行う場合の構成図である。
図９に示す制御ロジック１３２の第１実施例はカウンタ１４０及び信号発生部１４２を備える。カウンタ１４０はクロック信号ＣＬＫを入力して周期的に活性化されるレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力する。信号発生部１４２はレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑに応答して書き込みレベリングイネーブル信号（即ち、メモリシステムのメモリ装置が書き込みレベリング動作を開始するようにする信号）を出力する。また、信号発生部１４２はクロック信号に同期して書き込みコマンド（ｗｒｉｔｅ ｃｏｍｍａｎｄ）を出力して書き込みレベリング動作を行う。
図１０に示す制御ロジック１３２の第２実施例は判断部１４４及び信号発生部１４６を備える。判断部１４４はメモリシステムのメモリ装置１０４又はその他に関連する他の装置の動作温度を示す温度信号ｔｍｐを入力し、温度信号ｔｍｐに応答してレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力する。温度信号ｔｍｐは動作温度が所定温度に到達すると活性化する信号とすることができ、温度センサなどにより供給されるか、又は温度によって可変される信号とすることができる。
信号発生部１４６は、図９のように作動することができる。
判断部１４４に入力される信号は、温度信号でない書き込みレベリング動作が必要か否かを判断することができる他の信号とすることができる。例えば、判断部１４４は、各データピンのインピーダンスＺＱ情報を介してレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑの活性化の可否を判断することができる。即ち、判断部１４４はデータストローブ信号との間のスキューに影響を与えることができる因子中の１つであるインピーダンスを検知し、これを介して書き込みレベリングを行うことができる。よって、温度とインピーダンス以外の上述のスキューに影響を与えることができるすべての因子を検知し、これを介して判断部１４４から書き込みレベリングを要求することができる。
図９及び図１０では、信号発生部１４２、１４６がメモリコントローラ１０２に配置されたカウンタ１４０又は判断部１４４から出力されるレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑに応答して作動する場合を例示したが、信号発生部１４２、１４６はメモリ装置１０４から出力されるレベリング要求信号に応答して作動することができる。即ち、カウンタ１４０及び／又は判断部１４４はメモリコントローラ１０２に配置することができ、メモリ装置１０４に配置することもできる。また、信号発生部１４２、１４６は上述のようにパワーアップ動作時に、又はディップパワーダウンモードの終了時にメモリ装置１０４及びメモリコントローラ１０２が書き込みレベリング動作を行うように作動することができる。
図１１は、図７に示すメモリコントローラ１０２のデータストローブ発生部１２６の一実施形態による構成図であって、データストローブ発生部１２６は、カウンタ１５０、スイッチング部１５２、信号発生部１５４、及び可変遅延部１５６を備える。
信号発生部１５４は、制御ロジック部１２４から出力された制御信号ｃｏｎ及びクロック発生部１２２から出力されたクロック信号ＣＬＫを入力し、書き込みレベリング動作時、又はノーマル動作中の書き込み動作時のように、制御信号ｃｏｎがデータストローブ信号の発生を要請する際に第１データストローブ信号ＤＱＳ＿ｐを発生する。
書き込みレベリング動作時にカウンタ１５０は、制御信号ｃｏｎ及び検知情報Ｄｅｔ＿ｉｎｆに応答して遅延カウンティング信号ｄｅｌａｙ＿ｃを出力する。即ち、カウンタ１５０から出力される遅延カウンティング信号ｄｅｌａｙ＿ｃは、メモリ装置１０４から出力される検知情報Ｄｅｔ＿ｉｎｆに応答して増減することができる。例えば、検知情報Ｄｅｔ＿ｉｎｆがメモリ装置１０４において内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）の位相がバッファドデータストローブ信号ＰＤＳＤより早いと示される間は遅延カウンティング信号ｄｅｌａｙ＿ｃが増加するように構成される。
スイッチング部１５２は制御信号ｃｏｎに応答してスイッチング動作を行う。例えば、スイッチング部１５２は、書き込みレベリング動作時に制御信号ｃｏｎに応答して遅延カウンティング信号ｄｅｌａｙ＿ｃを遅延信号ｄｅｌａｙ及び第１遅延信号ｄｅｌａｙ１に出力し、ノーマルモードでの動作時に制御信号ｃｏｎに応答して制御ロジック部１２４から出力される第２遅延信号ｄｅｌａｙ２を遅延信号ｄｅｌａｙに出力することができる。また、スイッチング部１５２は制御信号ｃｏｎに応答して書き込みレベリング動作が開始され、所定時間が経過した後、遅延カウンティング信号ｄｅｌａｙ＿ｃを第１遅延信号ｄｅｌａｙ１に出力することができる。
可変遅延部１５６は、遅延信号ｄｅｌａｙに応答して第１データストローブ信号ＤＱＳ＿ｐを所定時間遅延してデータストローブ信号ＤＱＳに出力する。
図１２は、本発明のメモリシステム１００のメモリコントローラ１０２の他の実施形態による構成図であって、メモリコントローラ１０２は、クロック発生部１２２、制御ロジック部１２５、及びデータストローブ発生部１２７を備える。
クロック発生部１２２は、書き込みレベリング動作又はノーマル動作時にコマンド／アドレス信号バスＣ／Ａを介して１つ又はその以上のメモリ装置１０４に伝送するクロック信号ＣＬＫを発生する。
制御ロジック部１２５はクロック発生部１２２からクロック信号ＣＬＫを受信する。書き込みレベリング動作時に制御ロジック部１２４は、コマンド／アドレス信号バスＣ／Ａを介してクロック信号ＣＬＫに同期したコマンド信号（例えば、書き込みコマンド信号）及び書き込みレベリング制御信号（例えば、書き込みレベリングイネーブル信号）を出力する。また、書き込みレベリング動作開始に応答して、制御ロジック部１２５はメモリ装置１０４から受信したコマンド信号（例えば、書き込みコマンド信号）及びデータストローブ信号の位相差を表す検知情報Ｄｅｔ＿ｉｎｆを受信する。検知情報Ｄｅｔ＿ｉｎｆは以後の使用のために制御ロジック部１２５に保存される。また、制御ロジック部１２５はデータストローブ発生部１２７を制御するための制御信号ｃｏｎ及びデータストローブ信号ＤＱＳのタイミングを調節するための遅延信号ｄｅｌａｙを出力する。
データストローブ発生部１２７は、制御ロジック部１２５から出力される制御信号ｃｏｎ及びクロック発生部１２２から出力されるクロック信号ＣＬＫに応答してデータストローブ信号ＤＱＳを出力する。また、データストローブ発生部１２７は、ノーマルモードにおいて書き込み動作時に制御ロジック部１２４から出力される遅延信号ｄｅｌａｙによってクロック信号ＣＬＫに対するデータストローブ信号ＤＱＳの遅延時間を調節して出力する。
図１３は、本発明のメモリ装置１０４の一実施形態による構成図であって、メモリ装置１０４は、コマンドバッファ２０２、クロックバッファ２０４、データストローブバッファ２０６、コマンドデコーダ２０８、書き込みコマンド発生部２１０、内部データストローブ発生部２１２、書き込みレベリング信号発生部２１４、マッチ及び位相検出部２１６、及びデータ入力部２１８を備える。コマンド信号ＣＭＤ、クロック信号ＣＬＫ及びデータストローブ信号ＤＱＳは図１〜図１２に示すメモリコントローラ１０２から発生する。
コマンドバッファ２０２はメモリコントローラ１０２から出力されるコマンド／アドレス信号Ｃ／Ａ中のコマンドＣＭＤを受信する。コマンドバッファ２０２は、例えばバッファ及びラッチなどを備える。コマンドバッファ２０２から出力されるバッファドコマンド信号ＣＭＤ＿ｂはコマンドデコーダ２０８などによって処理されてデコーデド（ｄｅｃｏｄｅｄ）コマンド信号ＣＭＤ＿ｄ及び／又はモードレジスタ設定ＭＲＳを生成する。モードレジスタ設定ＭＲＳは書き込みレベリング動作が実行される際にレベリングイネーブル信号ｌｅｖｅｌｉｎｇ＿ｅｎを活性化させる書き込みレベリング信号発生部２１４として提供される。
クロックバッファ２０４はメモリコントローラ１０２から出力されるクロック信号ＣＬＫを受信する。クロックバッファ２０４はコマンドバッファ２０２のラッチによって発生する遅延程度を、クロックバッファ２０４を介して伝送されるクロック信号ＣＬＫに適用するクロックリピータを備える。クロックバッファ２０４から出力されるバッファドクロック信号ＣＬＫ＿ｂは書き込みコマンド発生部２１０に印加される。
書き込みコマンド発生部２１０は、デコーデドコマンド信号ＣＭＤ＿ｄによるバッファドクロック信号ＣＬＫ＿ｂのサンプリングに応答して内部書き込みコマンド信号ＰＷＹを出力する。
内部書き込みコマンド信号ＰＷＹは書き込みレイテンシ（ｗｒｉｔｅ ｌａｔｅｎｃｙ）によって所定のクロック数分遅延された信号である。よって、内部書き込みコマンド信号ＰＷＹの遅延特性は書き込みレイテンシによりプログラムされる。書き込みコマンド信号が印加されると、書き込みコマンド発生部２１０はデコーデドコマンド信号ＣＭＤ＿ｄによってバッファドクロック信号ＣＬＫ＿ｂをサンプリングする。上記動作のサンプリング結果が内部書き込みコマンド信号ＰＷＹの発生過程である。
また、内部書き込みコマンド信号ＰＷＹのパルス幅は、書き込みコマンド発生部２１０によりクロック信号ＣＬＫの周期のｎ倍（ｎは１以上の整数）に対応するパルス幅まで増える。
書き込みレベリング動作時にメモリ装置１０４ごとに１つのパルスを有する内部書き込みコマンド信号ＰＷＹが印加されれば十分であるが、シンボル間の干渉（ＩＳＩ：ｉｎｔｅｒ ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）による歪みを防止するために、少なくとも１つのダミーパルス又はプリアンブルパルスを追加することができる。
データストローブバッファ２０６は、データストローブ信号ＤＱＳをバッファして遅延し、バッファドデータストローブ信号ＰＤＳＤを発生する。内部データストローブ発生部２１２はバッファドデータストローブ信号ＰＤＳＤに応答して内部データストローブ信号ＰＤＳＤ＿ｐを発生する。
マッチ及び位相検出部２１６は、レベリングイネーブル信号ｌｅｖｅｌｉｎｇ＿ｅｎ、内部書き込みコマンド信号ＰＷＹ、及び内部データストローブ信号ＰＤＳＤ＿ｐを入力する。マッチ及び位相検出部２１６は、レベリングイネーブル信号ｌｅｖｅｌｉｎｇ＿ｅｎの状態によって書き込みレベリング動作の可否を判断し、書き込みレベリング動作時に、内部書き込みコマンド信号ＰＷＹと内部データストローブ信号ＰＤＳＤ＿ｐとの位相差を検出して位相差を示す検知情報Ｄｅｔ＿ｉｎｆを発生する。上述のように、検知情報Ｄｅｔ＿ｉｎｆはデータバスＤＱ、又は追加的に分離した専用の信号ラインを介してメモリコントローラ１０２に提供される。上述のように、検知情報Ｄｅｔ＿ｉｎｆは内部書き込みコマンド信号ＰＷＹと内部データストローブ信号ＰＤＳＤ＿ｐとの位相差を示す信号であり、内部書き込みコマンド信号ＰＷＹはメモリ装置１０４で受信したクロック信号ＣＬＫに同期した書き込みコマンド信号に基づいて発生し、内部データストローブ信号ＰＤＳＤ＿ｐはメモリ装置１０４で受信したデータストローブ信号ＤＱＳに基づいて発生する。よって、検知情報Ｄｅｔ＿ｉｎｆはメモリ装置１０４が受信したクロック信号ＣＬＫとメモリ装置１０４が受信したデータストローブ信号ＤＱＳとの位相差に対する情報を表示する。
上記では、マッチ及び位相検出部２１６が内部書き込みコマンド信号ＰＷＹと内部データストローブ信号ＰＤＳＤ＿ｐとの位相差の比較を例に説明したが、内部書き込みコマンド信号ＰＷＹの代わりに読み出し（Ｒｅａｄ）、プリチャージ（Ｐｒｅｃｈａｒｇｅ）、リフレッシュ（Ｒｅｆｒｅｓｈ）など他の内部コマンド信号を用いることができる。また、マッチ及び位相検出部２１６は内部データストローブ信号ＰＤＳＤ＿ｐの代わりにバッファドデータストローブ信号ＰＤＳＤを用いることができる。
ノーマルモードでの動作時（例えば、ノーマルモードでの書き込み動作時）にマッチ及び位相検出部２１６は、データストローブ信号ＤＱＳドメイン（ｄｏｍａｉｎ）をクロック信号ドメインにマッチさせ、クロックデータストローブ信号ＰＤＳＤＢを発生する。データ入力部２１８はクロックデータストローブ信号ＰＤＳＤＢに応答してデータバスＤＱを介して受信されるメモリセルに書き込みするためのデータを入力して出力する。
図１４、図１５、図１６、及び図１７のそれぞれは、図１３に示すメモリ装置１０４の書き込みレベリング信号発生部２１４の実施形態の構成図であり、図１４は、メモリコントローラ１０２で書き込みレベリング動作の開始時点を決定する場合の書き込みレベリング信号発生部２１４の第１実施例による構成図であり、図１５〜図１７は、メモリ装置１０４で書き込みレベリング動作の開始時点を決定する場合の書き込みレベリング信号発生部２１４の第２〜第４実施例による構成をそれぞれ示す図である。
図１４に示すメモリ装置１０４の書き込みレベリング信号発生部２１４の第１実施例は、モード設定レジスタ２３２を備える。
モード設定レジスタ２３２はモードレジスタ設定ＭＲＳに応答してアドレス信号ＡＤＤを入力して設定され、設定値によりレベリングイネーブル信号ｌｅｖｅｌｉｎｇ＿ｅｎを出力する。即ち、メモリコントローラ１０２は書き込みレベリング動作時にモード設定レジスタ２３２を設定するためのコマンド及びアドレス信号ラインを介して所定の信号を出力することができ、メモリ装置１０４のコマンドデコーダ２０８はコマンドをデコーディングしてモードレジスタ設定ＭＲＳを出力し、メモリ装置１０４の書き込みレベリング信号発生部２１４のモード設定レジスタ２３２は、モードレジスタ設定ＭＲＳに応答してアドレス信号ラインを介して入力された信号を入力して保存値を設定し、設定値により書き込みレベリング動作を行うためにレベリングイネーブル信号ｌｅｖｅｌｉｎｇ＿ｅｎを出力することができる。
図１５に示すメモリ装置１０４の書き込みレベリング信号発生部２１４の第２実施例は、カウンタ２３４及びモード設定レジスタ２３６を備える。
カウンタ２３４は、クロック信号ＣＬＫ（又はバッファドクロック信号ＣＬＫ＿ｂ）をカウンティングして周期的に活性化されるレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを発生させる。モード設定レジスタ２３６の機能は、図１４で説明したモード設定レジスタ２３２の機能と等しい。即ち、メモリ装置１０４の書き込みレベリング信号発生部２１４のカウンタ２３４から周期的にレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力することができ、メモリコントローラ１０４の制御ロジック部１２４（又は１２５）はレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑに応答して書き込みレベリング動作を行うためにモード設定レジスタ２３６を設定するためのコマンド及びアドレス信号ラインを介して所定信号を出力することができる。
図１６に示すメモリ装置１０４の書き込みレベリング信号発生部２１４の第３実施例は、温度検知部２４０、判断部２４２及びモード設定レジスタ２４６を備える。
温度検知部２４０はメモリ装置１０４の動作温度を表す温度信号ｔｍｐを出力する。判断部２４２は温度信号ｔｍｐに応答してレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力する。モード設定レジスタ２４６の機能は図１４で説明したモード設定レジスタ２３２の機能と等しい。例えば、判断部２４２は温度信号ｔｍｐを入力してメモリ装置１０４の動作温度が所定温度に到達すると、レベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力することができる。この場合、上述のように、メモリコントローラ１０４はレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑに応答してモード設定レジスタ２４６を設定するためのコマンド及びアドレス信号を出力し、モード設定レジスタ２４６はコマンド及びアドレス信号に応答してレベリングイネーブル信号ｌｅｖｅｌｉｎｇ＿ｅｎを出力することができる。
図１７に示すメモリ装置１０４の書き込みレベリング信号発生部２１４の第４実施例は、位相差検出部２４８、判断部２５０、及びモード設定レジスタ２５２を備える。
位相差検出部２４８は内部書き込みコマンド信号ＰＷＹと内部データストローブ信号ＰＤＳＤ＿ｐとの位相差を検出し、検出された位相差ｄｉｆｆを出力する。判断部２５０は位相差ｄｉｆｆに応答してレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力する。モード設定レジスタ２５２の機能は図１４で説明したモード設定レジスタ２３２の機能と等しい。例えば、判断部２５０は、位相差検出部２４８から検出して出力される内部書き込みコマンド信号ＰＷＹと内部データストローブ信号ＰＤＳＤ＿ｐとの位相差ｄｉｆｆが所定の閾値以上になると、レベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを活性化させて出力することができる。この場合、上述のように、メモリコントローラ１０４はレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑに応答してモード設定レジスタ２５２を設定するためのコマンド及びアドレス信号を出力し、モード設定レジスタ２５２はコマンド及びアドレス信号に応答してレベリングイネーブル信号ｌｅｖｅｌｉｎｇ＿ｅｎを出力することができる。
また、上述のように、書き込みレベリング動作は、パワーアップ動作時、又はディップパワーダウンモードの終了時に実行される。よって、書き込みレベリング信号発生部２１４は、パワーアップ動作時及び／又はディップパワーダウンモードの終了時にレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力することができる。
また、書き込みレベリング信号発生部２１４は、メモリ装置のデータピンのインピーダンス情報ＺＱの変化を検知してレベリング要求信号ｌｅｖｅｌｉｎｇ＿ｒｅｑを出力することができる。
図１８は、図１３に示すメモリ装置１０４のマッチ及び位相検出部２１６の一実施形態による構成図であり、マッチ及び位相検出部２１６は、ラッチＤフリップフロップ２６０、２６２、２６４、ＯＲゲート２６６、及び位相検出器２６８を備え、位相検出器２６８はラッチＤフリップフロップを備える。
ラッチ２６０、２６２、２６４及びＯＲゲート２６６は、内部書き込みコマンド信号ＰＷＹ及び内部データストローブ信号ＰＤＳＤ＿ｐに応答してクロックデータストローブ信号ＰＤＳＤＢを出力する。ラッチ２６０は、内部データストローブ信号ＰＤＳＤ＿ｐに応答して内部書き込みコマンド信号ＰＷＹをラッチして出力する。ラッチ２６２、２６４は、ラッチ２６０と直列に接続され、それぞれの内部データストローブ信号ＰＤＳＤ＿ｐに応答して入力される前段のラッチの出力信号をラッチして出力する。ＯＲゲート２６６はラッチ２６０及びラッチ２６２、２６４の出力信号（即ち、ラッチ２６４の出力信号）を論理和演算してクロックデータストローブ信号ＰＤＳＤＢを出力する。
位相検出器２６８は、内部データストローブ信号ＰＤＳＤ＿ｐに応答して内部書き込みコマンド信号ＰＷＹをラッチして検知情報Ｄｅｔ＿ｉｎｆを出力する。このとき、検知情報Ｄｅｔ＿ｉｎｆは、内部データストローブ信号ＰＤＳＤ＿ｐの位相が内部書き込みコマンド信号ＰＷＹの位相よりも早いか遅いかの可否を表示する。
図１９及び図２０は、図１３に示すメモリ装置１０４の動作を説明する動作タイミング図であり、ノーマルモードでの書き込み動作時及び書き込みレベリング動作時の動作をそれぞれ説明する動作タイミング図である。図１９及び図２０において、ＣＬＫはメモリコントローラ１０２からメモリ装置１０４に出力されるクロック信号を、ＷＥＢはメモリコントローラ１０２からメモリ装置１０４に出力される書き込みイネーブル信号を、ＤＱＳはメモリコントローラ１０２からメモリ装置１０４に出力されるデータストローブ信号を、ＰＷＹはメモリ装置１０４内部で発生する内部書き込みコマンド信号を、ＰＤＳＤ＿ｐはメモリ装置１０４内部で発生する内部データストローブ信号を、ＰＤＳＤＢはメモリ装置１０４内部で発生するクロックデータストローブ信号を、Ｄｅｔ＿ｉｎｆはメモリ装置１０４からメモリコントローラ１０２に出力される検知情報をそれぞれ示す。
図１８及び図１９に示すように、ノーマルモードでの動作時（例えば、メモリコントローラ１０２から書き込みイネーブル信号ＷＥＢなどの書き込みコマンドが出力されて書き込み動作が実行される際）、メモリ装置１０４は書き込みイネーブル信号ＷＥＢ、クロック信号ＣＬＫ及びデータストローブ信号ＤＱＳを受信する。
コマンドデコーダ２０８は、書き込みイネーブル信号ＷＥＢを含むコマンド信号ＣＭＤをデコーディングしてデコーデドコマンド信号ＣＭＤ＿ｄを出力し、書き込みコマンド発生部２１０はデコーデドコマンド信号ＣＭＤ＿ｄに応答してバッファドクロック信号ＣＬＫ＿ｂをサンプリングして内部書き込みコマンド信号ＰＷＹを発生する。即ち、書き込みイネーブル信号ＷＥＢに応答して内部書き込みコマンド信号ＰＷＹを発生する。同時に、データストローブ信号ＤＱＳに応答して内部データストローブ信号ＰＤＳＤ＿ｐを発生する。
図１８に示すように、内部書き込みコマンド信号ＰＷＹは、内部データストローブ信号ＰＤＳＤ＿ｐのフォーリングエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に応答してラッチされる。よって、クロックデータストローブ信号ＰＤＳＤＢは内部書き込みコマンド信号ＰＷＹの中央に整列される。
上述のように、クロックデータストローブ信号ＰＤＳＤＢは、データ入力部２１８がデータ信号を入力するのに利用される。図面では、書き込みレイテンシが５つの場合を例示していて、書き込みイネーブル信号ＷＥＢの活性化時点と内部書き込みコマンド信号ＰＷＹの活性化時点との間の遅延時間差が５つのクロック周期に対応する。
図１８及び図２０に示すように、書き込みレベリング動作時にメモリ装置１０４は、ノーマルモードでの動作時と同様に、書き込みイネーブル信号ＷＥＢ、クロック信号ＣＬＫ及びデータストローブ信号ＤＱＳを受信して内部書き込みコマンド信号ＰＷＹ及び内部データストローブ信号ＰＤＳＤ＿ｐを発生する。即ち、書き込みレベリング動作時、メモリ装置１０４から受信したクロック信号ＣＬＫとデータストローブ信号ＤＱＳとの位相差を検知するための内部書き込みコマンド信号ＰＷＹ及び内部データストローブ信号ＰＤＳＤ＿ｐはノーマルモードでの動作時と同一経路を介して発生する。
図１８に示すように、内部書き込みコマンド信号ＰＷＹ及び内部データストローブ信号ＰＤＳＤ＿ｐは位相検出器２６８（例えば、ラッチ）に印加され、位相検出器２６８の出力信号は内部書き込みコマンド信号ＰＷＹと内部データストローブ信号ＰＤＳＤ＿ｐとの位相差を示す検知情報Ｄｅｔ＿ｉｎｆとなる。即ち、検知情報Ｄｅｔ＿ｉｎｆがローレベルであれば、内部データストローブ信号ＰＤＳＤ＿ｐの位相が内部書き込みコマンド信号ＰＷＹの位相よりも早いということを示す。
上述のように、検知情報Ｄｅｔ＿ｉｎｆはメモリコントローラ１０２に提供されて各メモリ装置１０４から受信したクロック信号ＣＬＫとデータストローブ信号ＤＱＳとの位相差を知らせる。よって、メモリコントローラ１０４は各メモリ装置１０４に対してデータストローブ信号ＤＱＳのタイミングを適切に調節することができる。
本発明によれば、書き込みレベリング動作時に出力される検知情報Ｄｅｔ＿ｉｎｆは、書き込み動作のようなノーマルモードでの動作時と同一信号経路を介して発生した信号を利用し発生する。よって、検知情報Ｄｅｔ＿ｉｎｆを発生するために別途の複製経路（ｒｅｐｌｉｃａ ｐａｔｈ）は必要なく、複製経路と実際のノーマルモードでの動作時の経路間の不一致による誤差を除去することができ、より正確な結果が得られる。
また、本発明によれば、書き込みレベリングのための位相比較は、メモリコントローラ１０２から受信した書き込みイネーブル信号ＷＥＢを含む書き込みコマンド信号から生成される内部書き込みコマンド信号ＰＷＹとメモリコントローラ１０２から受信したデータストローブ信号ＤＱＳから生成される内部データストローブ信号ＰＤＳＤ＿ｐとの間で行われる。書き込みイネーブル信号ＷＥＢはクロック信号ＣＬＫに同期して出力され、内部書き込みコマンド信号ＰＷＹは受信したクロック信号ＣＬＫに同期して発生する。よって、内部書き込みコマンド信号ＰＷＹは受信したクロック信号ＣＬＫと同一タイミング特性を有する。そこで、内部書き込みコマンド信号ＰＷＹはクロック信号ＣＬＫのように持続的にトグリングする必要がない。よって、内部書き込みコマンド信号ＰＷＹのパルス幅はクロック信号の周期のｎ倍（ｎは１以上の整数）分増加する。よって、クロック信号ＣＬＫに対するデータストローブ信号ＤＱＳのタイミングを適切に調節できるマージンを増加することができる。
図２１は、本発明による書き込みレベリング実行方法の一実施例を説明する動作フローチャートである。ステップ３００において、モードレジスタ設定動作が開始され、メモリコントローラ１０２はメモリコントローラ１０２に接続されたメモリ装置１０４の形態を判断することができ、書き込みレベリング動作を開始することができる。上述のように、書き込みレベリング動作は、パワーアップ動作時にメモリシステム１００がディップパワーダウンモードを終了する際、周期的に、又は温度や位相差又はインピーダンスの変化が検知された際に開始することができ、メモリコントローラ１０２によって開始することもでき、メモリ装置１０４によって開始することもできる。
ステップ３０２において、メモリコントローラ１０２は書き込みレベリング動作を行うためのコマンド信号（例えば、書き込みコマンド信号）及びデータストローブ信号ＤＱＳを出力する。
ステップ３０４において、メモリ装置１０４はコマンド信号（例えば、書き込みコマンド信号）及びデータストローブ信号ＤＱＳを受信して内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）及び内部データストローブ信号ＰＤＳＤ＿ｐを発生する。このとき、内部コマンド信号及び内部データストローブ信号はノーマルモードでの動作時と同一経路を介して発生する。また、内部コマンド信号のパルス幅はクロック信号ＣＬＫの周期のｎ倍（ｎは１以上の整数）に対応するパルス幅を有することができる。
ステップ３０６において、内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）と内部データストローブ信号ＰＤＳＤ＿ｐとの位相差がメモリ装置で検知される。
ステップ３０８において、検知された位相差を示す検知情報Ｄｅｔ＿ｉｎｆがメモリ装置１０４からメモリコントローラ１０２に伝送される。このとき、検知情報Ｄｅｔ＿ｉｎｆは内部データストローブ信号ＰＤＳＤ＿ｐの位相が内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）の位相よりも早いか遅いかを表す信号とすることができる。
ステップ３１０において、検知情報Ｄｅｔ＿ｉｎｆに基づいて、各メモリ装置１０４に対する位相差の情報がメモリコントローラ１０２に保存される。保存された情報はクロック信号及び／又はコマンド信号（例えば、書き込みコマンド）に対するデータストローブ信号ＤＱＳのタイミングを調節するのに利用される。即ち、検知情報Ｄｅｔ＿ｉｎｆは内部データストローブ信号ＰＤＳＤ＿ｐの位相が内部コマンド信号（例えば、内部書き込みコマンド信号ＰＷＹ）の位相より早いか遅いかを表す信号とすることができる。また、メモリコントローラ１０２は、書き込みレベリング動作時に検知情報Ｄｅｔ＿ｉｎｆに応答して出力されるデータストローブ信号ＤＱＳの遅延時間を調節し、所定時間経過した後、又は検知情報Ｄｅｔ＿ｉｎｆの状態が変化した際のデータストローブ信号ＤＱＳの遅延時間を、該当するメモリ装置１０４に対するデータストローブ信号ＤＱＳ発生タイミング情報として保存することができる。
ステップ３１２において、メモリコントローラ１０２に接続されたすべてのメモリ装置１０４に対して書き込みレベリング動作を実行したか否かを判断して、すべてのメモリ装置１０４のそれぞれに対して上記過程を繰り返す。メモリコントローラ１０２は各メモリ装置１０４に対して所定時間の間に上記過程を行うことができ、検知情報Ｄｅｔ＿ｉｎｆを用いて位相差が所定範囲以内になるまで、又は検知情報Ｄｅｔ＿ｉｎｆが表示する位相差に対する情報が変更されるまで上記過程を行うことができる。ステップ３１２の判断結果、すべてのメモリ装置１０４に対して書き込みレベリング動作が終了したら書き込みレベリング動作を終了し、ノーマルモードに転換される。
図２２は、本発明のメモリ装置の一実施形態による構成図であり、メモリ装置１１００は、メモリセルアレイ１１１０、制御部１１２０、電圧発生部１１３０、ローデコーダ１１４０、ページバッファ１１５０、及びコラムデコーダ１１６０を備える。
メモリセルアレイ１１１０は選択的にメモリブロックに配置された複数個のメモリセルストリングを備える。制御部１１２０は、実行する動作（例えば、消去、プログラム、及び読み出し動作）により制御信号を電圧発生部１１３０、ローデコーダ１１４０、及びコラムデコーダ１１６０に出力する。電圧発生部１１３０は、パス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ、消去電圧Ｖｅｒａｓｅ、ステップ電圧Ｖｓｔｅｐなどのようなメモリ装置の動作を行うのに必要な電圧を発生する。ローデコーダ１１４０は、メモリセルアレイ１１１０のストリング選択ラインＳＳＬ、ワードラインＷＬｋ、接地選択ラインＧＳＬ、及び共通ソースラインＳＳＬなどのようなラインに電圧発生部１１３０で発生した電圧をどのように印加するかを決定する。コラムデコーダ１１６０は、メモリセルアレイ１１１０のどのビットラインＢＬｎ信号がページバッファ１１５０によって読み出しされるかを判断するか、プログラミング又は消去動作時にビットラインＢＬｎに印加される電圧を決定する。
また、制御部１１２０は書き込みレベリング動作時にメモリコントローラからコマンド信号（例えば、書き込みコマンド信号）、書き込みレベリングイネーブル信号、及びデータストローブ信号などを受信してコマンド信号及びクロック信号に応答して内部に発生した内部コマンド信号（例えば、内部書き込みコマンド信号）とデータストローブ信号に応答して内部に発生した内部データストローブ信号との位相差を検出し、検出された位相差に対する情報を示す検知情報Ｄｅｔ＿ｉｎｆをメモリコントローラに出力する。書き込みレベリング動作時に発生する内部コマンド信号及び内部データストローブ信号は、ノーマルモードでの動作時と同一経路を介して発生し、内部コマンド信号はクロック信号の周期のｎ倍（ｎは１以上の整数）に対応するパルス幅を有するパルス信号とすることができる。
図２３は、図２２に示すメモリ装置のメモリセルアレイ１１１０の一実施形態による構成図である。ローデコーダ１１４０は、少なくとも１つ以上のストリング選択ラインＳＳＬ、ワードラインＷＬｋ、接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬに多様な電圧を印加する。ページバッファ１１５０はメモリセルストリングのビットラインＢＬｎに接続される。
図２４は、本発明の一実施形態によるメモリ装置を備えるメモリカードの一実施例による構成図である。メモリカード１２００は、コマンド及びアドレス信号Ｃ／Ａを発生するメモリコントローラ１２２０及びメモリモジュール１２１０を備える。メモリモジュール１２１０は複数個のフラッシュメモリ装置を備えるフラッシュメモリで構成される。メモリコントローラ１２２０は、ホストにコマンド及びアドレス信号を伝送し、ホストからコマンド及びアドレス信号を受信するホストインターフェース１２２３、及びメモリモジュール１２１０にコマンド及びアドレス信号を伝送し、メモリモジュール１２１０からコマンド及びアドレス信号を受信するメモリインターフェース１２２５を備える。ホストインターフェース１２２３、制御部１２２４、及びメモリインターフェース１２２５は、コントローラメモリＳＲＡＭ１２２１及びプロセッサＣＰＵ１２２２と共通バスを介して通信する。
また、メモリコントローラ１２２０の制御部１２２４は、書き込みレベリング動作時にメモリインターフェース１２２５を介してメモリモジュール１２１０の複数個のフラッシュメモリ装置のうちの少なくとも１つのフラッシュメモリ装置に書き込みレベリング動作のためのコマンド信号、書き込みレベリング制御信号、及びデータストローブ信号を出力し、少なくとも１つのフラッシュメモリ装置はコマンド信号及びクロック信号に応答してノーマルモードでの動作時と同一経路を介して内部コマンド信号を発生し、データストローブ信号に応答してノーマルモードでの動作時と同一経路を介して内部データストローブ信号を発生し、内部コマンド信号と内部データストローブ信号との位相差を検知し、検知した位相差を示す検知情報を、メモリインターフェース１２２５を介してメモリコントローラ１２２０の制御部１２２４に出力し、メモリコントローラ１２２０の制御部１２２４は検知情報を保存して、その後にデータストローブ信号の出力タイミングを調節するのに利用する。
メモリモジュール１２１０はメモリコントローラ１２２０からコマンド及びアドレス信号Ｃ／Ａを受信し、コマンド及びアドレス信号Ｃ／Ａに応答してデータをメモリモジュール１２１０の少なくとも１つのメモリ装置に保存したり、メモリ装置から読み出ししたりする。各メモリ装置は複数個のメモリセル、コマンド及びアドレス信号を受信し、プログラミング及び読み出し動作時に少なくとも１つのメモリセルをアクセスするためにロー信号及びコラム信号を発生するデコーダを備える。
メモリコントローラ１２２０、及びＳＲＡＭ１２２１、ＣＰＵ１２２２、ホストインターフェース１２２３、制御部１２２４、メモリインターフェース１２２５を含むメモリカード１２００の各構成要素は、メモリコントローラ１２２０に含むことができ、メモリモジュール１２１０は上述の概念に従ってプログラミングするメモリ装置を備えることができる。
図２５は、本発明のメモリカード１３１０を備えるメモリシステムの一実施形態による構成図である。メモリシステム１３００は、共通バス１３６０を介して通信するプロセッサＣＰＵ１３３０、ランダムアクセスメモリＲＡＭ１３４０、ユーザインターフェース１３５０、及びモデム１３２０を備える。共通バス１３６０に接続された装置は共通バス１３６０を介してメモリカード１３１０に信号を伝送し、メモリカード１３１０から信号を受信する。メモリカード１３１０と共に、プロセッサＣＰＵ１３３０、ランダムアクセスメモリＲＡＭ１３４０、ユーザインターフェース１３５０、及びモデム１３２０を含むメモリシステム１３００の各構成要素は、本発明で開示したメモリ装置を採用することができる。
また、メモリカード１３１０のメモリコントローラ１３１２は、書き込みレベリング動作時にメモリカード１３１０のフラッシュメモリ１３１１に書き込みレベリング動作のためのコマンド信号、書き込みレベリング制御信号、及びデータストローブ信号を出力し、フラッシュメモリ１３１１はコマンド信号及びクロック信号に応答してノーマルモードでの動作時と同一経路を介して内部コマンド信号を発生し、データストローブ信号に応答してノーマルモードでの動作時と同一経路を介して内部データストローブ信号を発生し、内部コマンド信号と内部データストローブ信号との位相差を検知し、検知した位相差を示す検知情報をメモリコントローラ１３１２に出力し、メモリコントローラ１３１２は検知情報を保存して、その後にデータストローブ信号の出力タイミングを調節するのに利用する。
メモリシステム１３００は多様な応用（例えば、ソリッドステートディスクＳＳＤ、カメライメージセンサＣＩＳ及びコンピュータ応用チップセットなどのような電子装置に適用される。
メモリシステム及び装置は多様な形態のパッケージ（例えば、ボールグリドアレイ（ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ＰＬＣＣ（ｐｌａｓｔｉｃ ｌｅａｄｅｄ ｃｈｉｐ ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ）、ＷＦＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、及びＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ ｓｔｏｃｋ ｐａｃｋａｇｅ）など）にパッケージングされる。
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明によるメモリ装置の制御方法及びメモリ装置の書き込みレベリング方法は、ＤＲＡＭ及びフラッシュメモリなどの多様な形態のメモリ装置、メモリ装置を制御するメモリコントローラ、メモリ装置とメモリコントローラを備えるメモリシステムだけでなく、データを送受信する多様な形態の装置及びそのような装置を含むシステムに適用可能である。
また、本発明によるメモリコントローラ、メモリ装置、及びメモリシステムは、ソリッドステートディスクＳＳＤ、カメライメージセンサＣＩＳ及びコンピュータ応用チップセットなどのような多様な電子装置に適用可能である。
１００、１３００ メモリシステム
１０２、１３１２、１２２０ メモリコントローラ
１０３ 入出力インターフェース
１０４、１１００ メモリ装置
１０５ 書き込み及び書き込みレベリング部
１０６、１２１０ メモリモジュール
１２２ クロック発生部
１２４、１２５ 制御ロジック部
１２６、１２７ データストローブ発生部
１３０ 保存部
１３２ 制御ロジック
１４０、１５０、２３４ カウンタ
１４２、１４６、１５４ 信号発生部
１４４、２４２、２５０ 判断部
１５２ スイッチング部
１５６ 可変遅延部
２０２ コマンドバッファ
２０４ クロックバッファ
２０６ データストローブバッファ
２０８ コマンドデコーダ
２１０ 書き込みコマンド発生部
２１２ 内部データストローブ発生部
２１４ 書き込みレベリング信号発生部
２１６ マッチ及び位相検出部
２１８ データ入力部
２３２、２３６、２４６、２５２ モード設定レジスタ
２４０ 温度検知部
２４８ 位相差検出部
２６０、２６２、２６４ ラッチＤフリップフロップ
２６６ ＯＲゲート
２６８ 位相検出器
１１１０ メモリセルアレイ
１１２０、１２２４ 制御部
１１３０ 電圧発生部
１１４０ ローデコーダ
１１５０ ページバッファ
１１６０ コラムデコーダ
１２００、１３１０ メモリカード
１２２１ ＳＲＡＭ
１２２２、１３３０ ＣＰＵ
１２２３ ホストインターフェース
１２２５ メモリインターフェース
１３１１ フレッシュメモリ
１３２０ モデム
１３４０ ＲＡＭ
１３５０ ユーザインターフェース
ＣＬＫ クロック信号
ＰＷＹ 内部書き込みコマンド信号
ＰＤＳＤ バッファドデータストローブ信号
ＤＱＳ データストローブ信号

Claims (10)

  1. メモリ装置に伝送するクロック信号を生成する段階と、
    前記メモリ装置に伝送するデータストローブ信号を生成する段階と、
    書き込みレベリング動作時に、前記メモリ装置に伝送するコマンド信号及び書き込みレベリング制御信号を生成する段階と、
    前記書き込みレベリング動作時に、前記書き込みレベリング制御信号に応答して前記メモリ装置から受信した前記コマンド信号と前記データストローブ信号との位相差を検知する段階と、
    前記検知された位相差によって前記メモリ装置のノーマルモードで書き込み動作時に、前記クロック信号に対する前記データストローブ信号の生成タイミングを調節する段階と、を有することを特徴とするメモリ装置の制御方法。
  2. 前記コマンド信号は、書き込みコマンド信号を含むことを特徴とする請求項１に記載のメモリ装置の制御方法。
  3. 前記コマンド信号は、パルス信号であることを特徴とする請求項１に記載のメモリ装置の制御方法。
  4. メモリコントローラから外部クロック信号を受信し、該外部クロック信号に応答して内部クロック信号を生成する段階と、
    前記メモリコントローラから外部コマンド信号を受信し、該外部コマンド信号に応答して前記内部クロック信号に同期して内部コマンド信号を生成する段階と、
    前記メモリコントローラから外部データストローブ信号を受信し、該外部データストローブ信号に応答して内部データストローブ信号を生成する段階と、
    前記内部コマンド信号と前記内部データストローブ信号との位相差を検出する段階と、
    書き込みレベリング動作時に、前記位相差を表示する検知情報を発生する段階と、を有することを特徴とするメモリ装置の書き込みレベリング方法。
  5. 前記外部コマンド信号は、書き込みコマンド信号を含むことを特徴とする請求項４に記載のメモリ装置の書き込みレベリング方法。
  6. 前記外部コマンド信号は、パルス信号であることを特徴とする請求項４に記載のメモリ装置の書き込みレベリング方法。
  7. 前記メモリ装置の書き込みレベリング方法は、
    前記検知情報を前記メモリコントローラに伝送する段階を更に有することを特徴とする請求項４に記載のメモリ装置の書き込みレベリング方法。
  8. メモリ装置に伝送する周期的なクロック信号を発生するクロック発生部と、
    前記メモリ装置に伝送するデータストローブ信号を発生するデータストローブ発生部と、
    前記メモリ装置に伝送するコマンドを発生し、書き込みレベリング動作時に前記メモリ装置に伝送するコマンド信号及び書き込みレベリング制御信号を発生する制御部と、を備えることを特徴とするメモリコントローラ。
  9. メモリコントローラから外部クロック信号を受信して内部クロック信号を発生するクロックバッファと、
    前記メモリコントローラから外部コマンド信号を受信し、該外部コマンド信号に応答して前記内部クロック信号に同期する内部コマンド信号を発生するコマンドデコーダと、
    前記メモリコントローラから外部データストローブ信号を受信して内部データストローブ信号を発生するデータストローブバッファと、
    書き込みレベリング動作時に、前記内部コマンド信号と前記内部データストローブ信号との位相差を検出して前記位相差を示す検知情報を発生する位相検出部と、を備えることを特徴とするメモリ装置。
  10. クロック信号、コマンド及びアドレス信号を発生するメモリコントローラと、
    複数個のメモリ装置を有し、前記クロック信号、前記コマンド及びアドレス信号を受信し、前記コマンド及びアドレス信号に応答して前記複数個のメモリ装置のうちの少なくとも１つにデータを保存し、前記複数個のメモリ装置のうちの少なくとも１つからデータを検索するメモリモジュールと、を備え、
    書き込みレベリング動作時に、前記メモリコントローラは、書き込みレベリング動作を行うためのコマンド信号、書き込みレベリング制御信号、及びデータストローブ信号を前記複数個のメモリ装置のうちの少なくとも１つに出力し、前記少なくとも１つのメモリ装置は、前記コマンド信号及び前記クロック信号に応答してノーマルモードでの動作時と同一経路を介して内部コマンド信号を発生し、前記データストローブ信号に応答して前記ノーマルモードでの動作時と同一経路を介して内部データストローブ信号を発生し、前記内部コマンド信号と前記内部データストローブ信号との位相差を示す検知情報を前記メモリコントローラに出力することを特徴とするメモリシステム。
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