KR20200000904A - 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법 - Google Patents

비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법 Download PDF

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KR20200000904A
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박진수
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Abstract

반도체 시스템은 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함할 수 있다. 상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치의 파워 오프 시간을 측정하여 리커버리 커맨드 신호를 생성할 수 있다. 상기 비휘발성 메모리 장치는 상기 리커버리 커맨드 신호에 기초하여 드리프트 리커버리 동작을 수행할 수 있다.

Description

비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법 {NONVOLATILE MEMORY APPARATUS, SEMICONDUCTOR SYSTEM INCLUDING THE SAME, AND OPERATING METHOD THEREOF}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 비휘발성 메모리 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 상변화 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 드리프트 리커버리 커맨드에 기초하여 드리프트 리커버리 동작을 수행할 수 있는 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 실시예는 메모리 장치가 파워 오프된 시간과 반도체 시스템의 온도 변화에 기초하여 드리프트 리커버리가 필요한지 여부를 판단하고, 상기 메모리 장치가 파워 업 되었을 때 상기 메모리 장치가 드리프트 리커버리 동작을 우선적으로 수행할 수 있도록 구성된 반도체 시스템 및 이의 동작 방법을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 리커버리 커맨드 신호에 기초하여 드리프트 리커버리 동작을 수행하는 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치의 파워 오프 시간을 측정하고, 상기 파워 오프 시간에 기초하여 상기 리커버리 커맨드 신호를 생성하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 리커버리 커맨드 신호에 기초하여 드리프트 리커버리 동작을 수행하는 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치의 파워 오프 시간 및 반도체 시스템의 온도 변화에 기초하여 문턱 전압 변화를 계산하고, 상기 문턱 전압 변화에 기초하여 상기 리커버리 커맨드 신호를 생성하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템의 동작 방법은 비휘발성 메모리 장치가 파워 다운 되었을 때 메모리 컨트롤러가 상기 비휘발성 메모리 장치의 파워 오프 시간을 카운팅하는 단계; 상기 메모리 컨트롤러가 상기 파워 오프 시간에 기초하여 문턱 전압 변화를 계산하는 단계; 상기 메모리 컨트롤러가 상기 문턱 전압 변화에 기초하여 드리프트 리커버리가 필요한지 여부를 판단하는 단계; 및 상기 비휘발성 메모리 장치가 파워 업 되었을 때 상기 메모리 컨트롤러가 상기 판단 결과에 기초하여 리커버리 커맨드 신호 및 노멀 커맨드 신호를 전송하는 단계를 포함할 수 있다.
본 발명의 실시예는 비휘발성 메모리 장치에 저장된 데이터를 안정적으로 유지시킬 수 있고, 메모리 시스템의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 메모리 셀의 저항 분포에 따른 문턱 전압의 그래프를 보여주는 도면,
도 3 및 도 4는 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 흐름도,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 메모리 카드를 나타낸 개략도,
도 7은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 장치를 설명하기 위한 블록도,
도 8은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 데이터 저장 장치를 나타낸 블록도,
도 9는 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 시스템 블록도이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(120)는 메모리 장치일 수 있다. 상기 메모리 장치(120)는 비휘발성 메모리 장치를 포함할 수 있다. 상기 비휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 본 발명의 실시예에서, 상기 제 2 반도체 장치(120)는 상변화 물질로 구성된 메모리 셀을 포함하는 PRAM일 수 있다.
상기 제 2 반도체 장치(120)는 복수의 버스를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 커맨드 버스, 어드레스 버스, 클럭 버스 및 데이터 버스 등을 포함할 수 있다. 상기 커맨드 버스, 상기 어드레스 버스 및 상기 클럭 버스는 단방향 버스일 수 있고, 상기 데이터 버스는 양방향 버스일 수 있다. 도 1에서는, 상기 제 1 반도체 장치(110)와 상기 제 2 반도체 장치(120) 사이에 연결되는 커맨드 버스(101)와 데이터 버스(102)만을 예시적으로 도시하였다. 상기 제 2 반도체 장치(120)는 상기 커맨드 버스(101)를 통해 상기 제 1 반도체 장치(110)로부터 커맨드 신호(CMD)를 수신할 수 있다. 상기 제 2 반도체 장치(120)는 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(110)로 데이터(DQ)를 전송할 수 있다.
본 발명의 실시예에서, 상기 커맨드 버스(101)를 통해 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 전송되는 커맨드 신호(CMD)는 적어도 리커버리 커맨드 신호(DRC) 및 노멀 커맨드 신호를 포함할 수 있다. 상기 리커버리 커맨드 신호(DRC)는 상기 제 2 반도체 장치(120)가 저항 드리프트를 보상하기 위해 드리프트 리커버리 동작을 수행하도록 지시하는 커맨드 신호일 수 있다. 상기 노멀 커맨드 신호는 상기 제 2 반도체 장치(120)가 노멀 동작을 수행하도록 지시하는 커맨드 신호일 수 있다. 상기 노멀 동작은 데이터의 리드 동작 및 라이트 동작을 포함할 수 있다. 상기 노멀 커맨드 신호는 라이트 동작을 지시하는 라이트 커맨드 신호(WT) 및 리드 동작을 지시하는 리드 커맨드 신호(RD)를 포함할 수 있다. 상기 제 2 반도체 장치(120)는 상기 리커버리 커맨드 신호(DRC)에 따라 드리프트 리커버리 동작을 수행하고 드리프트 리커버리 동작이 완료되면, 리커버리 완료 신호(DRE)를 상기 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다.
도 1에서, 상기 제 2 반도체 장치(120)는 메모리 셀 어레이(121), 라이트 회로(122) 및 리드 회로(123)를 포함할 수 있다. 상기 메모리 셀 어레이(121)는 로우 방향으로 배치되는 복수의 워드라인(WL) 및 컬럼 방향으로 배치되는 복수의 비트라인(BL)을 포함할 수 있다. 상기 메모리 셀 어레이(121)는 상기 복수의 워드라인(WL) 및 상기 복수의 비트라인(BL)이 교차하는 지점에 각각 연결되는 복수의 메모리 셀(MC)을 포함할 수 있다. 상기 복수의 메모리 셀(MC)은 상변화 물질로 구성되는 상변화 메모리 셀일 수 있다. 상기 메모리 셀(MC)은 저항 값이 변화됨으로써 데이터를 저장할 수 있다. 예를 들어, 상기 메모리 셀(MC)은 저 저항 상태 또는 고 저항 상태가 될 수 있고, 상기 저항 상태에 따라 서로 다른 데이터를 저장할 수 있다. 예를 들어, 상기 메모리 셀(MC)은 저 저항 상태일 때 셋 데이터를 저장하는 셋 셀이 될 수 있다. 상기 메모리 셀(MC)은 고 저항 상태일 때 리셋 데이터를 저장하는 리셋 셀이 될 수 있다. 일 실시예에서, 상기 메모리 셀(MC)은 3개 이상의 저항 상태를 가질 수 있고, 3개 이상의 저항 상태에 따라 복수의 비트의 데이터를 저장할 수 있다.
상기 라이트 회로(122) 및 상기 리드 회로(123)는 상기 데이터 버스(102)와 공통 연결될 수 있다. 상기 라이트 회로(122)는 상기 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 라이트 회로(122)는 상기 데이터(DQ)에 대응되는 전류 또는 전압을 상기 메모리 셀(MC)로 인가하여 상기 데이터를 상기 메모리 셀 어레이(121)에 저장시킬 수 있다. 상기 라이트 회로(122)는 상기 메모리 셀(MC)을 저 저항 상태 및/또는 셋 상태로 만들기 위해 셋 라이트 동작을 수행할 수 있고, 상기 메모리 셀을 고 저항 상태 및/또는 리셋 상태로 만들기 위해 리셋 라이트 동작을 수행할 수 있다.
상기 리드 회로(123)는 상기 메모리 셀 어레이(121)에 저장된 데이터를 센싱할 수 있다. 예를 들어, 상기 리드 회로(123)는 리드 전압에 기초하여 상기 메모리 셀(MC)의 저항 상태를 판별하여 데이터(DQ)를 출력할 수 있다. 상기 리드 회로(123)는 상기 메모리 셀(MC)이 저 저항 상태 및/또는 셋 상태일 때 셋 데이터를 상기 데이터(DQ)로서 출력할 수 있고, 상기 메모리 셀(MC)이 고 저항 상태 및/또는 리셋 상태일 때 리셋 데이터를 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터(DQ)는 상기 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다.
상기 메모리 셀(MC)은 상변화 물질로 구성되기 때문에 시간 또는 온도 변화에 따라 저항 드리프트가 발생될 수 있다. 상기 저항 드리프트는 메모리 셀(MC)의 저항 값이 증가하는 현상을 의미할 수 있다. 도 2는 메모리 셀의 저항 분포에 따른 문턱 전압의 그래프를 보여주는 도면이다. 도 2에서, 상기 그래프의 가로 축은 전압일 수 있다. 도 2에서, 저 저항 상태를 갖는 메모리 셀은 셋 셀(SET CELLS)일 수 있고, 고 저항 상태를 갖는 메모리 셀은 리셋 셀(RESET CELLS)일 수 있다. 상기 셋 셀(SET CELLS)의 문턱 전압은 셋 분포 최소 전압(VSETmin)과 셋 분포 최대 전압(VSETmax) 사이에 분포될 수 있다. 상기 리셋 셀(RESET CELLS)의 문턱 전압은 리셋 분포 최소 전압(VRSTmin)과 리셋 분포 최대 전압(VRSTmax) 사이에 분포될 수 있다. 도 2에서, 상기 셋 셀(SET CELLS)과 상기 리셋 셀(RESET CELLS)을 판별하기 위해 리드 기준 전압(VRDR)이 설정될 수 있다.
도 1 및 도 2를 함께 참조하면, 상기 리드 회로(123)는 상기 리드 기준 전압(VRDR)을 사용하여 메모리 셀(MC)의 저항 상태를 판별할 수 있다. 상기 리드 기준 전압(VRDR)은 상기 셋 분포 최대 전압(VSETmax)과 상기 리셋 분포 최소 전압(VRSTmin) 사이의 레벨을 가질 수 있고, 예를 들어, 상기 셋 분포 최대 전압(VSETmax)과 상기 리셋 분포 최소 전압(VRSTmin) 사이의 중간 값을 가질 수 있다. 상기 메모리 셀(MC)의 저항 상태를 변화시키기 위해 라이트 전압(VWRT)이 설정될 수 있다. 상기 라이트 회로(122)는 상기 라이트 전압(VWRT)을 사용하여 메모리 셀(MC)의 스냅백을 발생시키고, 셋 데이터 또는 리셋 데이터를 기입하기 위한 프로그램 전류를 인가하여 상기 메모리 셀(MC)을 저 저항 상태 또는 고 저항 상태로 만들 수 있다. 상기 라이트 전압(VWRT)은 셋 셀(SET CELLS)과 리셋 셀(RESET CELLS)을 모두 스냅백시킬 수 있도록 상기 리셋 분포 최대 전압(VRSTmax)보다 높은 레벨을 가질 수 있다. 상기 메모리 셀(MC)이 오버 리셋(over-reset)되는 것을 방지하기 위해 상기 라이트 전압(VWRT)은 상기 리셋 분포 최대 전압(VRSTmax)에 가까운 전압 레벨을 가질 수 있다.
상기 메모리 셀(MC)에 대해 리드 동작 또는 라이트 동작과 같은 노멀 동작이 수행되지 않고 시간이 경과하면 상기 메모리 셀(MC)의 저항 값이 증가하는 저항 드리프트가 발생할 수 있다. 상기 저항 드리프트가 발생하면, 셋 셀(SET CELLS)과 리셋 셀(RESET CELLS)의 저항 값 및/또는 문턱 전압이 증가할 수 있다. 예를 들어, 셋 셀(SET CELLS)의 문턱 전압은 제 1 드리프트 최소 전압(VDRmin1)과 제 1 드리프트 최대 전압(VDRmax1) 사이에 분포하도록 변화될 수 있고, 상기 리셋 셀(RESET)의 문턱 전압은 제 2 드리프트 최소 전압(VDRmin2)과 제 2 드리프트 최대 전압(VDRmax2) 사이에 분포하도록 변화될 수 있다. 상기 제 1 드리프트 최대 전압(VRDmax1)은 상기 리드 기준 전압(VRDR) 이상으로 증가될 수 있다. 상기 저항 드리프트가 발생된 상황에서 상기 리드 회로(123)가 상기 리드 기준 전압(VRDR)을 사용하여 리드 동작을 수행하는 경우, 드리프트된 셋 셀(SET CELLS)이 고 저항 상태 및/또는 리셋 데이터로 판별되는 경우가 발생될 수 있다. 따라서, 저항 드리프트가 발생된 경우, 드리프트 리커버리 동작을 수행하여 드리프트된 셋 셀과 드리프트 된 리셋 셀을 원래의 저항 상태로 다시 변화시킬 수 있다.
상기 드리프트 리커버리 동작은 제 1 리커버리 동작 및 제 2 리커버리 동작 중 적어도 하나를 포함할 수 있다. 상기 제 1 리커버리 동작은 리커버리 전압(VRC)을 상기 메모리 셀(MC)의 양 단으로 인가하는 동작일 수 있다. 상기 리커버리 전압(VRC)은 저 저항 상태의 메모리 셀 및 고 저항 상태의 메모리 셀 모두에서 스냅백이 발생되도록 충분히 높은 전압 레벨을 가질 수 있다. 예를 들어, 상기 리커버리 전압(VRC)은 드리프트된 셋 셀 및 드리프트된 리셋 셀 모두에서 스냅백이 발생될 수 있도록 상기 제 2 드리프트 최대 전압(VDRmax2)보다 높은 레벨을 가질 수 있다. 상기 라이트 회로(123) 또는 상기 리드 회로(122)가 상기 메모리 셀(MC)의 양 단으로 상기 리커버리 전압(VRC)을 인가함으로써 상기 제 1 리커버리 동작이 수행될 수 있다.
상기 제 2 리커버리 동작은 상기 메모리 셀(MC)의 저항 상태를 판별한 후, 판별 결과에 따라 상기 메모리 셀(MC)로 데이터를 재기입하는 동작일 수 있고, 상기 제 2 리커버리 동작은 리프레쉬 동작일 수 있다. 상기 제 2 리커버리 동작 중에, 상기 리드 회로(123)는 드리프트 리드 전압(VRDD)을 사용하여 상기 메모리 셀(MC)의 저항 상태를 판별할 수 있다. 상기 드리프트 리드 전압(VRDD)은 상기 리드 기준 전압(VRDR)보다 높은 레벨을 갖도록 설정될 수 있다. 예를 들어, 상기 드리프트 리드 전압(VRDD)은 상기 제 1 드리프트 최대 전압(VRDmzx1)과 상기 제 2 드리프트 최소 전압(VRDmin2) 사이의 레벨을 갖도록 설정될 수 있다. 상기 드리프트 리드 전압(VRDD)은 상기 제 1 드리프트 최대 전압(VRDmax1)과 상기 제 2 드리프트 최소 전압(VRDmin2) 사이의 중간 레벨을 가질 수 있다. 상기 리드 회로(123)는 상기 드리프트 리드 전압(VRDR)을 사용하여 리드 동작을 수행하기 때문에 드리프트된 메모리 셀의 이전 저항 상태를 정확하게 판별할 수 있다. 즉, 상기 드리프트 리드 전압(VRDR)을 사용하여 상기 드리프트된 셋 셀은 저 저항 상태로 판별될 수 있고, 상기 드리프트된 리셋 셀은 고 저항 상태로 판별될 수 있다. 상기 라이트 회로(122)는 셋 셀로 판별된 메모리 셀(MC)에 대해서 셋 라이트 동작을 수행하여 상기 메모리 셀(MC)의 문턱 전압을 상기 셋 분포 최소 전압(VSETmin)과 셋 분포 최대 전압(VSETmax) 사이로 변화시킬 수 있다. 상기 라이트 회로(122)는 리셋 셀로 판별된 메모리 셀(MC)에 대해서 리셋 라이트 동작을 수행하여 상기 메모리 셀(MC)의 문턱 전압을 상기 리셋 분포 최소 전압(VRSTmin)과 리셋 분포 최대 전압(VRSTmax) 사이로 변화시킬 수 있다. 일 실시예에서, 상기 드리프트 리드 전압(VRDD)은 상기 저항 드리프트의 발생 정도에 따라 동적으로 변화되는 전압 레벨을 가질 수 있다. 예를 들어, 상기 저항 드리프트의 발생으로 메모리 셀(MC)의 저항 값이 증가할수록 상기 드리프트 리드 전압(VRDD)의 레벨은 상승될 수 있다. 상기 드리프트 리드 전압(VRDD)의 레벨은 상기 제 1 반도체 장치(110)로부터 설정될 수 있다.
도 1에서, 상기 제 1 반도체 장치(110)는 오프 시간 측정 회로(111), 드리프트 판정 회로(112) 및 커맨드 생성 회로(113)를 포함할 수 있다. 상기 오프 시간 측정 회로(111)는 상기 제 2 반도체 장치(120)의 파워 오프 시간(tOFF)을 측정할 수 있다. 상기 파워 오프 시간(tOFF)은 상기 제 2 반도체 장치(120)의 파워 다운 상태가 유지되는 시간일 수 있다. 상기 제 2 반도체 장치(120)가 저전력 모드로 진입하는 경우 상기 제 2 반도체 장치(120)는 상기 파워 다운 상태가 될 수 있다. 상기 저전력 모드는 파워 다운 모드, 슬립 모드, 스탠바이 모드, 딥 파워 다운 모드 등을 포함할 수 있다. 상기 제 2 반도체 장치(120)가 파워 다운된 상태일 때, 상기 제 2 반도체 장치(120)는 리드 동작 또는 라이트 동작과 같은 노멀 동작을 수행하지 않기 때문에, 저항 드리프트가 발생될 수 있다. 상기 오프 시간 측정 회로(111)는 파워 다운 신호(PWDN)를 수신할 수 있다. 상기 오프 시간 측정 회로(111)는 상기 파워 다운 신호(PWDN)를 수신된 시점부터 상기 파워 오프 시간(tOFF)을 카운팅할 수 있다. 상기 오프 시간 측정 회로(111)는 상기 파워 오프 시간(tOFF)에 대응하는 시간 정보(TIME<0:n>, n은 1 이상의 정수)를 출력할 수 있다. 상기 시간 정보(TIME<0:n>)는 복수 비트를 포함하는 디지털 코드 신호로서 생성될 수 있다. 상기 오프 시간 측정 회로(111)는 파워 업 신호(PWUP)를 더 수신할 수 있다. 상기 파워 업 신호(PWUP)는 상기 제 2 반도체 장치(120)가 저전력 모드를 탈출하는 것을 지시하는 신호일 수 있다. 상기 오프 시간 측정 회로(111)는 상기 파워 업 신호(PWUP)에 기초하여 상기 시간 정보(TIME<0:n>)를 초기화시킬 수 있다.
상기 드리프트 판정 회로(112)는 상기 시간 정보(TIME<0:n>)에 기초하여 문턱 전압 변화를 계산할 수 있다. 상기 드리프트 판정 회로(112)는 상기 파워 오프 시간(tOFF)이 증가될수록 상기 문턱 전압 변화를 증가시킬 수 있고, 상기 문턱 전압 변화가 임계 값 이상이 되었을 때 리커버리 플래그(RCF)를 인에이블시킬 수 있다. 예를 들어, 상기 드리프트 판정 회로(112)는 상기 시간 정보(TIME<0:n>)에 대응하는 문턱 전압 변화량을 포함하는 테이블을 포함할 수 있고, 상기 테이블에 따라 상기 문턱 전압 변화가 상기 임계 값 이상이 되면 상기 리커버리 플래그(RCF)를 인에이블시킬 수 있다. 상기 테이블의 값은 테스트 및/또는 시뮬레이션 결과에 따라 획득될 수 있는 정보일 수 있다. 상기 드리프트 판정 회로(112)는 상기 제 2 반도체 장치(120)로부터 전송된 리커버리 완료 신호(DRE)를 수신할 수 있다. 상기 드리프트 판정 회로(112)는 상기 리커버리 완료 신호(DRE)에 기초하여 상기 문턱 전압 변화를 초기화시키고, 상기 리커버리 플래그(RCF)를 초기화 및/또는 디스에이블시킬 수 있다. 도 2에 도시된 상기 리커버리 전압(VRC) 및 상기 드리프트 리드 전압(VRDD)은 상기 문턱 전압 변화에 기초하여 동적으로 변화되는 전압 레벨을 가질 수 있다. 상기 드리프트 판정 회로(112)는 상기 리커버리 전압(VRC) 및 상기 드리프트 리드 전압(VRDD)의 레벨을 설정하기 위한 정보를 추가적으로 생성할 수 있다.
상시 커맨드 생성 회로(113)는 상기 리커버리 플래그(RCF) 및 파워 업 신호(PWUP)를 수신할 수 있다. 상기 커맨드 생성 회로(113)는 상기 파워 업 신호(PWUP)가 인에이블되었을 때 상기 리커버리 플래그(RCF)의 인에이블 여부를 감지할 수 있다. 상기 리커버리 플래그(RCF)가 디스에이블된 상태일 때, 상기 커맨드 생성 회로(113)는 상기 노멀 커맨드 신호를 생성할 수 있고, 상기 제 2 반도체 장치(120)로 상기 노멀 커맨드 신호를 전송할 수 있다. 상기 커맨드 생성 회로(113)는 상기 제 2 반도체 장치(120)로 라이트 커맨드 신호(WT) 또는 리드 커맨드 신호(RD)를 전송하여 상기 제 2 반도체 장치(120)가 라이트 동작 및 리드 동작을 수행할 수 있도록 한다. 상기 커맨드 생성 회로(113)는 상기 리커버리 플래그(RCF)가 인에이블된 상태일 때, 상기 제 2 반도체 장치(120)로 노멀 커맨드 신호를 전송하지 않을 수 있다. 상기 리커버리 플래그(RCF)가 인에이블된 상태일 때, 상기 커맨드 생성 회로(113)는 우선적으로 리커버리 커맨드 신호(DRC)를 생성하고, 상기 리커버리 커맨드 신호(DRC)를 상기 제 2 반도체 장치(120)로 전송할 수 있다.
도 1에서, 상기 제 1 반도체 장치(110)는 온도 센서(114)를 더 포함할 수 있다. 상기 온도 센서(114)는 상기 메모리 시스템(1)의 온도를 측정하여 온도 정보(TEMP<0:m>, m은 1 이상의 정수)를 생성할 수 있다. 상기 온도 정보(TIME<0:m>)는 복수의 비트를 포함하는 디지털 코드 신호로서 생성될 수 있다. 상기 온도 센서(114)는 상기 온도 정보(TEMP<0:m>)를 상기 드리프트 판정 회로(112)로 제공할 수 있다. 상기 온도 센서(114)는 상기 반도체 시스템(1)의 온도 변화에 따라 변화되는 코드 값을 갖는 상기 온도 정보(TEMP<0:m>)를 생성할 수 있다. 상기 드리프트 판정 회로(112)는 상기 온도 정보(TEMP<0:m>)를 더 수신할 수 있다. 상기 드리프트 판정 회로(112)는 상기 온도 정보(TEMP<0:m>)에 기초하여 상기 반도체 시스템(1)의 온도가 기준 범위를 벗어났는지 여부를 판정할 수 있다. 상기 기준 범위는 룸 온도를 포함하는 일정 범위의 온도일 수 있다. 상기 드리프트 판정 회로(112)는 상기 반도체 시스템(1)의 온도가 기준 범위를 벗어났을 때 상기 문턱 전압 변화를 가속시킬 수 있다. 상기 드리프트 판정 회로(112)는 상기 반도체 시스템(1)의 온도가 기준 범위로부터 크게 벗어날수록, 상기 문턱 전압 변화를 더 크게 변화시킬 수 있다. 상기 드리프트 판정 회로(112)는 상기 온도 변화의 정도와 온도가 변화된 채 경과된 시간 등에 대응하는 문턱 전압 변화량을 포함하는 테이블을 더 포함할 수 있다.
도 3 및 도 4는 본 발명의 실시예에 따른 반도체 시스템(1)의 동작을 보여주는 흐름도이다. 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 반도체 시스템(1)의 동작을 설명하면 다음과 같다. 도 3에서, 상기 제 2 반도체 장치(120)가 파워 다운 모드로 진입했을 때(S31), 상기 제 1 반도체 장치(110)의 상기 오프 시간 측정 회로(111)는 상기 파워 다운 신호(PWDN)에 기초하여 상기 파워 오프 시간(tOFF)을 카운팅할 수 있다. 상기 오프 시간 측정 회로(111)는 상기 파워 오프 시간(tOFF)에 대응하는 시간 정보(TIME<0:n>)를 상기 드리프트 판정 회로(112)로 제공할 수 있다(S32). 상기 드리프트 판정 회로(112)는 상기 시간 정보(TIME<0:n>)에 기초하여 문턱 전압 변화를 계산할 수 있다(S33). 이 때, 상기 온도 센서(114)는 상기 반도체 시스템(1)의 온도 변화를 감지하여 온도 정보(TEMP<0:m>)를 상기 드리프트 판정 회로(112)로 제공할 수 있다(S34). 상기 드리프트 판정 회로(112)는 상기 시간 정보(TIME<0:n>)뿐만 아니라 상기 온도 정보(TEMP<0:m>)에 기초하여 상기 문턱 전압 변화를 계산할 수 있다(S33).
상기 드리프트 판정 회로(112)는 상기 문턱 전압 변화에 기초하여 드리프트 리커버리가 필요한지 여부를 판단할 수 있다(S35). 상기 드리프트 판정 회로(112)는 상기 문턱 전압 변화가 임계 값 이하일 때 상기 리커버리 플래그(RCF)가 디스에이블 상태를 유지하도록 하고, 상기 단계(S32)부터 상기 단계(S25)까지가 반복될 수 있다. 상기 드리프트 판정 회로(112)는 상기 문턱 전압 변화가 임계 값 이상이 되었을 때 상기 리커버리 플래그(RCF)를 인에이블시킬 수 있다(S36). 상기 드리프트 판정 회로(112)는 상기 리커버리 완료 신호(DRE)를 수신하면 상기 리커버리 플래그(RCF)를 초기화 및/또는 디스에이블시킬 수 있다.
도 4를 참조하면, 상기 제 2 반도체 장치(120)가 파워 다운 모드를 탈출하고 파워 업되면(S41), 상기 커맨드 생성 회로(113)는 상기 파워 업 신호(PWUP) 및 상기 리커버리 플래그(RCF)에 기초하여 커맨드 신호(CMD)를 생성할 수 있다. 상기 커맨드 생성 회로(113)는 상기 리커버리 플래그(RCF)가 인에이블되었는지 여부에 기초하여 커맨드 신호(CMD)를 생성할 수 있다(S42). 상기 리커버리 플래그(RCF)가 인에이블된 경우, 상기 커맨드 생성 회로(113)는 노멀 커맨드 신호를 생성하지 않고, 리커버리 커맨드 신호(DRC)를 생성하고, 상기 리커버리 커맨드 신호(DRC)를 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 제 2 반도체 장치(120)는 상기 리커버리 커맨드 신호(DRC)에 기초하여 드리프트 리커버리 동작을 수행할 수 있다(S43). 상기 드리프트 리커버리 동작이 완료되면 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)로 리커버리 완료 신호(DRE)를 전송할 수 있고, 상기 제 1 반도체 장치(110)는 상기 리커버리 완료 신호(DRE)의 수신을 대기할 수 있다(S44). 상기 제 1 반도체 장치(110)는 상기 리커버리 완료 신호(DRE)를 수신하면, 상기 제 2 반도체 장치(120)로 노멀 커맨드 신호를 전송하고, 상기 제 2 반도체 장치(120)는 노멀 커맨드 신호에 기초하여 노멀 동작을 수행할 수 있다(S45). 상기 제 2 반도체 장치(120)가 파워 업 될 때 상기 단계(S42)에서 상기 리커버리 플래그가 디스에이블 상태이면, 상기 커맨드 생성 회로(113)는 상기 리커버리 커맨드 신호(DRC)를 생성하지 않을 수 있다. 상기 커맨드 생성 회로(113)는 노멀 커맨드 신호를 생성하여 상기 제 2 반도체 장치(120)로 노멀 커맨드 신호를 전송할 수 있다. 상기 제 2 반도체 장치(120)는 상기 리커버리 동작을 수행하지 않고 노멀 동작을 수행할 수 있다(S45).
도 5는 본 발명의 실시예에 따른 반도체 시스템(5)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 시스템(5)은 메모리 컨트롤러(510) 및 복수의 비휘발성 메모리 장치(521, 522, 523)를 포함할 수 있다. 상기 복수의 비휘발성 메모리 장치(521, 522, 523)는 각각 상변화 물질로 구성된 메모리 셀을 포함하는 상변화 메모리일 수 있다. 상기 메모리 컨트롤러(510)는 상기 복수의 비휘발성 메모리 장치(521, 522, 523)가 다양한 동작을 수행할 수 있도록 상기 복수의 비휘발성 메모리 장치(521, 522, 523)를 각각 제어할 수 있다. 도 5에서, 상기 반도체 시스템(5)은 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)를 포함하는 것을 예시하였으나, 비휘발성 메모리 장치의 개수를 한정하려는 것은 아니다. 상기 반도체 시스템(5)은 컴퓨터 시스템 내의 서브 시스템, 대용량 데이터를 저장하기 위한 스토리지 장치 또는 스토리지 클래스 메모리일 수 있다. 도 1에 도시된 제 1 반도체 장치(110)는 상기 메모리 컨트롤러(510)로 적용될 수 있고, 도 1에 도시된 제 2 반도체 장치(120)는 상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)로 각각 적용될 수 있다.
상기 메모리 컨트롤러(510)는 상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)의 파워 오프 시간을 각각 측정하고, 측정된 파워 오프 시간에 기초하여 상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)로 리커버리 커맨드 신호(DRC)를 제공할 수 있다. 상기 메모리 컨트롤러(510)는 상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)가 파워 업 될 때 상기 리커버리 커맨드 신호(DRC)를 상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)로 제공할 수 있다. 상기 메모리 컨트롤러(510)는 상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523) 각각에 대한 문턱 전압 변화를 감지하고, 상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523) 전부 또는 일부가 드리프트 리커버리 동작을 수행할 수 있도록 상기 리커버리 커맨드 신호(DRC)를 생성할 수 있다. 상기 메모리 컨트롤러(510)는 상기 리커버리 커맨드 신호(DRC)와 함께 제 1 칩 선택 신호, 제 2 칩 선택 신호 및 제 3 칩 선택 신호(CS1, CS2, CS3)를 제공할 수 있다. 상기 제 1 비휘발성 메모리 장치(521)는 상기 제 1 칩 선택 신호(CS1)가 인에이블되었을 때 상기 리커버리 커맨드 신호(DRC)에 기초하여 드리프트 리커버리 동작을 수행할 수 있다. 상기 제 2 비휘발성 메모리 장치(522)는 제 2 칩 선택 신호(CS2)가 인에이블되었을 때 상기 리커버리 커맨드 신호(DRC)에 기초하여 드리프트 리커버리 동작을 수행할 수 있다. 상기 제 3 비휘발성 메모리 장치(523)는 제 3 칩 선택 신호(CS3)가 인에이블되었을 때 상기 리커버리 커맨드 신호(DRC)에 기초하여 드리프트 리커버리 동작을 수행할 수 있다.
상기 메모리 컨트롤러(510)는 상기 문턱 전압 변화에 따라 드리프트 리커버리를 수행해야 하는 비휘발성 메모리 장치와 관련된 칩 선택 신호를 선택적으로 인에이블시킬 수 있다. 상기 예를 들어, 상기 제 1 및 제 3 비휘발성 메모리 장치(521, 523)가 드리프트 리커버리 동작을 수행해야 하는 경우, 상기 메모리 컨트롤러(510)는 상기 리커버리 커맨드 신호(DRC)와 함께 상기 제 1 및 제 3 칩 선택 신호(CS1, CS2)를 인에이블시킬 수 있다. 따라서, 상기 제 1 및 제 3 비휘발성 메모리 장치(521, 523)는 상기 리커버리 커맨드 신호(DRC)에 기초하여 드리프트 리커버리 동작을 수행하고, 상기 제 2 비휘발성 메모리 장치(522)는 드리프트 리커버리 동작을 수행하지 않을 수 있다. 상기 메모리 컨트롤러(510)는 상기 제 2 비휘발성 메모리 장치(522)로 노멀 커맨드 신호를 제공할 수 있고, 상기 제 1 및 제 3 비휘발성 메모리 장치(521, 523)가 드리프트 리커버리 동작을 수행할 때 상기 제 2 비휘발성 메모리 장치(522)는 노멀 동작을 수행할 수 있다.
상기 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)는 상기 리커버리 커맨드 신호(DRC)에 기초하여 드리프트 리커버리 동작을 수행할 수 있고, 리커버리 동작이 완료되면 리커버리 완료 신호(DRE1, DRE2, DRE3)를 상기 메모리 컨트롤러(510)로 전송할 수 있다. 상기 메모리 컨트롤러(510)는 상기 리커버리 완료 신호(DRE1, DRE2, DRE3)에 기초하여 드리프트 리커버리 동작이 완료된 비휘발성 메모리 장치가 노멀 동작을 수행하도록 노멀 커맨드 신호를 전송할 수 있다. 예를 들어, 제 1 내지 제 3 비휘발성 메모리 장치(521, 522, 523)가 리커버리 동작을 수행하고 제 2 비휘발성 메모리 장치(522)로부터 리커버리 완료 신호(DRE2)가 수신되면 상기 메모리 컨트롤러(510)는 상기 제 2 비휘발성 메모리 장치(522)로 노멀 커맨드 신호를 전송할 수 있고, 상기 제 1 및 제 3 비휘발성 메모리 장치(521, 523)가 리커버리 동작을 수행하고 있을 때 상기 제 2 비휘발성 메모리 장치(522)는 노멀 동작을 수행할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 메모리 카드를 나타낸 개략도이다. 도 6을 참조하면, 메모리 카드 시스템(4100)은 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함할 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 컨트롤러(4110)는 도 1 및 도 5에 도시된 제 1 반도체 장치(110) 및 메모리 컨트롤러(510)를 포함할 수 있고, 상기 메모리(4120)는 도 1 및 도 5에 도시된 제 2 반도체 장치(120) 및 비휘발성 메모리 장치(521, 522, 523) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 7을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 프로세서(4210)는 도 1 및 도 5에 도시된 제 1 반도체 장치(110) 및 메모리 컨트롤러(510)를 포함할 수 있고, 상기 메모리(4220)는 도 1 및 도 5에 도시된 제 2 반도체 장치(120) 및 비휘발성 메모리 장치(521, 522, 523) 중 적어도 하나를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 8 및 도 9를 참조하여 설명하기로 한다. 도 8은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 8을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 도 1 및 도 5에 도시된 제 1 반도체 장치(110) 및 메모리 컨트롤러(510)를 포함할 수 있고, 상기 비휘발성 메모리(4318)는 도 1 및 도 5에 도시된 제 2 반도체 장치(120) 및 비휘발성 메모리 장치(521, 522, 523) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 도 1 및 도 5에 도시된 제 2 반도체 장치(120) 및 비휘발성 메모리 장치(521, 522, 523) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 시스템 블록도이다. 도 9를 참조하면, 상기 전자 시스템(4400)은 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함할 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 리커버리 커맨드 신호에 기초하여 드리프트 리커버리 동작을 수행하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 파워 오프 시간을 측정하고, 상기 파워 오프 시간에 기초하여 상기 리커버리 커맨드 신호를 생성하는 메모리 컨트롤러를 포함하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 리커버리 커맨드 신호에 기초하여 메모리 셀 양 단에 리커버리 전압을 인가하여 제 1 리커버리 동작을 수행하는 반도체 시스템.
  3. 제 2 항에 있어서,
    상기 리커버리 전압은 저 저항 상태 및 고 저항 상태를 갖는 메모리 셀의 스냅백이 발생되도록 충분히 높은 전압 레벨을 갖는 반도체 시스템.
  4. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 리커버리 커맨드 신호에 기초하여 메모리 셀 양 단에 드리프트 리드 전압을 인가하고, 저 저항 상태로 판정된 메모리 셀에 대해 셋 라이트 동작을 수행하고, 고 저항 상태로 판정된 메모리 셀에 대해 리셋 라이트 동작을 수행하는 제 2 리커버리 동작을 수행하는 반도체 시스템.
  5. 제 4 항에 있어서,
    상기 드리프트 리드 전압은 드리프트된 저 저항 상태와 드리프트된 고 저항 상태를 판별할 수 있는 전압 레벨을 갖는 반도체 시스템.
  6. 제 5 항에 있어서,
    상기 드리프트 리드 전압은 저항 드리프트 발생 정도에 따라 동적으로 변화되는 레벨을 갖는 반도체 시스템.
  7. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 드리프트 리커버리 동작의 수행이 완료되면 상기 메모리 컨트롤러로 리커버리 완료 신호를 전송하는 반도체 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치로부터 상기 리커버리 완료 신호를 수신한 후 상기 비휘발성 메모리 장치로 노멀 커맨드 신호를 전송하는 반도체 시스템.
  9. 리커버리 커맨드 신호에 기초하여 드리프트 리커버리 동작을 수행하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 파워 오프 시간 및 반도체 시스템의 온도 변화에 기초하여 문턱 전압 변화를 계산하고, 상기 문턱 전압 변화에 기초하여 상기 리커버리 커맨드 신호를 생성하는 메모리 컨트롤러를 포함하는 반도체 시스템.
  10. 제 9 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 리커버리 커맨드 신호에 기초하여 메모리 셀 양 단에 리커버리 전압을 인가하여 제 1 리커버리 동작을 수행하는 반도체 시스템.
  11. 제 10 항에 있어서,
    상기 드리프트 전압은 저 저항 상태 또는 고 저항 상태를 갖는 메모리 셀을 스냅백시키기에 충분히 높은 전압 레벨을 갖는 반도체 시스템.
  12. 제 9 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 리커버리 커맨드 신호에 기초하여 메모리 셀 양 단에 드리프트 리드 전압을 인가하고, 저 저항 상태로 판정된 메모리 셀에 대해 셋 라이트 동작을 수행하고, 고 저항 상태로 판정된 메모리 셀에 대해 리셋 라이트 동작을 수행하는 제 2 리커버리 동작을 수행하는 반도체 시스템.
  13. 제 12 항에 있어서,
    상기 드리프트 리드 전압은 드리프트된 저 저항 상태 및 드리프트된 고 저항 상태를 판별할 수 있는 레벨을 갖는 반도체 시스템.
  14. 제 12 항에 있어서,
    상기 드리프트 리드 전압은 상기 문턱 전압 변화에 기초하여 동적으로 변화되는 레벨을 갖는 반도체 시스템.
  15. 제 9 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 드리프트 리커버리 동작의 수행이 완료되면 상기 메모리 컨트롤러로 리커버리 완료 신호를 전송하는 반도체 시스템.
  16. 제 15 항에 있어서,
    상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치로부터 상기 리커버리 완료 신호를 수신한 후 상기 비휘발성 메모리 장치로 노멀 커맨드 신호를 전송하는 반도체 시스템.
  17. 비휘발성 메모리 장치가 파워 다운 되었을 때 메모리 컨트롤러가 상기 비휘발성 메모리 장치의 파워 오프 시간을 카운팅하는 단계;
    상기 메모리 컨트롤러가 상기 파워 오프 시간에 기초하여 문턱 전압 변화를 계산하는 단계;
    상기 메모리 컨트롤러가 상기 문턱 전압 변화에 기초하여 드리프트 리커버리가 필요한지 여부를 판단하는 단계; 및
    상기 비휘발성 메모리 장치가 파워 업 되었을 때 상기 메모리 컨트롤러가 상기 판단 결과에 기초하여 리커버리 커맨드 신호 및 노멀 커맨드 신호를 전송하는 단계를 포함하는 반도체 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 판단하는 단계는 상기 문턱 전압 변화가 임계 값을 초과하였을 때, 드리프트 플래그를 인에이블시키는 단계를 포함하고,
    상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치가 파워 업 되었을 때, 상기 드리프트 플래그에 기초하여 상기 리커버리 커맨드 신호를 상기 비휘발성 메모리 장치로 전송하는 반도체 시스템의 동작 방법.
  19. 제 17 항에 있어서,
    상기 비휘발성 메모리 장치가 상기 리커버리 커맨드 신호에 기초하여 드리프트 리커버리 동작을 수행하는 단계를 더 포함하는 반도체 시스템의 동작 방법.
  20. 제 19 항에 있어서,
    상기 비휘발성 메모리 장치가 상기 드리프트 리커버리 동작을 완료한 후 상기 메모리 컨트롤러로 리커버리 완료 신호를 전송하는 단계를 더 포함하는 반도체 시스템의 동작 방법.
  21. 제 20 항에 있어서,
    상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치로부터 상기 리커버리 완료 신호를 수신한 후에 상기 노멀 커맨드 신호를 상기 비휘발성 메모리 장치로 전송하는 반도체 시스템의 동작 방법.
  22. 제 19 항에 있어서,
    상기 드리프트 리커버리 동작은 제 1 리커버리 동작 및 제 2 리커버리 동작 중 적어도 하나를 포함하는 메모리 시스템의 동작 방법.
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