KR102493820B1 - 메모리 장치, 이의 동작 방법 및 메모리 콘트롤러의 동작 방법 - Google Patents

메모리 장치, 이의 동작 방법 및 메모리 콘트롤러의 동작 방법 Download PDF

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메모리 장치의 동작 방법은, 메모리 셀들에 리커버리 펄스를 순차적으로 인가하는 제1리프레시 동작을 수행하는 단계; 및 상기 제1리프레시 동작이 미리 설정된 횟수만큼 수행된 이후에, 상기 메모리 셀들의 데이터를 순차적으로 재기입하는 제2리프레시 동작을 수행하는 단계를 포함할 수 있다.

Description

메모리 장치, 이의 동작 방법 및 메모리 콘트롤러의 동작 방법 {MEMORY DEVICE, OPERATION METHOD OF THE SAME AND OPERATION METHOD OF MEMORY CONTROLLER}
본 특허 문헌은 메모리 장치 및 메모리 장치를 제어하는 메모리 콘트롤러에 관한 것이다.
최근 디램(DRAM)과 플래시(Flash) 메모리를 대체하기 위한 차세대 메모리 장치에 대한 연구가 활발하게 수행되고 있다. 이러한 차세대 메모리 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭할 수 있는 물질 즉, 가변 저항 물질을 이용하는 저항성 메모리 장치이며, 그 대표적인 예로, PCRAM(Phase-Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 들 수 있다.
특히, 저항성 메모리 장치는 크로스 포인트 어레이(cross point array) 구조로 메모리 셀 어레이를 구성하고 있다. 크로스 포인트 어레이 구조란 복수의 하부 전극(예, 복수의 로우 라인들(워드 라인들))과 복수의 상부 전극(예, 복수의 컬럼 라인들(비트 라인들))이 서로 교차하도록 형성되고, 그 교차점들 각각에 가변 저항 소자와 선택 소자가 직렬로 연결된 메모리 셀이 배치된 구조를 의미한다.
저항성 메모리 장치는 리프레시가 필요 없는 비휘발성으로 개발되었으나, 실제로는, 메모리 셀에 데이터가 라이트된 이후에 시간이 지날수록 저항값이 변동되는 드리프트 현상 등이 발생해 리프레시 동작을 필요로 하게 된다.
본 발명의 실시예들은 메모리 셀들을 효과적으로 리프레시하는 메모리 장치를 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치의 동작 방법은, 메모리 셀들에 리커버리 펄스를 순차적으로 인가하는 제1리프레시 동작을 수행하는 단계; 및 상기 제1리프레시 동작이 미리 설정된 횟수만큼 수행된 이후에, 상기 메모리 셀들의 데이터를 순차적으로 재기입하는 제2리프레시 동작을 수행하는 단계를 포함할 수 있다.
상기 제2리프레시 동작을 수행하는 단계는, 상기 메모리 셀들 각각의 데이터를 리드하는 단계; 및 리드된 데이터를 상기 메모리 셀들 각각에 라이트하는 단계를 포함할 수 있다.
상기 메모리 셀들 각각은, 저항성 메모리 소자; 및 선택 소자를 포함할 수 있다. 상기 저항성 메모리 소자는 상변화 메모리 소자이고, 상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자일 수 있다.
상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀을 턴온시키는 전압 레벨 이상일 수 있으며, 상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀의 저항성 메모리 소자의 데이터를 변경시키는 전압보다 작을 수 있다.
상기 미리 설정된 횟수는 상기 메모리 셀들 각각에 상기 리커버리 펄스가 N번씩(N은 1이상의 정수) 인가될 수 있는 횟수일 수 있다.
본 발명의 일실시예에 따른 메모리 콘트롤러의 동작 방법은, 메모리 장치의 메모리 셀들에 순차적으로 리커버리 펄스가 인가되도록 하기 위한 제1리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계; 및 상기 제1리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계가 미리 설정된 횟수만큼 수행된 이후에, 상기 메모리 셀들의 데이터가 순차적으로 재기입되도록 하기 위한 제2리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계를 포함할 수 있다.
상기 미리 설정된 횟수는, 상기 메모리 셀들 각각에 상기 리커버리 펄스가 N번씩(N은 1이상의 정수) 인가될 수 있는 횟수일 수 있다.
상기 제2리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계가 상기 메모리 셀들 각각이 1번씩 데이터가 재기입될 수 있는 횟수만큼 수행된 이후에, 상기 제1리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계가 다시 수행될 수 있다.
상기 메모리 셀들 각각은, 저항성 메모리 소자; 및 선택 소자를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 콘트롤러의 동작 방법은, 메모리 장치의 메모리 셀들에 순차적으로 리커버리 펄스가 인가될 수 있도록, 리프레시 커맨드를 상기 메모리 장치로 제1횟수만큼 전달하는 제1단계; 및 상기 제1단계의 수행 이후에, 상기 메모리 장치의 메모리 셀들의 데이터가 재기입될 수 있도록, 어드레스를 변경해가며 리드 커맨드와 라이트 커맨드를 상기 메모리 장치로 제2횟수만큼 전달하는 제2단계를 포함할 수 있다.
상기 제1횟수는 상기 메모리 셀들 각각에 상기 리커버리 펄스가 N번씩(N은 1이상의 정수) 인가될 수 있는 횟수일 수 있으며, 상기 제2횟수는 상기 메모리 셀들 각각이 1번씩 데이터가 재기입될 수 있는 횟수일 수 있다.
상기 메모리 셀들 각각은, 저항성 메모리 소자; 및 선택 소자를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 다수의 메모리 셀들을 포함하는 셀 어레이; 상기 다수의 메모리 셀들에서 선택된 메모리 셀의 데이터를 리드하고 상기 선택된 메모리 셀에 데이터를 라이트하기 위한 리드/라이트 회로; 및 상기 다수의 메모리 셀들에서 선택된 메모리 셀에 리커버리 펄스를 인가하기 위한 리커버리 펄스 인가 회로를 포함하고, 상기 다수의 메모리 셀들에 상기 리커버리 펄스를 순차적으로 인가하는 제1리프레시 동작이 N라운드 수행될 때마다(N은 1이상의 정수), 상기 다수의 메모리 셀들의 데이터를 재기입하는 제2리프레시 동작이 1라운드 수행될 수 있다.
상기 메모리 셀들 각각은, 저항성 메모리 소자; 및 선택 소자를 포함할 수 있다. 상기 저항성 메모리 소자는 상변화 메모리 소자이고, 상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자일 수 있다.
상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀을 턴온시키는 전압 레벨 이상일 수 있으며, 상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀의 저항성 메모리 소자의 데이터를 변경시키는 전압보다 작을 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치의 메모리 셀들이 효과적으로 리프레시될 수 있다.
도 1은 반도체 메모리 장치의 메모리 셀(100)을 도시한 도면.
도 2는 메모리 셀(100)의 I-V 곡선 (curve)을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리 시스템(300)의 구성도.
도 4는 도 3의 메모리 장치(320)의 일실시예 구성도.
도 5는 도 3의 메모리 시스템(300)의 동작의 일실시예를 도시한 도면.
도 6은 도 3의 메모리 장치(320)의 다른 실시예 구성도.
도 7은 도 3의 메모리 시스템(300)의 동작의 다른 실시예를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 반도체 메모리 장치의 메모리 셀(100)을 도시한 도면이고, 도 2는 메모리 셀(100)의 I-V 곡선 (curve)을 도시한 도면이다.
도 1을 참조하면, 메모리 셀(100)은 저항성 메모리 소자(M)와 선택 소자(S)를 포함할 수 있다.
저항성 메모리 소자(M)는 저장된 데이터에 따라 저저항 상태(이를 셋(SET) 상태라고도 함)이거나 고저항 상태(이를 리셋(RESET) 상태라고도 함)일 수 있다. 저항성 메모리 소자(M)는 상변화(Phase-Change) 메모리 소자일 수 있으며, 저항성 메모리 소자(M)가 결정질 상태(crystalline state)인 경우에는 낮은 저항값을 가지고 비결정질 상태(amorphous state)인 경우에는 높은 저항값을 가질 수 있다.
선택 소자(S)는 턴오프시에 매우 적은 전류만을 흘리다가 메모리 셀에 흐르는 전류량이 문턱 값(Ith)을 넘으면 턴온되어, 턴온 이전보다 훨씬 많은 전류를 흘릴 수 있다. 선택 소자(S)는 턴온 이후로 메모리 셀(100) 양단의 전압 레벨이 급격하게 줄어드는 스냅백(snapback) 현상이 발생할 수 있다. 선택 소자는 OTS (Ovonic Threshold Switch) 소자일 수 있다.
도 2는 메모리 셀(100)의 양단에 인가되는 전압에 따른 메모리 셀(100)에 흐르는 전류를 도시한 도면인데, 고저항 상태(RESET)인 메모리 셀이던지 저저항 상태(SET)인 메모리 셀이던지 양단에 인가되는 전압의 레벨이 높아질수록 메모리 셀에 흐르는 전류량은 증가하는데, 동일한 전압 레벨에서 저저항 상태(SET)인 메모리 셀에는 고저항 상태(RESET)인 메모리 셀보다 더 많은 전류가 흐를 수 있다.
저저항 상태(SET)인 메모리 셀의 양단의 전압이 저저항 상태의 문턱값(SET_Vth)에 도달하면, 즉 저저항 상태(SET)인 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하면, 저저항 상태(SET)인 메모리 셀의 선택 소자(S)가 턴온되고 메모리 셀의 양단의 전압 레벨이 급격하게 줄어들고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다.
고저항 상태(RESET)인 메모리 셀의 양단의 전압이 고저항 상태의 문턱값(RESET_Vth)에 도달하면, 즉 고저항 상태(RESET)인 메모리 셀에 흐르는 전류량이 문턱 값(Ith)에 도달하면, 고저항 상태(RESET)인 메모리 셀의 선택 소자(S)가 턴온되고 메모리 셀의 양단의 전압 레벨이 급격하게 줄어들고 메모리 셀에 흐르는 전류량은 급격하게 늘어나는 스냅백 현상이 발생할 수 있다.
메모리 셀(100)에 저장된 데이터의 리드는 스냅백 현상을 이용해 이루어질 수 있다. 메모리 셀(100)의 양단에 저저항 상태의 문턱 전압 값(SET_Vth)보다 크고 고저항 상태의 문턱 전압 값(RESET_Vth)보다 작은 리드 전압(V_READ)을 인가하면, 메모리 셀(100)이 저저항 상태이면 메모리 셀(100)에 스냅백 현상이 발생해 메모리 셀(100)에 많은 양의 전류가 흐르고, 메모리 셀(100)이 고저항 상태이면 메모리 셀(100)에 스냅백 현상이 발생하지 않으므로 메모리 셀(100)에 적은 양의 전류가 흐를 수 있다. 그러므로 메모리 셀(100)의 양단에 리드 전압(V_READ)을 인가하고 메모리 셀(100)에 흐르는 전류량을 센싱하는 것에 의해 메모리 셀(100)이 저저항 상태인지 또는 고저항 상태인지 알 수 있다.
메모리 셀(100)의 데이터의 라이트(프로그램)는 메모리 셀(100)에 라이트 전류를 인가해 메모리 셀(100)의 저항성 메모리 소자(M)를 멜팅(melting) 상태로 만드는 것에 의해 이루어질 수 있다. 저항성 메모리 소자(M)를 멜팅 상태로 만든 이후에 라이트 전류를 서서히 줄이면 저항성 메모리 소자(M)가 결정질(crystalline) 상태가되어 저저항 상태가 될 수 있다. 그리고 저항성 메모리 소자(M)를 멜팅 상태로 만든 이후에 라이트 전류를 빠르게 줄이면 저항성 메모리 소자(M)가 비결정질(amorphos) 상태가되어 고저항 상태가 될 수 있다.
메모리 셀(100)의 저항성 메모리 소자(M)의 저항값은 드리프트(drift)라고 불리우는 현상에 의해, 시간이 지남에 따라 변동될 수 있다. 또한, 선택 소자(S)의 저항값도 드리프트 현상에 의해 시간이 지남에 따라 변동될 수 있는 것으로 알려져 있다. 즉, 메모리 셀(100)에 저장된 데이터가 드리프트에 의해 유실될 수 있다. 메모리 셀(100)의 드리프트 회복은 메모리 셀(100)에 문턱 값(Ith) 이상의 전류를 흘려주는 것에 의해 회복될 수 있다. 즉, 메모리 셀(100)의 양단에 고저항 상태의 문턱 전압 값(RESET_Vth) 이상의 전압 레벨을 가지는 리커버리 펄스(recovery pulse)를 인가해 메모리 셀에 문턱 값(Ith)이상의 전류를 흐르게하는 것에 의해 메모리 셀(100)의 드리프트가 회복될 수 있다.
도 3은 본 발명의 일실시예에 따른 메모리 시스템(300)의 구성도이다.
도 3을 참조하면, 메모리 시스템(300)은 메모리 콘트롤러(310)와 메모리 장치(320)를 포함할 수 있다.
메모리 콘트롤러(310)는 호스트(HOST)로부터의 리드/라이트 요청에 응답해 메모리 장치(320)에 저장된 데이터를 리드하거나, 메모리 장치(320)에 데이터가 라이트되도록 메모리 장치(320)를 제어할 수 있다. 메모리 콘트롤러(310)는 메모리 장치(320)에 커맨드(CMD) 및 어드레스(ADD)를 인가하는 것에 의해 메모리 장치(320)의 리드(read), 라이트(write) 및 리프레시(refresh) 동작 등을 제어할 수 있다. 데이터(DATA)는 메모리 콘트롤러(310)와 메모리 장치(320) 사이에 송/수신될 수 있다. 리드 동작시에는 메모리 장치(320)로부터 메모리 콘트롤러(310)로 데이터(DATA)가 전송되고, 라이트 동작시에는 메모리 콘트롤러(310)로부터 메모리 장치(320)로 데이터(DATA)가 전송될 수 있다.
메모리 장치(320)가 수행하는 리프레시 동작에는 제1리프레시 동작과 제2리프레시 동작이 있는데, 먼저 이에 대해 알아보기로 한다.
제1리프레시 동작은 메모리 장치(320) 내부의 메모리 셀의 양단에 리커버리 펄스를 인가해, 메모리 셀에서 발생한 드리프트를 회복시켜 메모리 셀의 데이터의 유실을 방지하는 리프레시 동작일 수 있다. 제1리프레시 동작은 메모리 셀의 양단에 리커버리 펄스만 인가하면 되므로, 리프레시 동작의 시간이 짧고 전류 모소가 적은 장점이 있다. 그러나, 메모리 셀의 데이터를 재기입(rewrite)하는 것은 아니므로, 리프레시 성능(데이터의 유실 방지) 면에서는 제2리프레시 동작보다 떨어질 수 있다.
제2리프레시 동작은 메모리 장치(320) 내부의 메모리 셀의 데이터를 재기입하는 것에 의해 데이터의 유실을 방지하는 리프레시 동작일 수 있다. 제2리프레시 동작은 메모리 셀의 데이터를 리드하는 동작 및 리드된 데이터를 다시 메모리 셀에 라이트하는 동작이 수행되어야 하므로, 제1리프레시 동작 대비 리프레시 동작의 시간이 길고 전류 소모가 많을 수 있다. 그러나, 메모리 셀의 데이터가 재기입되므로 리프레시 성능 면에서는 제1리프레시 동작보다 우수할 수 있다.
즉, 제1리프레시 동작은 리프레시 성능은 떨어지나 속도 및 전류소모 면에서 장점을 가지고, 제2리프레시 동작은 리프레시 성능은 우수하나 속도 및 전류소모 면에서 단점을 가질 수 있다.
도 4는 도 3의 메모리 장치(320)의 일실시예 구성도이다.
도 4를 참조하면, 메모리 장치(320)는 셀 어레이(410), 리드/라이트 회로(420), 리커버리 펄스 인가 회로(430), 제어 회로(440), 어드레스 생성 회로(450) 및 데이터 임시 저장 회로(460)를 포함할 수 있다.
셀 어레이(410)는 복수의 로우 라인들(워드 라인들이라고도 함)과 복수의 컬럼 라인들(비트 라인들이라고도 함)이 교차하는 영역들에 각각 배치되는 다수의 메모리 셀들을 포함할 수 있다. 그리고 메모리 셀들 중 억세스될 메모리 셀을 선택하기 위한 로우 디코더 및 컬럼 디코더를 포함할 수 있다. 셀 어레이(410)의 메모리 셀들 중 억세스될 메모리 셀은 리드 동작과 라이트 동작시에는 메모리 장치 외부로부터 인가되는 어드레스(ADD)에 의해 이루어질 수 있으며, 제1리프레시 동작과 제2리프레시 동작시에는 어드레스 생성 회로(450)에서 생성된 어드레스에 의해 이루어질 수 있다.
리드/라이트 회로(420)는 셀 어레이(410)의 메모리 셀들 중 선택된 메모리 셀의 데이터를 리드하거나 선택된 메모리 셀에 데이터를 라이트할 수 있다. 데이터의 리드는 선택된 메모리 셀의 양단에 리드 전압을 인가한 후에 메모리 셀에 흐르는 전류량을 센싱하는 것에 의해 수행될 수 있다. 데이터의 라이트는 선택된 메모리 셀에 라이트 전류를 인가해 메모리 셀의 저항성 메모리 소자를 멜팅 상태로 만들고, 라이트 전류를 서서히 줄이거나(저저항 상태) 빠르게 줄이는(고저항 상태) 것에 의해 수행될 수 있다. 리드/라이트 회로(420)는 라이트 동작시에는 메모리 콘트롤러(310)로부터 라이트될 데이터(DATA)를 전달받고, 리드 동작시에는 리드된 데이터(DATA)를 메모리 콘트롤러(310)로 전달할 수 있다.
리커버리 펄스 인가 회로(430)는 셀 어레이(410)의 메모리 셀들 중 선택된 메모리 셀의 양단에 리커버리 펄스를 인가할 수 있다.
어드레스 생성 회로(450)는 제1리프레시 동작 및 제2리프레시 동작시에 셀 어레이(410)의 메모리 셀들 중 리프레시 동작이 수행될 메모리 셀을 선택하기 위한 어드레스를 생성할 수 있다. 리프레시 동작시에 셀 어레이(410)의 메모리 셀들이 순차적으로 리프레시될 수 있도록 리프레시 동작시마다 어드레스 생성 회로(450)에서 생성되는 어드레스는 변경될 수 있다.
데이터 임시 저장 회로(460)는 제2리프레시 동작시에 셀 어레이(410)로부터 리드된 데이터를 임시 저장할 수 있다. 그리고 데이터 임시 저장 회로(460)에 저장된 데이터는 다시 셀 어레이(410)로 라이트될 수 있다.
제어 회로(440)는 셀 어레이(410), 리드/라이트 회로(420), 리커버리 펄스 인가 회로(430) 및 데이터 임시 저장 회로(460)를 제어해 메모리 콘트롤러(310)로부터 지시된 리드 동작, 라이트 동작, 제1리프레시 동작 및 제2리프레시 동작이 수행되도록 할 수 있다. 제어 회로(140)는 메모리 콘트롤러(310)로부터 전달된 커맨드(CMD)를 디코딩해 메모리 콘트롤러(310)가 지시한 동작을 알아낼 수 있다.
도 5는 도 3의 메모리 시스템(300)의 동작의 일실시예를 도시한 도면이다.
도 5를 참조하면, 먼저 메모리 콘트롤러(310)가 제1리프레시 커맨드를 생성해 메모리 장치(320)로 이를 전달할 수 있다(S510).
메모리 장치(320)는 제1리프레시 커맨드에 응답해 제1리프레시 동작을 수행할 수 있다(S520). 제1리프레시 동작은 셀 어레이(410)의 메모리 셀들 중 어드레스 생성 회로(450)에서 생성된 어드레스에 의해 선택된 메모리 셀에 리커버리 펄스 인가 회로(430)가 리커버리 펄스를 인가하는 것에 의해 수행될 수 있다.
제1리프레시 동작은 메모리 장치(320)의 제1리프레시 동작이 N라운드(N은 1이상의 정수) 수행될 때까지 반복될 수 있다. 여기서 1라운드는 메모리 장치(320) 내부의 모든 메모리 셀들이 1번씩 리프레시되는 것을 의미할 수 있다. 만약에 N=2이고 메모리 장치(320)의 모든 메모리 셀들이 1번씩 리프레시되는데 1000번의 리프레시 동작이 필요하다면, 단계들(S510, S520)은 2000번(=2*1000) 반복 수행될 수 있다.
제1리프레시 동작이 N라운드 수행된 이후에(S530에서 Y), 메모리 콘트롤러(310)는 이제 제2리프레시 커맨드를 생성해 메모리 장치(320)로 이를 전달할 수 있다(S540).
메모리 장치(320)는 제2리프레시 커맨드에 응답해 제2리프레시 동작을 수행할 수 있다(S550). 제2리프레시 동작은 셀 어레이(410)의 메모리 셀들 중 어드레스 생성 회로(450)에서 생성된 어드레스에 의해 선택된 메모리 셀의 데이터를 리드/라이트 회로(420)가 읽어 데이터 임시 저장 회로(460)에 저장하고, 데이터 임시 저장 회로(460)에 저장된 데이터를 리드/라이트 회로(420)가 다시 선택된 메모리 셀에 라이트하는 것에 의해 수행될 수 있다. 즉, 제2리프레시 동작은 리드 동작과 라이트 동작을 포함할 수 있다.
제2리프레시 동작은 메모리 장치(320)의 제2리프레시 동작이 1라운드 수행될 때까지 반복될 수 있다.
제2리프레시 동작이 1라운드 수행된 이후에(S560에서 Y), 다시 제1리프레시 동작이 수행될 수 있다.
결국, 메모리 장치(320)에서는 제1리프레시 동작이 N라운드 수행될 때마다 제2리프레시 동작이 1라운드 수행될 수 있다. 도 5에 따르면, 제1리프레시 동작을 수행하는 것에 의해 메모리 장치(320)의 성능 저하와 파워 소모를 줄이면서도, 제2리프레시 동작을 수행하는 것에 의해 메모리 장치(320)의 데이터의 안정성을 확보하는 것이 가능하다.
도 5에서는 메모리 장치(320)의 리프레시 관련 동작만을 도시했지만, 리프레시 동작의 사이 사이에 메모리 콘트롤러(310)의 지시에 따라 메모리 장치(320)의 리드 동작 및 라이트 동작 등이 수행될 수도 있음은 당연하다.
도 6은 도 3의 메모리 장치(320)의 다른 실시예 구성도이다. 도 6의 메모리 장치는 도 4의 메모리 장치와 다르게 제2리프레시 커맨드에 응답한 자체적인 제2리프레시 동작을 지원하지 않을 수 있다.
도 6을 참조하면, 메모리 장치(320)는 셀 어레이(410), 리드/라이트 회로(420), 리커버리 펄스 인가 회로(430), 제어 회로(640) 및 어드레스 생성 회로(650)를 포함할 수 있다.
어드레스 생성 회로(650)는 제1리프레시 동작시에 셀 어레이(410)의 메모리 셀들 중 리프레시 동작이 수행될 메모리 셀을 선택하기 위한 어드레스를 생성할 수 있다. 도 6의 메모리 장치는 제2리프레시 커맨드에 응답한 자체적인 제2리프레시 동작을 지원하지 않으므로, 어드레스 생성 회로(650)가 제2리프레시 동작에 의한 어드레스 생성을 할 필요는 없다.
제어 회로(640)는 셀 어레이(410), 리드/라이트 회로(420), 리커버리 펄스 인가 회로(430)를 제어해 메모리 콘트롤러(310)로부터 지시된 리드 동작, 라이트 동작 및 제1리프레시 동작이 수행되도록 할 수 있다.
도 7은 도 3의 메모리 시스템(300)의 동작의 다른 실시예를 도시한 도면이다. 도 7에서는 메모리 장치(320)가 제2리프레시 커맨드에 응답한 자체적인 제2리프레시 동작을 지원하지 않는 경우의 메모리 시스템(300의 동작에 대해 알아보기로 한다.
도 7을 참조하면, 먼저 메모리 콘트롤러(310)가 제1리프레시 커맨드를 생성해 메모리 장치(320)로 이를 전달할 수 있다(S710).
메모리 장치(320)는 제1리프레시 커맨드에 응답해 제1리프레시 동작을 수행할 수 있다(S720). 제1리프레시 동작은 셀 어레이(410)의 메모리 셀들 중 어드레스 생성 회로(650)에서 생성된 어드레스에 의해 선택된 메모리 셀에 리커버리 펄스 인가 회로(430)가 리커버리 펄스를 인가하는 것에 의해 수행될 수 있다.
제1리프레시 동작은 메모리 장치(320)의 제1리프레시 동작이 N라운드(N은 1이상의 정수) 수행될 때까지 반복될 수 있다.
제1리프레시 동작이 N라운드 수행된 이후에(S730에서 Y), 메모리 콘트롤러(310)는 이제 메모리 장치(320)가 제2리프레시 동작을 수행하도록 제어할 수 있다. 메모리 장치(320)가 제2리프레시 커맨드의 인가에 의한 자체적인 제2리프레시 동작을 지원하지 않으므로 메모리 콘트롤러(310)는 리드 동작과 라이트 동작을 이용해 메모리 장치(320)에서 제2리프레시 동작이 수행되도록 할 수 있다.
메모리 콘트롤러(310)는 메모리 장치(320)로 리드 커맨드를 인가할 수 있다(S740). 메모리 콘트롤러(310)는 리드 커맨드와 함께 어드레스도 메모리 장치로 인가할 수 있다.
리드 커맨드에 응답해 메모리 장치(320)에서 리드 동작이 수행되고 메모리 장치(320)로부터 메모리 콘트롤러(310)로 리드 데이터가 전달될 수 있다(S750).
메모리 콘트롤러(310)는 메모리 장치(320)로 라이트 커맨드를 인가할 수 있다(S760). 라이트 커맨드와 함께, 단계(S750)에서 전달받은 리드 데이터를 라이트 데이터로 메모리 장치(320)에 전달할 수 있다. 그리고 라이트 커맨드와 함께, 단계(S750)에서 메모리 콘트롤러(310)가 메모리 장치(320)로 인가했던 어드레스와 동일한 어드레스가 메모리 콘트롤러(310)로부터 메모리 장치(320)로 인가될 수 있다.
라이트 커맨드에 응답해 메모리 장치(320)에서 라이트 동작이 수행되고(S770), 결국 단계(S750)에서 메모리 셀로부터 리드된 데이터가 다시 동일한 메모리 셀로 라이트될 수 있다. 즉, 리드된 데이터가 다시 메모리 셀로 재기입되는 제2리프레시 동작이 수행될 수 있다.
단계들(S740~S770)은 제2리프레시 동작이 1라운드 수행될 때까지 반복될 수 있다. 단계들(S740, S760)에서 메모리 콘트롤러(310)가 메모리 장치(320)로 인가하는 어드레스는 단계들(S740~S770)이 반복될 때마다 변경될 수 있다.
제2리프레시 동작이 1라운드 수행된 이후에(S780에서 Y), 다시 제1리프레시 동작이 수행될 수 있다.
결국, 메모리 장치(320)에서는 제2리프레시 동작이 N라운드 수행될 때마다 제2리프레시 동작이 1라운드 수행될 수 있다. 도 7에 따르면, 제1리프레시 동작을 수행하는 것에 의해 메모리 장치(320)의 성능 저하와 파워 소모를 줄이면서도, 제2리프레시 동작을 수행하는 것에 의해 메모리 장치(320)의 데이터 안정성을 확보하는 것이 가능하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
300: 메모리 시스템
310: 메모리 콘트롤러
320: 메모리 장치

Claims (20)

  1. 메모리 셀들에 상기 메모리 셀들의 드리프트 리커버리를 위한 리커버리 펄스를 순차적으로 인가하는 제1리프레시 동작을 수행하는 단계; 및
    상기 제1리프레시 동작이 미리 설정된 횟수만큼 수행된 이후에, 상기 메모리 셀들의 데이터를 순차적으로 재기입하는 제2리프레시 동작을 수행하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제2리프레시 동작을 수행하는 단계는
    상기 메모리 셀들 각각의 데이터를 리드하는 단계; 및
    리드된 데이터를 상기 메모리 셀들 각각에 라이트하는 단계를 포함하는
    메모리 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 저항성 메모리 소자는 상변화 메모리 소자이고, 상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자인
    메모리 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀을 턴온시키는 전압 레벨 이상인
    메모리 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀의 저항성 메모리 소자의 데이터를 변경시키는 전압보다 작은
    메모리 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 미리 설정된 횟수는
    상기 메모리 셀들 각각에 상기 리커버리 펄스가 N번씩(N은 1이상의 정수) 인가될 수 있는 횟수인
    메모리 장치의 동작 방법.
  8. 메모리 장치의 메모리 셀들에 상기 메모리 셀들의 드리프트 리커버리를 위한 리커버리 펄스가 순차적으로 인가되도록 하기 위한 제1리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계; 및
    상기 제1리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계가 미리 설정된 횟수만큼 수행된 이후에, 상기 메모리 셀들의 데이터가 순차적으로 재기입되도록 하기 위한 제2리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계
    를 포함하는 메모리 콘트롤러의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 미리 설정된 횟수는
    상기 메모리 셀들 각각에 상기 리커버리 펄스가 N번씩(N은 1이상의 정수) 인가될 수 있는 횟수인
    메모리 콘트롤러의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제2리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계가 상기 메모리 셀들 각각이 1번씩 데이터가 재기입될 수 있는 횟수만큼 수행된 이후에, 상기 제1리프레시 커맨드를 생성해 상기 메모리 장치로 전달하는 단계가 다시 수행되는
    메모리 콘트롤러의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 콘트롤러의 동작 방법.
  12. 메모리 장치의 메모리 셀들에 상기 메모리 셀들의 드리프트 리커버리 펄스가순차적으로 인가될 수 있도록, 리프레시 커맨드를 상기 메모리 장치로 제1횟수만큼 전달하는 제1단계; 및
    상기 제1단계의 수행 이후에, 상기 메모리 장치의 메모리 셀들의 데이터가 재기입될 수 있도록, 어드레스를 변경해가며 리드 커맨드와 라이트 커맨드를 상기 메모리 장치로 제2횟수만큼 전달하는 제2단계
    를 포함하는 메모리 콘트롤러의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 제1횟수는
    상기 메모리 셀들 각각에 상기 리커버리 펄스가 N번씩(N은 1이상의 정수) 인가될 수 있는 횟수인
    메모리 콘트롤러의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 제2횟수는
    상기 메모리 셀들 각각이 1번씩 데이터가 재기입될 수 있는 횟수인
    메모리 콘트롤러의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서,
    상기 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 콘트롤러의 동작 방법.
  16. 다수의 메모리 셀들을 포함하는 셀 어레이;
    상기 다수의 메모리 셀들에서 선택된 메모리 셀의 데이터를 리드하고 상기 선택된 메모리 셀에 데이터를 라이트하기 위한 리드/라이트 회로; 및
    상기 다수의 메모리 셀들에서 선택된 메모리 셀에 상기 선택된 메모리 셀의 드리프트 리커버리를 위한 리커버리 펄스를 인가하기 위한 리커버리 펄스 인가 회로를 포함하고,
    상기 다수의 메모리 셀들에 상기 리커버리 펄스를 순차적으로 인가하는 제1리프레시 동작이 N라운드 수행될 때마다(N은 1이상의 정수),
    상기 다수의 메모리 셀들의 데이터를 재기입하는 제2리프레시 동작이 1라운드 수행되는
    메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 다수의 메모리 셀들 각각은
    저항성 메모리 소자; 및
    선택 소자를 포함하는
    메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서,
    상기 저항성 메모리 소자는 상변화 메모리 소자이고, 상기 선택 소자는 OTS (Ovonic Threshold Switch) 소자인
    메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서,
    상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀을 턴온시키는 전압 레벨 이상인
    메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 리커버리 펄스의 전압 레벨은 상기 메모리 셀의 저항성 메모리 소자의 데이터를 변경시키는 전압보다 작은
    메모리 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147475B1 (en) * 2017-05-09 2018-12-04 Micron Technology, Inc. Refresh in memory based on a set margin
US11004495B2 (en) 2017-12-18 2021-05-11 SK Hynix Inc. Data storage device and operating method thereof
KR102419036B1 (ko) * 2017-12-18 2022-07-11 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20200000904A (ko) 2018-06-26 2020-01-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법
US20190206491A1 (en) * 2019-03-07 2019-07-04 Intel Corporation Techniques to mitigate selection failure for a memory device
JP2021039816A (ja) 2019-09-05 2021-03-11 キオクシア株式会社 半導体記憶装置
JP2021039815A (ja) * 2019-09-05 2021-03-11 キオクシア株式会社 半導体記憶装置
DE102020133713A1 (de) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicheraktualisierung
KR20220049650A (ko) * 2020-10-14 2022-04-22 삼성전자주식회사 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060056251A1 (en) 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a dynamic random access memory
US20090300467A1 (en) 2004-09-10 2009-12-03 Parkinson Ward D Using a Phase Change Memory as a High Volume Memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070473B2 (en) 2009-12-02 2015-06-30 Micron Technology, Inc. Refresh architecture and algorithm for non-volatile memories
US9373393B2 (en) * 2014-06-05 2016-06-21 Integrated Silicon Solution, Inc. Resistive memory device implementing selective memory cell refresh
KR102142590B1 (ko) * 2014-06-16 2020-08-07 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR102178832B1 (ko) * 2014-07-22 2020-11-13 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US10438658B2 (en) * 2014-12-26 2019-10-08 Intel Corporation Refresh logic to refresh only memory cells having a first value
US9613691B2 (en) * 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060056251A1 (en) 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a dynamic random access memory
US20090300467A1 (en) 2004-09-10 2009-12-03 Parkinson Ward D Using a Phase Change Memory as a High Volume Memory

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