KR20100107609A - 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법 - Google Patents

저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법 Download PDF

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Abstract

복수의 멀티 비트 셀들을 구비하는 저항성 메모리 장치의 프로그램 방법은 프로그램 데이터를 복수의 멀티 레벨 셀들 각각의 제1 비트에 우선적으로 기입하는 단계 및 각각의 제1 비트에 기입이 완료되면, 프로그램 데이터를 복수의 멀티 레벨 셀들의 각각의 제2 비트에 순차적으로 기입하는 단계를 포함한다.

Description

저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법{Resistive memory device, memory system including the same, and writing method of the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 복수의 멀티 레벨 셀들을 구비하는 저항성 메모리 장치의 기입 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 반도체 메모리 장치와 비휘발성(non-volatile) 반도체 메모리 장치로 대별될 수 있다. 휘발성 반도체 메모리 장치는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 저장된 데이터가 유지되며, 전원이 차단되면 데이터는 손실된다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리 장치로 사용된다.
비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 플래시 메모리 등의 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 데 사용된다.
반도체 메모리 장치의 고용량화, 고속화 및 저전력화의 요구에 따라, DRAM의 고집적성과 낮은 소비 전력, 플래시 메모리의 비휘발성, SRAM의 고속 동작을 모두 구현할 수 있는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항값이 가변되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 비휘발성 특성을 가지며 리프레쉬가 필요 없다는 것이다.
이러한 저항성 메모리 장치에서, 단위 메모리 셀은 적어도 하나의 저항 소자와 적어도 하나의 스위칭 소자로 이루어질 수 있고, 메모리 셀들에 연결된 워드라인과 비트라인의 전류 또는 전압을 제어하여 각 저항 소자의 저항값을 변경함으로써 데이터를 저장한다.
이러한 저항성 메모리 장치의 각 메모리 셀에 멀티 비트 데이터가 저장되는 경우, 멀티 비트 데이터의 기입과 독출에는 많은 시간을 필요로 하므로 멀티 비트 데이터의 기입과 독출에 필요한 시간을 감소시키고 성능을 향상시킬 수 있는 방안이 필요하다.
이에 따라, 본 발명의 목적은 기입 시간을 감소시킬 수 있는 복수의 멀티 레벨 셀들을 구비하는 저항성 메모리 장치의 기입 방법을 제공하는 것이다.
본 발명의 다른 목적은 기입 시간을 감소시킬 수 있는 저항성 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 저항성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 복수의 멀티 레벨 셀들을 구비하는 저항성 메모리 장치의 기입 방법은 프로그램 데이터를 상기 복수의 멀티 레벨 셀들 각각의 제1 비트에 우선적으로 기입하는 단계 및 상기 각각의 제1 비트에 기입이 완료되면, 상기 프로그램 데이터를 상기 복수의 멀티 레벨 셀들의 각각의 제2 비트에 순차적으로 기입하는 단계를 포함한다.
실시예에 있어서, 상기 제1 비트에 우선적으로 기입하는 단계는 상기 프로그램 데이터의 논리적 어드레스를 상기 각각의 제1 비트의 제1 물리적 어드레스에 우선적으로 맵핑하는 단계 및 상기 제1 비트의 물리적 어드레스에 맵핑이 완료되면, 상기 프로그램 데이터의 논리적 어드레스를 상기 각각의 제2 비트의 제2 물리적 어드레스에 순차적으로 맵핑하는 단계를 포함할 수 있다.
상기 우선적으로 기입하는 단계는 상기 맵핑된 제1 물리적 어드레스와 상기 제2 물리적 어드레스의 순서에 따라 상기 프로그램 데이터를 기입하는 단계를 더 포함할 수 있다.
실시예에 있어서, 상기 복수의 메모리 셀들은 복수의 블록들로 구분되며, 상기 각각의 제1 비트를 순차적으로 기입하는 단계와 상기 각각의 제2 비트를 순차적으로 기입하는 단계는 상기 블록 단위로 수행될 수 있다.
실시예에 있어서, 상기 복수의 메모리 셀들은 복수의 블록들로 구분되고, 상기 복수의 블록들은 복수의 페이지들을 포함하고, 상기 각각의 제1 비트를 순차적으로 기입하는 단계와 상기 각각의 제2 비트를 순차적으로 기입하는 단계는 상기 페이지 단위로 수행될 수 있다.
실시예에 있어서, 상기 각각의 제2 비트에 기입이 완료되면, 상기 프로그램 데이터를 상기 복수의 멀티 레벨 셀들 각각의 제3 비트에 순차적으로 기입하는 단계를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 저항성 메모리 장치는 메모리 셀 어레이, 입/출력 회로 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 멀티 비트 데이터를 저장할 수 있는 복수의 멀티 레벨 셀들을 구비한다. 상기 입/출력 회로는 상기 복수의 멀티 레벨 셀들에 비트 라인 선택 트랜지스터를 통하여 연결되며, 상기 멀티 레벨 셀들에 대한 기입 동작 및 독출 동작을 수행한다. 상기 제어 회로는 어드레스 신호에 기초하여 프로그램 데이터가 상기 멀티 레벨 셀들 각각의 제1 비트에 우선적으로 기입된 후, 상기 멀티 레벨 셀들 각각의 제2 비트에 기입되도록 상기 입/출력 회로를 제어한다.
실시예에 있어서, 상기 멀티 레벨 셀들 각각은 가변 저항 메모리 셀일 수 있 다.
또한 상기 멀티 레벨 셀들 각각은 서로 직렬 연결된 하나의 가변 저항 소자와 하나의 스위칭 소자를 포함할 수 있다. 여기서 상기 가변 저항 소자는 상부 전극, 하부 전극 및 상기 상부 전극과 하부 전극 사이에 있는 전이금속 산화물을 포함할 수 있다. 상기 가변 저항 소자는 온도에 따라 저항 값이 변하는 상 변화물질을 포함할 수 있다.
실시예에 있어서, 상기 제어 회로는 상기 멀티 비트 데이터의 논리적 어드레스가 상기 제2 비트의 물리적 어드레스에 우선하여 상기 제1 비트의 물리적 어드레스에 맵핑된 순서대로 상기 멀티 레벨 셀들에 기입되도록 상기 입출력 회로를 제어할 수 있다.
실시예에 있어서, 멀티 레벨 셀들은 복수의 블록들로 구분되며, 상기 제어 회로는 상기 블록 단위로 상기 순차적 기입 동작이 수행되도록 상기 입출력 회로를 제어할 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 호스트, 복수의 메모리 영역들을 포함하는 메모리 장치 및 컨트롤러를 포함한다. 상기 컨트롤러는 적어도 하나의 변환 레이어를 포함하여 상기 호스트로부터 액세스 요청이 있는 경우 입력 데이터의 논리적 주소들을 상기 복수의 메모리 영역들에 포함되는 복수의 메모리 셀들 각각의 제1 비트의 제1 물리적 어드레스에 우선적으로 매핑한다.
실시예에 있어서, 상기 컨트롤러는 상기 제1 비트의 상기 제1 물리적 어드레 스에 매핑이 완료되면 상기 복수의 메모리 셀들 각각의 제2 비트의 제2 물리적 어드레스에 상기 논리적 주소를 매핑할 수 있다.
실시예에 있어서, 상기 저항성 메모리 장치는 상기 컨트롤러로부터 제공되는 상기 매핑된 제1 물리적 어드레스와 상기 제2 물리적 어드레스의 순서에 따라 상기 입력 데이터의 기입 동작을 수행할 수 있다.
상기 변환 레이어는 블록 매핑을 이용할 수 있다.
상기 변환 레이어는 페이지 매핑을 이용할 수 있다.
실시예에 있어서, 상기 메모리는 제1 변환 레이어 및 제2 변환 레이어를 포함할 수 있다.
실시예에 있어서, 상기 컨트롤러는 상기 호스트로부터 요청이 있을 때마다 상기 논리 주소 정보에 기초하여 상기 액세스 요청의 유형을 판별하는 제어 블록을 더 포함하고, 상기 제어 블록은 상기 판별된 유형에 따라서 서로 다른 매핑을 이용하는 상기 제1 및 제2 변환 레이어 중 하나를 선택할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 저항성 메모리 장치, 메모리 시스템 및 복수의 멀티 비트 셀들을 구비하는 저항성 메모리 장치의 프로그램 방법에서는 멀티 비트 셀들의 제1 비트에 우선적으로 데이터를 기입하므로써 기입 시간과 독출 시간을 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 복수의 멀티 레벨 셀들을 구비하는 저항성 메모리 장치의 기입 방법을 나타내는 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 복수의 멀티 레벨 셀들을 구 비하는 저항성 메모리 장치의 기입 방법에서는 프로그램 데이터가 멀티 레벨 셀들 각각의 제1 비트에 우선적으로 기입된다(S110).
상기 각각의 제1 비트에 기입이 완료되면, 프로그램 데이터가 복수의 멀티 레벨 셀들의 각각의 제2 비트에 순차적으로 기입된다(S120).
또한 도시되지는 않았지만, 멀티 비트 셀들이 각각 3 비트 이상의 데이터를 저장할 수 있다면, 프로그램 데이터가 복수의 멀티 레벨 셀들의 각각의 제2 비트에 순차적으로 기입이 완료된 후, 프로그램 데이터가 멀티 레벨 셀들의 각각의 제3 비트에 순차적으로 기입될 수 있다.
실시예에 있어서, 단계(S110)는 도 2와 같이 구성될 수 있다.
도 2는 단계(S110)를 나타내는 흐름도이다.
먼저, 프로그램 데이터의 논리적 어드레스가 상기 각각의 제1 비트의물리적 어드레스인 제1 물리적 어드레스에 우선적으로 매핑된다(S113).
다음에, 제1 물리적 어드레스에의 매핑이 완료되면, 프로그램 데이터의 논리적 어드레스가 상기 각각의 제2 비트의 물리적 어드레스인 제2 물리적 어드레스에 순차적으로 매핑된다(S115). 어드레스 매핑이 완료되면, 매핑된 물리적 어드레스의 순서에 따라서 프로그램 데이터가 멀티 레벨 셀들에 기입된다(S117).
또한 도시되지는 않았지만, 프로그램 데이터의 논리적 어드레스가 상기 각각의 제2 비트의 물리적 어드레스인 제2 물리적 어드레스에 순차적으로 매핑이 완료되면, 프로그램 데이터의 논리적 어드레스가 멀티 레벨 셀의 각각의 제3 비트의 물리적 어드레스인 제3 물리적 어드레스에 순차적으로 매핑될 수 있다.
도 3은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 기입 방법을 나타내는 개념도이다.
도 3에서는 복수의 워드 단위의 데이터가 하나의 워드 단위씩 물리적 어드레스의 셀들에 저장되는 것을 나타낸다. 여기서 하나의 물리적 어드레스는 하나의 워드 단위 데이터를 저장하기 위한 일련의 멀티 레벨 셀들을 지시한다. 만일 16 비트 길이의 워드 N이 입력되면, 이 워드 N을 구성하는 모든 비트값은 물리적 어드레스 #0을 구성하는 8개 셀들의 LSB와 물리적 어드레스 #1을 구성하는 8개 셀들의 LSB에 저장된다. 워드 N+1을 구성하는 모든 비트값은 물리적 어드레스 #2를 구성하는 8 개 셀들의 LSB와 물리적 어드레스 #3을 구성하는 8개 셀들의 LSB에 저장된다. 워드 N+2를 구성하는 모든 비트값은 물리적 어드레스 #0을 구성하는 8개 셀들의 MSB와 물리적 어드레스 #1을 구성하는 8개 셀들의 LSB에 저장된다. 워드 N+3을 구성하는 모든 비트값은 물리적 어드레스 #2를 구성하는 8 개 셀들의 MSB와 물리적 어드레스 #3을 구성하는 8개 셀들의 MSB에 저장된다. 여기서 N, N+1, N+2, N+3의 워드들은 실시예를 설명하기 위한 것으로, 본 발명의 실시예에 따른 저항성 메모리 장치의 기입 방법은 이에 한정되지 아니하고, 일정 단위(예를 들어 비트 단위, 바이트 단위 등)로 입력되는 데이터에 대하여 적용가능하다.
도 3은 본 발명의 하나의 실시예를 나타내는 것으로, 본 발명의 실시예에 따른 저항성 메모리 장치의 기입 방법에서는 프로그램 데이터의 논리적 어드레스가 우선적으로 멀티 비트 셀의 제1 비트들에 기입되면 되고, 그 기입 순서는 상관이 없다. 즉 프로그램 데이터의 크기는 입력될 때 알 수 있으므로, 물리적 어드레스를 논리적 어드레스로 매핑하는 경우, 제1 물리적 어드레스의 시작 어드레스와 마지막 어드레스를 지정하여, 매핑을 수행할 수 있다. 즉 도 3에서 워드 N을 구성하는 모든 비트값은 물리적 어드레스 #2를 구성하는 8 개 셀들의 LSB와 물리적 어드레스 #3을 구성하는 8개 셀들의 LSB에 저장될 수 있다. 또한 워드 N+1을 구성하는 모든 비트값은 물리적 어드레스 #0을 구성하는 8개 셀들의 LSB와 물리적 어드레스 #1을 구성하는 8개 셀들의 LSB에 저장될 수도 있다.
이와 같이, 본 발명의 일 실시예에 따른 저항성 메모리 장치의 기입 방법에서는 프로그램(입력) 데이터가 멀티 레벨 메모리 셀들의 MSB(제2 비트)보다 LSB(제1 비트)에 우선적으로 기입된다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 저항성 메모리 장치(10), 컨트롤러(20) 및 호스트(30)를 포함한다.
여기서 저항성 메모리 장치(10)는 복수의 멀티 비트 셀들로 구성되는 메모리 셀 어레이를 포함한다.
컨트롤러(20)는 호스트(30)로부터 액세스 요청이 있을 때, 저항성 메모리 장치(10)를 제어하도록 구성된다. 즉, 컨트롤러(20)는 호스트(30)로부터 액세스 요청이 있을 때, 입력 데이터(프로그램 데이터)의 논리적 어드레스를 우선적으로 저항성 메모리 장치(10)의 멀티 비트 셀들의 제1 비트(LSB)의 제1 물리적 어드레스에 매핑한다. 프로그램 데이터의 논리적 어드레스가 제1 비트(LSB)의 제1 물리적 어드레스에 매핑이 완료되면, 컨트롤러(20)는 프로그램 데이터의 논리적 어드레스를 저 항성 메모리 장치(10)의 멀티 비트 셀들의 제2 비트(MSB)의 제2 물리적 어드레스에 순차적으로 매핑한다. 이렇게 매핑된 제1 물리적 어드레스와 제2 물리적 어드레스는 저항성 메모리 장치(10)에 제공된다. 저항성 메모리 장치(10)는 이렇게 매핑된 제1 물리적 어드레스와 제2 물리적 어드레스의 순서대로 프로그램 데이터를 저항성 메모리 장치(10)의 멀티 비트 메모리 셀들의 제1 비트들에 우선적으로 기입한 후 제2 비트들에 순차적으로 기입한다.
이를 위하여 컨트롤러(20)는 제어 블록(23)과 메모리(25)를 포함한다. 메모리(25)에는 적어도 하나 이상의 변환 레이어들(TL1~TLn)이 저장되는데 제어 블록(23)은 이 변환 레이어들(TL1~TLn)을 이용하여 호스트(30)로부터의 요구가 있을 때, 프로그램 데이터의 논리적 어드레스를 멀티 비트 메모리 셀의 물리적 어드레스로 매핑한다.
또한 컨트롤러(20)는 이 변환 레이어들(TL1~TLn)을 이용하여 호스트(30)로부터의 액세스 요청이 저항성 메모리 장치(10)의 어느 영역에 관련된 것인지 여부를 판별할 수 있다. 컨트롤러(20)는 판별된 결과에 따라 변환 레이어들(TL1~TLn) 중 하나를 선택하고, 선택된 변환 레이어에 따라 저항성 메모리 장치(10)의 사상 정보를 관리할 수 있다.
적은 양의 데이터를 쓰고자 할 때는 제어 블록(23)은 페이지 단위로 기입 동작을 수행하도록 이에 적합한 변환 레이어, 예를 들어 페이지 매핑을 따르는 변환 레이어를 선택한다. 선택된 변환 레이어에 따라 페이지 단위로 프로그램 데이터의 논리적 어드레스를 우선적으로 제1 물리적 어드레스들에 매핑한 후 제2 물리적 어 드레스들에 매핑한다. 저항성 메모리 장치(10)는 이에 따라 페이지 단위로 기입 동작을 수행한다.
많은 양의 데이터를 쓰고자 할 때는 제어 블록(23)은 블록 단위로 기입 동작을 수행하도록 이에 적합한 변환 레이어, 예를 들어 블록 매핑을 따르는 변환 레이어를 선택한다. 선택된 변환 레이어에 따라 블록 단위로 프로그램 단위의 논리적 어드레스를 우선적으로 제1 물리적 어드레스들에 매핑한 후, 제2 물리적 어드레스들에 매핑한다. 저항성 메모리 장치(10)는 이에 따라 블록 단위로 기입 동작을 수행한다. 물론 페이지 단위나 블록 단위로 기입 동작을 수행하지 않고 저항성 메모리 장치(10)의 메모리 셀 어레이 영역 전체에 대하여 이러한 방식을 적용할 수 있다.
즉, 본 발명의 실시예에 따른 저항성 메모리 장치(10)에서는 멀티 비트 셀의 각 LSB들에 프로그램 데이터가 우선적으로 기입된다. 따라서 저항성 메모리 장치(10)의 메모리 용량의 50%까지는 멀티 비트 셀들의 각 LSB에 데이터가 기입되므로 기입 속도와 기입 성능을 향상시킬 수 있다. 이에 대하여는 후술한다.
도 5는 본 발명의 일 실시예에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 5를 참조하면, 저항성 메모리 장치(10)는 메모리 셀 어레이(100), 행(row) 선택 회로(110), 열 디코더(120), 센스 증폭기 및 기입 드라이버 등을 포함하는 입출력 회로(400), 제어 회로(500) 및 전압 발생기(600)를 포함한다. 도 5에서는 본 발명의 설명에 필요한 구성만을 도시하였으며, 저항성 메모리 장치(10) 는 어드레스 버퍼, 입출력 버퍼, 프리 디코더(pre-decoder) 및 그 밖의 주변 회로들을 포함할 수 있다.
메모리 셀 어레이(100)는 데이터를 저장하기 위한 복수의 저항성 메모리 셀들을 포함한다. 저항성 메모리 셀들은 워드라인(WL)들을 통하여 연결된 행 선택 회로(110)에 의하여 선택될 수 있다. 도 5에서 워드 라인(WL)과 비트 라인(BL)은 하나의 라인으로 도시되었지만 이는 복수의 워드 라인과 비트 라인을 나타내는 것임을 밝혀둔다.
행 선택 회로(110)는 행 어드레스(ADDX)에 응답하여 기입 동작 또는 독출 동작을 위한 하나의 워드 라인을 선택하기 위한 행 디코더(X-DECODER)를 포함하며, 선택된 워드라인 및 비선택된 워드라인들에 각각의 전압을 인가하기 위한 드라이버(미도시)를 포함할 수 있다. 한편 저항성 메모리 셀들에 기입되거가 저항성 메모리 셀들로부터 독출되는 데이터는 비트라인들(BL)을 통하여 메모리 셀들고 연결되는 열 디코더(120) 및 입출력 회로(400)를 통하여 제어된다.
제어 회로(500)는 모드 신호(MS)에 응답하여 데이터의 입출력 동작을 제어한다. 이러한 모드 신호(MS)는 외부로부터(예를 들어 도 4의 메모리 컨트롤러(30)로부터) 제공될 수도 있고. 어드레스 신호(ADDX, ADDY)에 기초하여 제어 회로(500) 내부에서도 발생할 수 있다.
제어 회로(500)에서 발생하는 제어 신호는 크게 타이밍 제어 신호와 전압 제어 신호로 구분될 수 있다. 타이밍 제어 신호는 기입 인에이블 신호(WEN), 독출 인에이블 신호(REN), 센스 인에이블 신호(SEN), 방전 신호(DIS), 프리차지를 위한 제 2 전압 신호(VC2) 및 제1 및 제2 펄스 발생을 위한 제1 전압 신호(VC1) 등을 포함할 수 있고, 제어 회로(500)는 기입 동작(즉 프로그램 동작)인지 독출 동작인지에 따라 상기 타이밍 제어 신호의 발생 시점 및 활성화 시간 등을 제어한다. 타이밍 제어 신호는 입출력 동작을 제어하기 위하여 행 선택 회로(110), 열 디코더(120) 및 입출력 회로(400)에 제공된다.
전압 제어 신호는 전원 전압(VCC), 프리차지 전압(VPRE), 기준 전압(VREF) 등의 레벨을 나타내는 신호들을 포함할 수 있고, 제어 회로(500)는 기입 동작(즉 프로그램 동작)인지 독출 동작인지에 따라 상기 전압 제어 신호의 발생을 제어한다. 전압 제어 신호는 전압 발생기(600)에 제공되고, 전압 발생기는 전압 제어 신호에 응답하여 입출력 동작을 위한 전압들을 발생한다.
도 6은 도 5의 메모리 셀 어레이를 구성하는 저항성 메모리 셀의 일 예를 나타내는 도면이다.
도 6을 참조하면, 단위 메모리 셀은 비트라인(BL)과 워드라인(WL) 사이에 직렬로 연결된 저항성 소자(RE1) 및 다이오드(D1)를 포함하여 구현될 수 있다. 도 6에 도시된 메모리 셀은 워드라인(WL)과 비트라인(BL) 사이의 전압에 의해 저항성 소자(RE1)의 저항 산포를 제어한다. 도 6에 도시된 메모리 셀은 저항성 소자(RE1)가 단극성인 경우의 구조를 나타내며, 이 경우, 워드라인(WL)과 비트라인(BL) 사이에 일정한 전압들을 인가하여 저항성 소자(RE1)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE1)를 통하여 흐르는 전류의 크기를 조절하여 기입 동작이 수행된다.
도 7은 도 5의 메모리 셀 어레이를 구성하는 저항성 메모리 셀의 다른 예를 나타내는 도면이다.
도 7을 참조하면, 단위 메모리 셀은 비트라인(BL)과 공통소스라인(CSL) 사이에 직렬로 연결된 저항성 소자(RE2) 및 트랜지스터(T1)와 같은 스위칭 소자를 포함하여 구현될 수 있다. 트랜지스터(T1)의 게이트에는 워드라인(WL)이 연결된다. 도 7에 도시된 메모리 셀은 공통소스라인(CSL) 과 비트라인(BL) 사이의 전압에 의해 저항성 소자(RE2)의 저항 산포를 제어한다. 도 7에 도시된 메모리 셀은 저항성 소자(RE2)가 단극성인 경우뿐만 아니라 양극성인 경우에도 이용될 수 있는 구조를 나타낸다.
저항성 소자(RE2)가 단극성인 경우에는 인가되는 전압 또는 전류의 크기에 의해 저항값이 가변되지만, 양극성인 경우에는 전압 또는 전류의 크기 및 방향에 의해 저항값이 가변될 수 있다. 도 7에 도시된 메모리 셀은 공통소스라인(CSL) 과 비트라인(BL) 사이에 일정한 전압들을 인가하여 저항성 소자(RE2)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE1)를 통하여 흐르는 전류의 크기를 조절하여 기입 동작이 수행될 수도 있다.
도 8은 도 6 및 도 7의 저항성 메모리 셀들에 포함되는 단극성 저항 소자의 일 예를 나타내는 도면이다.
도 8을 참조하면, 저항성 소자(RE1, RE2)는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 저항성 물질을 포함한다. 전극(E1, E2)으로는 탄탈(Ta) 또는 백금(Pt) 등이 사용될 수 있다. 저항성 물질은 코발트 산화 물 등의 전이금속 산화물(VR) 또는 GexSbyTez 등의 상변화 물질(phase change material)(GST)을 포함할 수 있다. 상변화 물질(GST)은 온도 및 가열 시간에 따라 결정질 상태(AMORPHOUS STATE) 또는 비정질 상태(CRYSTALLINE STATE)가 되며 저항 값이 변화한다.
일반적으로 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory)을 구분하기도 하지만, 이를 통틀어 저항성 메모리(Resistive Memory)라 칭하기로 한다. 본 발명의 일 실시예에 따른 입출력 제어 방법은 PRAM, RRAM, MRAM을 포함하는 다양한 저항성 메모리에 적용될 수 있다.
상부 전극(E1)과 하부 전극(E2) 사이에 존재하는 저항성 물질은 안정한 복수의 저항 상태의 구현을 통한 메모리 특성을 가지며, 서로 다른 특성을 나타내는 여러 가지 물질들이 연구되고 있다.
예를 들어, NDR(Negative Differential Resistance) 특성을 보이는 이성분계 산화물의 경우, 소자에 가해진 전압이 증가하여 리셋 전압(Vreset)이 되는 시점에서 저항이 급격히 증가하는 NDR 특성을 나타낸다. 이후 일정 전압까지는 저항이 큰 상태를 유지하다가 셋 전압(Vset)이 되는 시점에서 다시 저항이 낮은 상태로 변화하게 된다. 이러한 NDR 특성을 보이는 이성분계 산화물의 경우에는 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전 압(Vset)이 더 크다.
한편 GeSbTe와 같은 Telluride 화합물을 이용한 Chalcogenide 물질은 낮은 전압상태에서는 높은 저항을 갖지만, 충분히 큰 전압을 인가하면 저항이 낮은 상태로 변화한다. 이러한 Chalcogenide 물질은 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전압(Vset)이 더 작다. 이와 같은 각 물질의 특성에 맞는 셋 전압(Vset)과 리셋 전압(Vreset)을 인가하여 저항이 작은 온 상태(On-State) 및 저항이 큰 오프 상태(Off-State)를 메모리 셀에 기입할 수 있다.
도 9는 도 7의 저항성 메모리 셀에 포함되는 양극성 저항 소자의 일 예를 나타내는 도면이다.
저항성 소자(RE1, RE2)는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 나노믹(NOM;non-ohmic) 물질 및 저항성 물질(RM)을 포함한다. 이 경우에는 상부 전극(E1)과 하부 전극(E2)에 서로 반대 방향의 전압을 인가함으로써, 즉 인가 전압의 극성에 따라서, 메모리 셀의 온 상태 또는 오프 상태를 구현할 수 있다.
도 10은 도 5의 입출력 회로의 일 예를 나타내는 회로도이다. 도 5에서는 입출력 회로에 포함되는 센스 증폭기 및 기입 드라이버를 도시하였다. 상기 입출력 회로는 비트라인당 하나씩 연결된다.
도 10을 참조하면, 행 어드레스(ADDX)에 기초하여 선택된 하나의 워드라인(WLi)과 열 어드레스(ADDY)에 기초하여 선택된 하나의 비트라인(BLi)에 연결된 하나의 메모리 셀(MCi)이 도시되어 있다. 여기서 메모리 셀(MCi)은 도 6에서 설명한 구조를 갖는다. 메모리 셀(MCi)과 입출력 회로(400)는 비트라인 선택 트랜지스터(Ty)에 의하여 연결된다. 이러한 비트 라인 선택 트랜지스터(Ty)는 열 어드레스(LYi) 신호에 응답하여 메모리 셀(MCi)과 입출력 회로(400)를 연결한다. 이러한 비트 라인 선택 트랜지스터(Ty)는 도 5의 열 디코더(120)에 복수 개 포함될 수 있다.
또한 도 10에는 이러한 구조의 메모리 셀(MCi)에 적용될 수 있는 일 예로서, 데이터 저장하기 위한 기입 드라이버(410) 및 메모리 셀(MCi)에 저장된 데이터를 독출하기 위한 센스 증폭기(450)가 도시되어 있다. 도 10의 구성은 단극성 메모리 셀의 경우에 적용될 수 있다. 도 10에 대한 설명에서는 비트라인 선택 트랜지스터(Ty)가 온 된 경우를 설명한다.
기입 드라이버(410)는 제1 내지 제5 트랜지스터들(T11, T12, T13, T14, T15), 및 래치 회로(312)를 포함하여 구현될 수 있다. 제1 및 제2 트랜지스터(T11, T12)는 커런트 미러(412)를 구성하고, 커런트 미러(414)와 제3 트랜지스터(T13)는 펄스 제공부(412)를 구성한다. 독출 인에이블 신호(WEN)가 논리 하이로 활성화되면 제5 트랜지스터(T15)가 턴온되고 기입 드라이버(410)와 비트라인(BLi)이 전기적으로 연결된다. 제1 및 제2 트랜지스터들(T11, T12)은 전류 미러 구조를 형성하고, 제3 트랜지스터(T13)의 게이트에 인가되는 제1 제어 전압(VC1)에 응답하여 전류 펄스(Ip)가 커런트 미러(412)로부터 메모리 셀(MCi)에 인가되고 이 전류 펄스(Ip)로 인한 셋 전압(Vset) 또는 리셋 전압(Vreset)이 저항성 소자(RE1)의 양단에 인가 된다.
래치 회로(416)는 기입 제어 신호(CSR)에 응답하여 입력 비트(DIi)의 논리 레벨에 따라 제4 트랜지스터(T14)가 선택적으로 턴온될 수 있도록 게이트 전압을 출력한다. 예를 들어, 기입 제어 신호(CSR)가 저항이 작은 온 상태로의 기입 동작을 나타내는 경우, 제1 제어 전압(VC1)은 셋 전압(Vset)에 상응하고, 래치 회로(416)는 입력 비트(DIi)가 0이면 제4 트랜지스터(T14)가 턴온되고 입력 비트(DIi)가 1이면 제4 트랜지스터(T14)가 턴오프되도록 게이트 전압을 출력할 수 있다. 반대로 기입 제어 신호(CSR)가 저항이 큰 오프 상태로의 기입 동작을 나타내는 경우, 바이어스 전압(VB)은 리셋 전압(Vreset)에 상응하고, 래치 회로(312)는 입력 비트(DIi)가 1이면 제4 트랜지스터(T14)가 턴온되고 입력 비트(DIi)가 0이면 제4 트랜지스터(T14)가 턴오프되도록 게이트 전압을 출력할 수 있다.
센스 증폭기(450)는 제1 내지 제3 트랜지스터(T51, T52, T53) 및 비교기(352)를 포함하여 구현될 수 있다. 제2 및 제3 트랜지스터(T52, T53)는 프리차지 회로(452)를 구성한다. 독출 인에이블 신호(REN)가 논리 하이로 활성화되면 제1 트랜지스터(T51)가 턴온되고 센스 증폭기(450)와 비트라인(BLi)이 전기적으로 연결된다. 방전 신호(DIS)가 논리 하이로 활성화되면, 제3 트랜지스터(T53)가 턴온되고 비트라인(BLi)이 접지 전압으로 초기화될 수 있다.
제2 제어 전압(VC2), 즉 프리차지 신호(PRE)가 논리 로우로 활성화되면, 제2 트랜지스터(T52)가 턴온되고 비트라인(BLi)이 프리차지 전압(VPRE)으로 충전될 수 있다. 비교기(454)는 독출된 전압(Vr)과 기준 전압(VREF)를 비교하여 메모리 셀(MCi)이 온 상태 또는 오프 상태인지를 나타내는 출력 비트(DOi)를 발생한다. 출력 비트(DOi)는 독출 동작의 경우에는 외부로 제공되며, 기입이 완료되었는지를 판별하는 검증 (독출) 동작의 경우에는 기입의 성공/실패 여부를 나타내는 패스/페일 신호(P/F)로서 래치 회로(312)에 제공된다. 또한 상기 패스/페일 신호(P/F)는 도 5의 제어 회로(500)에 제공되고 제어 회로(500)는 제공된 패스/페일 신호(P/F)에 기초하여 전압 제어신호(VCS)로 전압 발생기(600)를 제어하여 제1 제어 전압(VC1)의 크기를 증가시킬 수 있다. 제1 제어 전압(VC1)의 크기가 증가되면 메모리 셀(MCi)에 제공되는 전류 펄스(Ip)의 크기도 증가하게 된다. 상기 패스/페일 신호(P/F)는 동일한 워드 라인에 연결된 메모리 셀들 각각에 연결된 센스 증폭기에서 도 5의 제어 회로(500)에 제공된다. 따라서 도 5의 제어 회로(500)는 각각의 센스 증폭기에서 제공되는 패스/페일 신호(P/F)가 하나라도 페일(F)을 나타내면 전압 제어신호(VCS)로 전압 발생기(600)를 제어하여 제1 제어 전압(VC1)의 크기를 증가시켜 기입 드라이버(410)가 기입 동작을 수행하도록 한다.
래치 회로(416)는 상기 패스/페일 신호(P/F)가 기입이 완료되었음을 나타내는 경우 입력 비트(DIi)에 관계없이 제4 트랜지스터(T14)를 턴오프시켜 해당 메모리 셀의 기입 동작을 중단시킨다.
도 10의 기입 드라이버(410)는 도 4의 컨트롤러(20)에서 매핑된 제1 물리적 어드레스와 제2 물리적 어드레스의 순서에 따라 메모리 셀(MCi)에 기입 동작을 수행한다. 이러한 제1 물리적 어드레스와 제2 물리적 어드레스는 도 5의 행 선택 회로(100)와 열 디코더(120)에 제공될 수 있다.
도 11은 본 발명의 일 실시예에 따른 프로그램 데이터의 논리적 어드레스와 멀티 비트 셀들의 물리적 어드레스들을 나타낸다.
도 11을 참조하면, 일정 단위, 예를 들어 4 비트 단위의 논리적 어드레스들(710)이 도 4의 컨트롤러(20)에 의하여 제1 물리적 어드레스들(720)과 제2 물리적 어드레스들(730)로 서로 분리되어 매핑되는 것을 알 수 있다. 즉 N, N+1에 해당하는 데이터들은 제1 물리적 어드레스들(720)에 해당하는 멀티 비트 셀들의 제1 비트들(LSB)들에 기입되고, N+2, N+3에 해당하는 데이터들은 제2 물리적 어드레스들(730)에 해당하는 멀티 비트 셀들의 제2 비트들(MSB)들에 기입된다.
도 11의 실시예에서는 멀티 비트 셀들의 물리적 어드레스들이 각각 4비트로 구성되는 경우를 설명하였는데 프로그램 데이터의 크기에 따라서 물리적 어드레스는 4 비트 이상으로 구성될 수 있다. 또한 물리적 어드레스의 첫 번째 비트(731)로 LSB와 MSB를 구분할 수 있다. 즉 첫 번째 비트(731)가 0이면 LSB에 해당하고, 첫 번째 비트가 1이면 MSB에 해당할 수 있다. 또한 두 번째 비트(732)로 메모리 셀 어레이(100)의 블록을 지정할 수 있다. 또한 세 번째 비트(733)로 메모리 셀 어레이(110)의 블록의 페이지를 지정할 있다. 또한 두 번째 비트(732)와 세 번째 비트(733)로 메모리 셀 어레이(100)의 블록을 지정할 수 있다. 따라서 본 발명의 실시예에 따르는 저항성 메모리 장치(10)에서는 페이지 단위나 블록 단위로 이러한 기입 동작을 수행할 수 있다.
도 12a는 저항성 메모리 장치에 LSB가 기입된 경우의 저항 산포를 나타내는 도면이다.
도 12a를 참조하면, 저항성 메모리 장치에 LSB가 기입된 경우에는 제1 LSB(LSB1)과 제2 LSB(LSB2)의 저항 산포가 상당히 차이가 나기 때문에 독출 마진(RM)도 크고, 독출 동작은 두 저항 산포의 중간값(RD1)에 해당하는 독출 기준 전압을 이용하여 수행될 수 있다. 또한 검증 동작도 독출 마진(RM)의 차이만큼의 전압 차이를 가지는 검증 전압(VF1, VF2)를 이용하여 수행될 수 있다. 따라서 독출 마진(RM1)이 크므로 기입 동작 및 독출 동작이 신뢰성을 가지고 효율적으로 수행될 수 있다.즉 독출 전압(RD1)을 인가하여 멀티 레벨 셀의 LSB를 판별할 수 있다. 하나의 독출 전압(RD1)만으로 LSB를 판별할 수 있으므로 독출 시간을 감소시킬 수 있다.
도 12b는 저항성 메모리 장치에 MSB가 기입된 경우의 저항 산포를 나타낸다.
도 12a와 도 12b를 참조하면, 도 12a에서와 같이 저항성 메모리 장치의 각 멀티 비트 셀에 LSB가 기입된다. 여기서 제1 LSB(LSB1)는 "1"에 해당하고, 제2 LSB(LSB2)는 '0'에 해당한다. LSB의 기입이 완료되면, 각 멀티 비트 셀에 MSB가 기입된다. MSB가 기입되면, 각 멀티 비트 메모리 셀은 "11", "01", "00", "10" 중의 어느 하나의 상태를 갖는다.
MSB의 기입은 LSB 기입 후에 이루어지기 때문에 일반적으로 MSB 기입에 시간이 더 많이 걸리고, 독출 전압(RD1, RD2, RD3)과 검증 전압(VF1, VF2, VF3, VF4)의 전압 레벨 차이도 LSB의 경우보다 더 작게 된다. 즉 독출 마진(RM2)이 LSB의 경우보다 더 작기 때문에 MSB의 독출 동작은 LSB의 독출 동작보다 신뢰성이 떨어질 수 있다.
MSB의 독출 동작은 멀티 레벨 셀의 워드 라인에 독출 전압(RD1, RD2, RD3)을 순차적으로 인가하여 멀티 레벨 셀의 전압의 크기를 센싱하여 멀티 레벨 셀의 논리 상태를 판별할 수 있다. 즉, 독출 전압(RD1, RD2, RD3)을 순차적으로 멀티 레벨 셀과 연결된 워드 라인에 인가하여 멀티 레벨 셀의 전압을 센싱한다. 센싱한 전압의 크기를 복수의 기준 전압들과 비교하여 멀티 레벨 셀의 저항 상태를 판별할 수 있다. 판별된 멀티 레벨 셀의 저항 상태에 따라 멀티 레벨 셀의 MSB 데이터를 판별할 수 있다. 이와 같이 MSB의 독출은 독출 전압(RD1, RD2, RD3)에 따른 멀티 레벨 셀의 전압 값을 비교하여야 하므로 LSB의 독출보다 시간이 더 걸리게 된다. 따라서 본 발명의 실시예들에서는 프로그램 데이터를 우선적으로 LSB에 기입하므로 기입 시간과 독출 시간을 모두 감소시킬 수 있고, 또한 성능을 향상시킬 수 있다.
본 발명은 대용량의 저항성 메모리 장치 및 메모리 시스템에 유용하게 이용되어 기입 시간 및 독출 시간을 감소시킬 수 있어 성능향상에 도움이 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 복수의 멀티 레벨 셀들을 구비하는 저항성 메모리 장치의 기입 방법을 나타내는 흐름도이다.
도 2는 단계(S110)를 나타내는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 기입 방법을 나타내는 개념도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 저항성 메모리 장치를 나타내는 블록도이다.
도 6은 도 5의 메모리 셀 어레이를 구성하는 저항성 메모리 셀의 일 예를 나타내는 도면이다.
도 7은 도 5의 메모리 셀 어레이를 구성하는 저항성 메모리 셀의 다른 예를 나타내는 도면이다.
도 8은 도 6 및 도 7의 저항성 메모리 셀들에 포함되는 단극성 저항 소자의 일 예를 나타내는 도면이다.
도 9는 도 7의 저항성 메모리 셀에 포함되는 양극성 저항 소자의 일 예를 나타내는 도면이다.
도 10은 도 5의 입출력 회로의 일 예를 나타내는 회로도이다. 도 5에서는 입출력 회로에 포함되는 센스 증폭기 및 기입 드라이버를 도시하였다. 상기 입출력 회로는 비트라인당 하나씩 연결된다.
도 11은 본 발명의 일 실시예에 따른 프로그램 데이터의 논리적 어드레스와 멀티 비트 셀들의 물리적 어드레스들을 나타낸다.
도 12a는 저항성 메모리 장치에 LSB가 기입된 경우의 저항 산포를 나타내는 도면이다.
도 12b는 저항성 메모리 장치에 MSB가 기입된 경우의 저항 산포를 나타낸다.

Claims (20)

  1. 복수의 멀티 레벨 셀들을 구비하는 저항성 메모리 장치의 기입 방법에 있어서,
    프로그램 데이터를 상기 복수의 멀티 레벨 셀들 각각의 제1 비트에 우선적으로 기입하는 단계; 및
    상기 각각의 제1 비트에 기입이 완료되면, 상기 프로그램 데이터를 상기 복수의 멀티 레벨 셀들의 각각의 제2 비트에 순차적으로 기입하는 단계를 포함하는 저항성 메모리 장치의 기입 방법.
  2. 제1항에 있어서,
    상기 제1 비트에 우선적으로 기입하는 단계는,
    상기 프로그램 데이터의 논리적 어드레스를 상기 각각의 제1 비트의 제1 물리적 어드레스에 우선적으로 맵핑하는 단계; 및
    상기 제1 비트의 물리적 어드레스에 맵핑이 완료되면, 상기 프로그램 데이터의 논리적 어드레스를 상기 각각의 제2 비트의 제2 물리적 어드레스에 순차적으로 맵핑하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 장치의 기입 방법.
  3. 제2항에 있어서, 상기 우선적으로 기입하는 단계는,
    상기 맵핑된 제1 물리적 어드레스와 상기 제2 물리적 어드레스의 순서에 따 라 상기 프로그램 데이터를 기입하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치의 기입 방법.
  4. 제1항에 있어서, 상기 복수의 메모리 셀들은 복수의 블록들로 구분되며,
    상기 각각의 제1 비트를 순차적으로 기입하는 단계와 상기 각각의 제2 비트를 순차적으로 기입하는 단계는 상기 블록 단위로 수행되는 것을 특징으로 하는 저항성 메모리 장치의 기입 방법.
  5. 제1항에 있어서, 상기 복수의 메모리 셀들은 복수의 블록들로 구분되고, 상기 복수의 블록들은 복수의 페이지들을 포함하고,
    상기 각각의 제1 비트를 순차적으로 기입하는 단계와 상기 각각의 제2 비트를 순차적으로 기입하는 단계는 상기 페이지 단위로 수행되는 것을 특징으로 하는 저항성 메모리 장치의 기입 방법.
  6. 제1항에 있어서, 상기 각각의 제2 비트에 기입이 완료되면, 상기 프로그램 데이터를 상기 복수의 멀티 레벨 셀들 각각의 제3 비트에 순차적으로 기입하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치의 기입 방법.
  7. 멀티 비트 데이터를 저장할 수 있는 복수의 멀티 레벨 셀들을 구비하는 메모리 셀 어레이;
    상기 복수의 멀티 레벨 셀들에 비트 라인 선택 트랜지스터를 통하여 연결되며, 상기 멀티 레벨 셀들에 대한 기입 동작 및 독출 동작을 수행하는 입/출력 회로; 및
    어드레스 신호에 기초하여 프로그램 데이터가 상기 멀티 레벨 셀들 각각의 제1 비트에 우선적으로 기입된 후, 상기 멀티 레벨 셀들 각각의 제2 비트에 기입되도록 상기 입/출력 회로를 제어하는 제어 회로를 포함하는 저항성 메모리 장치.
  8. 제7항에 있어서, 상기 멀티 레벨 셀들 각각은 가변 저항 메모리 셀인 것을 특징으로 하는 저항성 메모리 장치.
  9. 제7항에 있어서, 상기 멀티 레벨 셀들 각각은 서로 직렬 연결된 하나의 가변 저항 소자와 하나의 스위칭 소자를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제9항에 있어서, 상기 가변 저항 소자는 상부 전극, 하부 전극 및 상기 상부 전극과 하부 전극 사이에 있는 전이금속 산화물을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  11. 제9항에 있어서, 상기 가변 저항 소자는 온도에 따라 저항 값이 변하는 상 변화물질을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  12. 제7항에 있어서, 상기 제어 회로는,
    상기 멀티 비트 데이터의 논리적 어드레스가 상기 제2 비트의 물리적 어드레스에 우선하여 상기 제1 비트의 물리적 어드레스에 맵핑된 순서대로 상기 멀티 레벨 셀들에 기입되도록 상기 입출력 회로를 제어하는 것을 특징으로 하는 저항성 메모리 장치.
  13. 제7항에 있어서, 상기 멀티 레벨 셀들은 복수의 블록들로 구분되며, 상기 제어 회로는 상기 블록 단위로 상기 순차적 기입 동작이 수행되도록 상기 입출력 회로를 제어하는 것을 특징으로 하는 저항성 메모리 장치.
  14. 호스트;
    복수의 메모리 영역들을 포함하는 저항성 메모리 장치; 및
    적어도 하나의 변환 레이어가 저장되는 메모리를 포함하여 상기 호스트로부터 액세스 요청이 있는 경우 입력 데이터의 논리적 주소들을 상기 복수의 메모리 영역들에 포함되는 복수의 메모리 셀들 각각의 제1 비트의 제1 물리적 어드레스에 우선적으로 매핑하는 컨트롤러를 포함하는 저항성 메모리 시스템.
  15. 제14항에 있어서, 상기 컨트롤러는 상기 제1 비트의 상기 제1 물리적 어드레스에 매핑이 완료되면 상기 복수의 메모리 셀들 각각의 제2 비트의 제2 물리적 어 드레스에 상기 논리적 주소를 매핑하는 것을 특징으로 하는 저항성 메모리 시스템.
  16. 제15항에 있어서, 상기 저항성 메모리 장치는 상기 컨트롤러로부터 제공되는 상기 매핑된 제1 물리적 어드레스와 상기 제2 물리적 어드레스의 순서에 따라 상기 입력 데이터의 기입 동작을 수행하는 것을 특징으로 하는 저항성 메모리 시스템.
  17. 제14항에 있어서, 상기 변환 레이어는 블록 매핑을 이용하는 것을 특징으로 하는 저항성 메모리 시스템.
  18. 제14항에 있어서, 상기 변환 레이어는 페이지 매핑을 이용하는 것을 특징으로 하는 저항성 메모리 시스템.
  19. 제14항에 있어서, 상기 메모리는 제1 변환 레이어 및 제2 변환 레이어를 포함하는 것을 특징으로 하는 저항성 메모리 시스템.
  20. 제19항에 있어서, 상기 컨트롤러는 상기 호스트로부터 요청이 있을 때마다 상기 논리 주소 정보에 기초하여 상기 액세스 요청의 유형을 판별하는 제어 블록을 더 포함하고, 상기 제어 블록은 상기 판별된 유형에 따라서 서로 다른 매핑을 이용하는 상기 제1 및 제2 변환 레이어 중 하나를 선택하는 것을 특징으로 하는 저항성 메모리 시스템.
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