TWI649751B - 包括記憶體及其操作之裝置及方法 - Google Patents

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Abstract

本文中揭示一種記憶體單元。該記憶體單元可充當一經組合選擇器器件與記憶體元件兩者。可藉由施加具有不同極性之寫入脈衝來程式化該記憶體單元。不同極性之該等寫入脈衝可將不同邏輯狀態程式化至該記憶體單元中。可藉由全部具有相同極性之讀取脈衝來讀取該記憶體單元。可藉由在施加該等讀取脈衝時觀察不同的臨限電壓來偵測該記憶體單元的該邏輯狀態。該等不同臨限電壓可回應於該等寫入脈衝之該等不同極性。

Description

包括記憶體及其操作之裝置及方法
傳統記憶體單元包括用來儲存一邏輯狀態之一記憶體元件，及一選擇器器件。該記憶體元件及該選擇器器件可在具有一交叉點架構之一記憶體陣列中位於一第一信號線(例如，字線)與一第二信號線(例如，位元線)之一交叉點處。在某些架構中，該選擇器可耦合至該字線且該記憶體元件可耦合至該位元線。該選擇器器件可減少洩漏電流且允許用於讀取資料及/或寫入資料之一單個記憶體元件之選擇。然而，單獨記憶體元件及選擇器器件之使用增加在記憶體器件之製作期間必須形成之材料及/或層之數目，因而增加結構及製作程式之複雜度。此外，啟動該選擇器器件及對該記憶體元件進行寫入或讀取可需要提供高電壓及/或長持續時間脈衝，此可增加該記憶體器件之電力消耗。
根據本發明之一實施例之一實例性裝置可包括：一記憶體單元，其可經組態以儲存一邏輯狀態；一第一記憶體存取線，其耦合至該記憶體單元；及一第二記憶體存取線，其耦合至該記憶體單元，其中該第一記憶體存取線及該第二記憶體存取線可經組態以跨越該記憶體單元提供具有一第一極性之一第一電壓以將一第一邏輯狀態寫入至該記憶體單元，且該第一記憶體存取線及該第二記憶體存取線可進一步經組態以跨越該記憶體單元提供具有一第二極性之一第二電壓以將一第二邏輯狀態寫入至該記憶體單元。 根據本發明之一實施例之另一實例性裝置可包括：一記憶體單元，其可經組態以回應於一讀取操作而在處於一第一邏輯狀態中時展現一第一臨限電壓且在處於一第二邏輯狀態中時展現一第二臨限電壓，其中該記憶體單元可經組態以充當一記憶體元件及一選擇器器件；一第一記憶體存取線，其耦合至該記憶體單元；及一第二記憶體存取線，其耦合至該記憶體單元，其中該第一記憶體存取線及該第二記憶體存取線可經組態以在該讀取操作期間提供一讀取脈衝，該讀取脈衝具有一第一極性。 根據本發明之一實施例之一實例性方法可包括：將具有一第一極性之一讀取脈衝施加至一記憶體單元，其中一第一邏輯狀態或一第二邏輯狀態可寫入至該記憶體單元，其中該第一邏輯狀態可回應於具有該第一極性之一寫入脈衝而被寫入且該第二邏輯狀態可回應於具有一第二極性之該寫入脈衝而被寫入；回應於該讀取脈衝而感測穿過該記憶體單元之一電流；及基於穿過該記憶體單元之該電流而判定該記憶體單元係處於該第一邏輯狀態中還是該第二邏輯狀態中。 根據本發明之一實施例之另一實例性方法可包括：將具有一第一極性之一第一讀取脈衝施加至一記憶體單元，其中可已藉助具有該第一極性或一第二極性之一寫入脈衝將該記憶體單元程式化至一邏輯狀態；回應於該第一讀取脈衝而感測該記憶體單元之一第一臨限電壓；將具有該第一極性之一第二讀取脈衝施加至該記憶體單元；回應於該第二讀取脈衝而感測該記憶體單元之一第二臨限電壓；計算該第一臨限電壓與該第二臨限電壓之間的一差；及判定該記憶體單元之該邏輯狀態，其中該邏輯狀態在該差低於一臨限值時經判定為一第一狀態且該邏輯狀態在該差高於該臨限值時經判定為一第二狀態。
下文陳述特定細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者將明白，可在不具有此等特定細節之情況下實踐本發明之實施例。此外，本文中所闡述之本發明之特定實施例以實例方式提供且不應用來將本發明之範疇限制於此等特定實施例。在其他例項中，未詳細展示眾所周知之電路、控制信號、時序協定及軟體操作以避免不必要地使本發明模糊。 可實施利用展現特定臨限電壓性質之一記憶體單元的一記憶體陣列。藉由展現特定臨限電壓性質，意味該記憶體單元可具有或可似乎具有一特定臨限電壓。該記憶體單元在展現特定臨限電壓性質時可經歷或可不經歷一臨限值事件。由該記憶體單元展現之該臨限電壓可取決於跨越該單元施加之讀取脈衝及寫入脈衝之相對電壓極性。舉例而言，若以相同電壓極性對該記憶體單元進行寫入且然後讀取該記憶體單元，則該記憶體單元在被讀取時可展現一第一臨限電壓。若以不同(例如，相反)電壓極性對該記憶體單元進行寫入且然後讀取該記憶體單元，則該記憶體單元在被讀取時可展現一第二臨限電壓。該記憶體單元之該等臨限電壓性質可允許該記憶體單元充當一選擇器器件及一記憶體元件。在某些實施例中，該記憶體單元可包括在電極之間的一單個材料層。此一記憶體單元結構可促進一交叉點記憶體陣列及/或其他記憶體架構之一簡化架構。該簡化架構可需要較少層，此可在製造期間減少處理步驟。 可對應於一或多個資料位元之一邏輯狀態可寫入至該記憶體單元。可藉由施加不同極性之電壓而對該記憶體單元進行寫入。可藉由施加一單個極性之電壓而讀取該記憶體單元。該等寫入及讀取協定可利用因不同極性而產生的該記憶體單元之不同臨限電壓。該記憶體單元可需要短的相對低功率脈衝來讀取及寫入。在某些實施例中，該記憶體單元可包括一硫屬化物材料。然而，該硫屬化物材料在讀取及/或寫入期間可經歷或可不經歷一相變。在某些實施例中，該硫屬化物材料可並非係一相變材料。與傳統相變記憶體架構相比較，該記憶體單元可具有較少熱干擾。 圖1係根據本發明之一實施例之一記憶體陣列100之一部分之一圖解說明。記憶體陣列100可包括一第一存取線105及一第二存取線125。為了參考方便，該第一存取線可稱為一字線(WL)且該第二存取線可稱為一位元線(BL) 125。如圖1中所展示，WL 105垂直於BL 125。如圖1中所展示，WL 105平行於頁面延伸且BL 125延伸至頁面中。一記憶體單元115可位於WL 105與BL 125之一相交點處。記憶體單元115可藉由一第一電極110耦合至WL 105且藉由一第二電極120耦合至BL 125。記憶體單元115可包括一相變材料層。在某些實施例中，硫屬化物可係相變材料。在某些實施例中，記憶體單元115可包括一種三元組合物，該三元組合物可包括硒(Se)、砷(As)及鍺(Ge)。在某些實施例中，記憶體單元115可包括一種四元組合物，該四元組合物可包括矽(Si)、Se、As及Ge。亦可使用其他材料。記憶體單元115可充當一選擇器器件及一記憶體元件兩者。 可藉由一寫入操作對記憶體單元115進行寫入，以儲存至少兩種不同邏輯狀態(例如，「1」、「0」)中之一者。在某些實施例中，不同邏輯狀態可由記憶體單元115之不同臨限電壓(VTH )表示。舉例而言，一「1」邏輯狀態可由一第一VTH 表示，且一「0」邏輯狀態可由一第二VTH 表示。記憶體單元115所展現之臨限電壓可係基於在一寫入操作期間被施加至記憶體單元115之一寫入脈衝之一極性及在一讀取操作期間被施加至記憶體單元115之一讀取脈衝之一極性。可使用第一存取線105及第二存取線125將該寫入脈衝及該讀取脈衝施加至記憶體單元115。 在某些實施例中，記憶體單元115可經組態為BL 125與WL 105之間的一雙端子器件。一第一邏輯狀態可藉由跨越記憶體單元115以一第一極性施加一電壓(例如，一寫入脈衝)來寫入至記憶體單元115。一第二邏輯狀態可藉由跨越記憶體單元115以可與該第一極性相反之一第二極性施加一電壓(例如，一寫入脈衝)來寫入至記憶體單元115。記憶體單元115係藉由跨越端子施加一電壓(例如，一讀取脈衝)而被讀取。在某些實施例中，記憶體單元115藉由跨越記憶體單元115以第一極性施加一電壓而被讀取。在其他實施例中，記憶體單元115藉由跨越記憶體單元115以第二極性施加一電壓而被讀取。記憶體單元115可總是以相同極性被讀取。當藉助於呈與對記憶體單元115進行寫入相同之電壓極性之一電壓讀取記憶體單元115時，記憶體單元115可展現一第一VTH 。當藉助於呈與寫入記憶體單元115相反之電壓極性之一電壓讀取記憶體單元115時，記憶體單元可展現一第二VTH 。不同臨限電壓可被用來表示不同邏輯狀態。 當記憶體單元115係一雙端子器件時，端子之間之電壓的相對值判定跨越記憶體單元115施加之電壓的量值及極性。舉例而言，將3V之一電壓提供至BL 125且將0V之一電壓提供至WL 105產生與在BL 125處提供6V之一電壓且在WL 105處提供3V之一電壓相同的電壓量值及極性。在某些實施例中，其他非負(例如，0V或更大)、負及/或正電壓可被提供至記憶體存取線。如本文中所使用，正向極性指示BL 125經設定處於比WL 105高之一電壓，且反向極性指示BL 125經設定處於比WL 105低之一電壓。然而，「正向」及「反向」極性之使用係藉由實例之方式，且本發明之實施例不限於本文中所闡述之特定極性方向之彼等實施例。 圖2係根據本發明之一實施例之一記憶體單元之臨限電壓VTH1 、VTH0 針對兩種邏輯狀態State1 、State0 之一電壓圖表200。該記憶體單元之該等臨限電壓係在讀取該記憶體單元時觀察到的臨限電壓。可使用呈每次讀取記憶體單元時相同之極性(舉例而言，呈正向極性)之一讀取電壓來讀取記憶體單元。當以與讀取電壓相同之極性對記憶體單元進行寫入時，可在記憶體單元中觀察到VTH1 。此可對應於邏輯State1 。舉例而言，可已經以一正向極性對記憶體單元進行寫入，且然後以正向極性讀取記憶體單元。相反地，當以與讀取電壓相反之極性對記憶體單元進行寫入時，可在記憶體單元中觀察到VTH0 。舉例而言，可已經以一反向極性對記憶體單元進行寫入，且然後以一正向極性讀取記憶體單元。如由圖2所圖解說明，在某些實施例中，與以相同極性寫入及讀取之記憶體單元相比較，以相反極性寫入及讀取之記憶體單元可觀察到不同臨限電壓。 圖3A至圖3C係根據本發明之實施例之在藉由讀取脈衝讀取時記憶體單元之臨限電壓的電壓圖表。在某些實施例中，可使用圖1中所圖解說明之記憶體單元115來實施該等記憶體單元。一讀取脈衝可係經施加至記憶體單元達一段時間(例如，10 ns至50 ns)之一電壓。可藉由將一第一電壓提供至一位元線且將一第二電壓提供至一對應字線來施加該讀取脈衝。在某些實施例中，可總是以相同極性來施加讀取脈衝(例如，所有讀取脈衝展現正向極性，所有讀取脈衝展現反向極性)。 圖3A係根據本發明之一實施例之處於State1 中之一記憶體單元之臨限電壓之一電壓圖表300A。圖3A圖解說明經施加至處於State1 中之記憶體單元的兩個讀取脈衝。一第一讀取脈衝Read1 可被施加至記憶體單元。可已經以具有與Read1 之極性相同之極性之一寫入脈衝對記憶體單元進行寫入。Read1 可具有大於處於State1 中之記憶體單元之臨限電壓之一電壓。當施加Read1 時，記憶體單元展現臨限電壓VTH1 ，此對應於State1 。一第二讀取脈衝Read2 可被施加至記憶體單元。Read2 具有與Read1 相同之極性。當施加Read2 時，記憶體單元展現臨限電壓VTH1 ，此對應於State1 。當讀取脈衝具有與對記憶體單元進行寫入之極性相同之極性(例如，以正向極性來寫入、以正向極性來讀取，或以反向極性來寫入、以反向極性來讀取)時，處於State1 中之記憶體單元可獨立於讀取其之次數而展現臨限電壓VTH1 。亦即，讀取處於State1 中之一記憶體單元可不是破壞性的，即使讀取脈衝之量值超過臨限電壓VTH1 。類似地，儘管圖3A中未展示，但當Read1 及/或Read2 之量值高於VTH1 但低於VTH0 時，記憶體單元針對每一讀取脈衝展現臨限電壓VTH1 。 圖3B係根據本發明之一實施例之處於State0 中之一記憶體單元之臨限電壓之一電壓圖表300B。圖3B圖解說明施加至處於State0 中之記憶體單元之兩個讀取脈衝。一第一讀取脈衝Read1 可施加至記憶體單元。可已經以具有與Read1 之極性相反之極性之一寫入脈衝對記憶體單元進行寫入(例如，以反向極性來寫入、以正向極性來讀取或以正向極性來寫入、以反向極性來讀取)。Read1 可具有大於處於State0 中之記憶體單元之臨限電壓之一電壓。當施加Read1 時，記憶體單元展現臨限電壓VTH0 ，此對應於State0 。一第二讀取脈衝Read2 可繼讀取脈衝Read1 之後施加至記憶體單元。Read2 具有與Read1 相同之極性。當施加Read2 時，記憶體單元展現臨限電壓VTH1 ，此對應於State1 。 如圖3B中所展示，當藉由呈相反極性之一讀取脈衝(Read1 ) (具有具等於或大於VTH0 之一量值之一電壓)讀取處於State0 中之記憶體單元時，可將記憶體單元重新寫入至State1 。記憶體單元將在一隨後讀取(Read2 )期間展現VTH1 。亦即，當讀取脈衝具有大於或等於先前以與讀取脈衝相反之極性進行寫入之一記憶體單元之VTH0 之一電壓時，讀取對於處於State0 中之單元可係破壞性的。在一第一讀取脈衝之後，可對記憶體單元進行重新寫入以復原記憶體單元之邏輯狀態以用於一未來讀取操作。 圖3C係根據本發明之一實施例之處於State0 中之一記憶體單元之臨限電壓之一電壓圖表300C。圖3C圖解說明施加至處於State0 中之記憶體單元之兩個讀取脈衝。一第一讀取脈衝Read1可施加至記憶體單元。可已經以呈與Read1 之極性相反之極性之一寫入脈衝對記憶體單元進行寫入。Read1 可具有小於處於State0 中之記憶體單元之臨限電壓之一電壓。當施加Read1 時，記憶體單元展現臨限電壓VTH0 ，此對應於State0 。然而，記憶體單元未達到臨限值。一第二讀取脈衝Read2 可施加至記憶體單元。Read2 具有與Read1 相同之極性。當施加Read2 時，記憶體單元展現臨限電壓VTH0 ，此對應於State0 ，且類似於當施加Read1 時，記憶體單元未達到臨限值。 如圖3C中所展示，當藉由呈相反極性之一讀取脈衝(Read1 ) (具有具小於VTH0 之一量值之一電壓)讀取處於State0 中之記憶體單元時，記憶體單元可維持State0 。記憶體單元可在一隨後讀取脈衝(例如，Read2 )期間繼續展現VTH0 。亦即，當讀取脈衝具有小於VTH0 之一電壓時，讀取脈衝可不修改單元之邏輯狀態。如圖3C中所展示，讀取脈衝Read1 及Read2 之量值可經選擇為在臨限電壓VTH0 與VTH1 之間。 如圖3A至圖3C中所展示，至少部分地基於讀取脈衝之電壓之量值及記憶體單元之邏輯狀態，一讀取脈衝可影響或可不影響一記憶體單元之邏輯狀態。可基於讀取脈衝對記憶體單元之所要效應而選擇讀取脈衝之一電壓量值(例如，針對非破壞性讀取小於VTH0 ，針對破壞性讀取大於VTH0 )。 圖4係根據本發明之一實施例之兩個寫入脈衝405、410之一電壓圖表400。寫入脈衝405、410可用來在一寫入操作期間將一邏輯狀態寫入至一記憶體單元，諸如圖1中所展示之記憶體單元115。可藉由將一第一電壓提供至BL且將一第二電壓提供至WL而施加該等寫入脈衝。施加至記憶體單元之所得電壓係第一電壓與第二電壓之間的差。寫入脈衝可係與讀取脈衝相同之持續時間。在某些實施例中，持續時間係10 ns至50 ns。在某些實施例中，持續時間係1 ns至100 ns。在某些實施例中，持續時間係1 ns至1 µs。在某些實施例中，對記憶體單元進行寫入可花費與讀取記憶體單元相同之時間。儘管在圖4中經展示為方形脈衝，但可實施其他形狀之寫入脈衝。其他適合寫入脈衝形狀包括但不限於三角形、梯形及/或正弦曲線形。在某些實施例中，寫入脈衝可包括前緣及/或後緣。 與參考圖3A至圖3C所闡述之讀取脈衝相比較，寫入脈衝之極性可係一第一極性或一第二極性(例如，正向或反向)。寫入脈衝405可將一電壓VW1 以一第一極性施加至一記憶體單元(例如，位元線處於6V及處於字線0V)。寫入脈衝405之極性可與讀取脈衝之極性相同。此可將一第一邏輯狀態(State1 )寫入至記憶體單元。如圖2中所展示，當寫入脈衝405將State1 寫入至記憶體單元時，記憶體單元在被讀取時展現臨限電壓VTH1 。 寫入脈衝410可將一電壓VW0 以一第二極性施加至記憶體單元(例如，位元線處於-6V及字線處於0V或位元線處於0V及字線處於6V)。寫入脈衝410可具有與寫入脈衝405及讀取脈衝(諸如圖3A至圖3C中所圖解說明之讀取脈衝)相反之極性。寫入脈衝410可將一第二邏輯狀態(State0 )寫入至記憶體單元。如圖2中所展示，當寫入脈衝410將State0 寫入至記憶體單元時，記憶體單元在被讀取時展現臨限電壓VTH0 。 在某些實施例中，VW0 及VW1 可具有相同電壓量值。在某些實施例中，VW0 及VW1 可具有不同量值。VW0 及VW1 之量值可分別經選擇為大於或等於State0 及State1 之臨限電壓VTH0 及VTH1 中之較大者。舉例而言，|VW0 | = |VW1 | = 6V，VTH1 = 4.5V，且VTH0 = 5.5V。在某些實施例中，寫入脈衝可具有與讀取脈衝相同之量值。在某些實施例中，寫入脈衝可具有大於讀取脈衝之量值。 如圖2至圖4中所圖解說明，一記憶體單元在一讀取操作期間之所觀察臨限電壓可至少部分地基於經施加以對記憶體單元進行寫入之電壓之極性及隨後經施加以讀取記憶體單元之電壓之極性而經設定至不同臨限電壓。該等不同臨限電壓可用來對應於不同邏輯狀態。在某些實施例中，記憶體單元可充當一雙端子臨限值切換類型器件。亦即，低於臨限電壓，器件「關斷」且傳導很少電流。高於臨限電壓，器件「接通」且傳導一電流及/或高於一臨限電流之一電流。由以特定脈衝極性進行讀取及寫入產生之不同臨限電壓可允許記憶體單元充當一選擇器器件及一記憶體元件兩者。此可促進具有較不複雜架構之記憶體陣列之使用。舉例而言，在製作一記憶體陣列之記憶體單元時可避免藉由一額外電極層分開之單獨選擇器及記憶體層。在某些實施例中，該記憶體陣列可係一交叉點記憶體陣列。在某些實施例中，該記憶體陣列可具有一個三維交叉點架構。 關於具有如參考圖2至圖4所闡述之臨限電壓性質之一記憶體單元，可使用各種寫入及讀取協定。 圖5係根據本發明之一實施例之用於讀取一記憶體單元之一方法500之一流程圖。在某些實施例中，可藉由圖1中所展示之記憶體單元115來實施該記憶體單元。該記憶體單元可展現圖2至圖4中所圖解說明之臨限電壓特性。 電壓VR 之一讀取脈衝可被施加至記憶體單元。每次施加該讀取脈衝時，該讀取脈衝可係相同極性。在圖5中，該讀取脈衝可具有與用來將邏輯State1 寫入至一記憶體單元之一寫入脈衝相同的極性。讀取脈衝之電壓VR 可經選擇為在State1 之臨限電壓VTH1 與State0 之臨限電壓VTH0 之間(例如，VTH1 ≤ VR ＜ VTH0 )。在某些實施例中，VR = 5V，VTH1 = 4.5V，且VTH0 = 5.5V。換言之，VR 可係足夠高以使處於State1 中之一記憶體單元達到臨限值，但太低而不能使處於State0 中之一記憶體單元達到臨限值。 經耦合至與讀取記憶體單元相關聯之一位元線之一感測放大器可被用來偵測穿過記憶體單元之一電流。該感測放大器可經組態以回應於讀取操作而感測穿過記憶體單元之該電流，且提供指示由記憶體單元儲存之邏輯狀態之一輸出信號。該感測放大器可被包括在包括記憶體單元之一記憶體中。舉例而言，該感測放大器可與可被耦合至一記憶體陣列之記憶體之其他讀取與寫入電路、解碼電路、暫存器電路等一起被包括。 當一讀取脈衝被施加至處於State1 中之一記憶體單元時，該記憶體單元由於讀取脈衝超過記憶體單元之臨限電壓而傳導電流。該感測放大器可偵測到穿過記憶體單元之一電流IS 。當一讀取脈衝被施加至處於State0 中之一記憶體單元時，記憶體單元由於讀取脈衝未超過記憶體單元之臨限電壓而不傳導電流。該感測放大器可偵測到穿過記憶體單元之很少電流。一臨限電流ITH 可經定義以用於感測由記憶體單元儲存之邏輯狀態。臨限電流ITH 可被設定為高於可在記憶體單元回應於讀取脈衝而未達到臨限值時通過記憶體單元之一電流，但等於或低於在記憶體單元回應於讀取脈衝而未達到臨限值時穿過記憶體單元之一預期電流。亦即，臨限電流ITH 應高於位元線及/或字線之一洩漏電流。當感測放大器偵測到Is ≥ITH 時，可自記憶體單元讀取State1 。當感測放大器偵測到Is ＜ITH 時，可自記憶體單元讀取State0 。在某些實施例中，由一記憶體單元儲存之一邏輯狀態可係基於回應於一讀取脈衝而自IS 電流所得之一電壓。舉例而言，可相對於一參考電壓而比較所得電壓，其中小於參考電壓之一所得電壓對應於一第一邏輯狀態，且大於參考電壓之一所得電壓對應於一第二邏輯狀態。 用於讀取一記憶體單元之方法500可係非破壞性的。亦即，在讀取記憶體單元之後可不需要重新寫入記憶體單元之邏輯狀態。在某些實施例中，可藉由施加適當寫入脈衝而以週期性間隔再新記憶體單元之邏輯狀態，以便維持所儲存邏輯狀態。再新記憶體單元可減少或消除讀取干擾錯誤。在某些實施例中，可不需要再新記憶體單元之邏輯狀態。 圖6係根據本發明之一實施例之用於讀取一記憶體單元之另一方法600之一流程圖。方法600可利用圖7中所圖解說明之兩個斜坡電壓讀取脈衝Read1 、Read2 。該等讀取脈衝可施加一增加電壓位準高達一最大電壓VR 。該等讀取脈衝可係相同極性。該等讀取脈衝可具有與用來將邏輯State1 寫入至一記憶體單元之一寫入脈衝相同的極性，及與用來將邏輯State0 寫入至該記憶體單元之一寫入脈衝相反的極性。該等讀取脈衝之最大電壓VR 可經選擇為大於State1 之臨限電壓VTH1 及State0 之臨限電壓VTH0 (VTH1 ＜ VTH0 ≤ VR )。舉例而言，在某些實施例中，VR = 6V，VTH1 = 4.5V且VTH0 = 5.5V。該等讀取脈衝之最大電壓可足夠高以使任一邏輯狀態中之一記憶體單元達到臨限值。 在步驟605處，將讀取脈衝Read1 施加至記憶體單元。在步驟610處量測記憶體單元之一第一臨限電壓VTHF 。在步驟615處，將讀取脈衝Read2 施加至記憶體單元，且在620處量測一第二臨限電壓VTHS 。在某些實施例中，可與施加讀取脈衝同時執行量測記憶體單元之臨限電壓。舉例而言，當Read1 脈衝斜升至最大電壓VR 時，記憶體單元傳導電流之電壓經判定且表示第一臨限電壓VTHF 。同樣地，當Read2 脈衝斜升至最大電壓VR 時，記憶體單元傳導電流之電壓經判定且表示第二臨限電壓VTHS 。 在步驟625處，判定VTHF 與VTHS 之間的差。如先前所闡述，若以具有與讀取脈衝相反之一極性之一寫入脈衝對一記憶體單元進行寫入，則該記憶體單元將在被讀取時展現一較高臨限電壓。然而，若讀取脈衝具有足夠高以使記憶體單元達到臨限值之一電壓，則記憶體單元將在一隨後讀取期間展現一較低臨限電壓。圖3B中圖解說明此性質。因此，若VTHF 與VTHS 之間的差經判定為高於一特定量值(例如，0.25V、0.5V)，則藉由具有與讀取脈衝相反之極性之一寫入脈衝程式化記憶體單元(例如，圖2至圖4之State0 )。若VTHF 與VTHS 之間的差經判定為可忽略的，則藉由具有與讀取脈衝相同之極性之一寫入脈衝程式化記憶體單元(例如，圖2至圖4之State1 )。 在某些實施例中，Read1 及Read2 可不一路斜升至VR 。確切地說，Read1 及Read2 可僅斜升直至已偵測到一各別臨限電壓為止。 用於讀取一記憶體單元之方法600可係破壞性的。亦即，Read1 及Read2 之施加改變記憶體單元之臨限電壓，且因此改變記憶體單元之邏輯狀態。因此，可需要在讀取記憶體單元之後重新寫入記憶體單元之邏輯狀態。舉例而言，處於State0 中之一記憶體單元可在讀取操作期間改變至State1 。可在步驟625之後重新寫入記憶體單元之邏輯狀態。 儘管Read1 及Read2 已參考圖7經闡述為係斜坡電壓脈衝，但在某些實施例中在不背離本發明之範疇之情況下Read1 及Read2 之電壓可非線性地(例如，指數)增加。 在圖6中未展示之一替代實施例中，可舉例而言在記憶體單元傳導電流時(在記憶體單元達到臨限值時)針對每一讀取脈衝感測跨越記憶體單元之電流，且可計算讀取脈衝之所感測電流之間的差以判定記憶體單元之邏輯狀態。在此替代實施例中，VR 可在不同邏輯狀態之臨限電壓之間，類似於參考圖5所展示及先前所闡述之方法500。此替代實施例可提供一記憶體單元之一非破壞性讀取。 在某些實施例中，可藉由如參考圖4先前所闡述之一第一極性或一第二極性之一單個寫入脈衝對一記憶體單元進行寫入。在某些實施例中，可在寫入之前讀取一記憶體單元。圖8係根據本發明之一實施例之在將一邏輯狀態寫入至一記憶體單元之前讀取該記憶體單元之一方法800之一流程圖。 在步驟805處，將一讀取脈衝施加至記憶體單元且在步驟810處感測記憶體單元之邏輯狀態。在某些實施例中，可使用圖5中所展示之方法500實施在步驟805及810處讀取記憶體單元。若記憶體單元當前處於待寫入之邏輯狀態中，則方法在步驟815a處結束。若當前以不同於待寫入之邏輯狀態之一邏輯狀態程式化記憶體單元，則在步驟815b處對記憶體單元進行寫入。可藉由施加適當寫入脈衝以寫入所要邏輯狀態而對單元進行寫入。舉例而言，圖4中所圖解說明之寫入脈衝中之一者可用來程式化記憶體單元。當一寫入脈衝之電壓大於一讀取脈衝之電壓(例如，6V對5V)時，在寫入之前讀取記憶體單元可減少在一記憶體陣列之操作期間需要之較高電壓脈衝之數目。 可在不背離本發明之原則之情況下使用其他寫入及讀取協定及/或對本文中所闡述之協定之修改。舉例而言，在某些方法中，感測電流及/或電壓可限於一特定時間週期。該時間週期可係自一讀取脈衝之起始至該讀取脈衝之起始之後之一時間點(例如，20 ns)。在某些實施例中，可以一正向極性讀取一記憶體單元且以正向或反向極性對該記憶體單元進行寫入。在某些實施例中，可以一反向極性讀取該記憶體單元且以正向或反向極性對該記憶體單元進行寫入。 在某些實施例中，記憶體單元之硫屬化物材料可在以一反向極性來讀取時展現兩個邏輯狀態之臨限電壓之間的一較大差。在某些實施例中，記憶體單元之硫屬化物材料可在以一正向極性來讀取時展現兩個邏輯狀態之臨限電壓之間的一較大差。讀取脈衝之極性可經選擇以提供臨限電壓之間的最大差。 圖9係一習用記憶體陣列900之一部分之一圖解說明。記憶體陣列900可包括一字線(WL) 905及一位元線(BL) 935。如圖9中所展示，WL 905平行於頁面之平面延伸，且BL 935延伸至頁面之平面中，垂直於WL 905。一選擇器器件915可位於WL 905與BL 935之一相交點處。選擇器器件915可藉由一第一電極910耦合至WL 905且耦合至一第二電極920。電極920可將選擇器器件915耦合至一記憶體元件925。記憶體元件925可藉由一第三電極930耦合至BL 935。記憶體元件925可包括一個硫屬化物材料層。在某些實施例中，該硫屬化物材料可係一相變材料，但可使用其他材料。在某些實施例中，選擇器器件915亦可包括一個硫屬化物材料層。亦可使用其他材料。 在本發明之一替代實施例中，用於以如參考圖4至圖8所闡述之不同電壓極性讀取一記憶體單元且對該記憶體單元進行寫入之協定可施加至一記憶體陣列之一選擇器器件與記憶體元件，舉例而言，圖9中所展示之選擇器器件915及記憶體元件925。類似於圖1中所圖解說明之記憶體單元115，選擇器器件及記憶體元件可經寫入至由如圖2中所展示之不同臨限電壓表示之兩個或兩個以上邏輯狀態。不同讀取及寫入極性之臨限電壓效應跨越選擇器器件及記憶體元件可係相加的。如圖10之電壓圖表中所展示，選擇器器件及記憶體元件之不同邏輯狀態之臨限電壓之間的一差可大於一記憶體單元之不同邏輯狀態之臨限電壓之間的差。亦即，|VTH0 -VTH1 |＜|VTH0+N -VTH1 |，其中VTH0+N 係電壓VTH0 與不同邏輯狀態之臨限電壓之間的額外量值差求和，此歸因於選擇器器件及記憶體元件之相加效應。臨限電壓之間的此較大差可提供用於偵測不同邏輯狀態之一較寬餘裕。儘管State1 在圖10中經展示為針對記憶體單元及選擇器器件與記憶體元件兩者具有相同臨限電壓VTH1 ，但在某些實施例中記憶體單元之State1 之臨限電壓可不同於選擇器器件與記憶體元件之State1 之臨限電壓。 圖11圖解說明根據本發明之一實施例之一記憶體1100。記憶體1100包括具有經組態以儲存資料之複數個記憶體單元之一記憶體陣列1160。可在陣列中透過各種信號線、字線(WL)及位元線(BL)之使用存取該等記憶體單元。該等記憶體單元可係非揮發性記憶體單元(諸如相變記憶體單元)，或通常可係任一類型之記憶體單元。該等記憶體單元可係經組態以針對一個資料位元儲存資料之單階單元。該等記憶體單元亦可係經組態以針對一個以上資料位元儲存資料之多階單元。 命令、位址資訊及寫入資料可作為透過一I/O匯流排1128傳輸之循序輸入/輸出(I/O)集合提供至記憶體1100。類似地，可透過I/O匯流排1128自記憶體1100提供讀取資料。可透過一資料選通匯流排1130傳輸一資料選通信號DQS。該DQS信號可用來提供時序資訊以用於將資料傳送至記憶體或自記憶體傳送資料。I/O匯流排1128連接至一I/O控制電路1120，I/O控制電路1120在I/O匯流排1128與一內部資料匯流排1122、一內部位址匯流排1124及一內部命令匯流排1126之間路由資料信號、位址資訊信號及其他信號。可由I/O控制電路1120向一位址暫存器1125提供位址資訊以經暫時儲存。I/O控制電路1120透過一狀態暫存器匯流排1132耦合至一狀態暫存器1134。可由I/O控制電路1120回應於提供至記憶體1100之一讀取狀態命令而提供由狀態暫存器1134儲存之狀態位元。該等狀態位元可具有各別值以指示記憶體及其操作之各種態樣之一狀態條件。 記憶體1100亦包括在外部(例如，CE#、CLE、ALE、CLK、W/R#及WP#)或透過命令匯流排1126接收若干個控制信號以控制記憶體1100之操作的一控制邏輯1110。一命令暫存器1136耦合至內部命令匯流排1126以儲存由I/O控制電路1120接收之資訊且將資訊提供至控制邏輯1110。控制邏輯1110可進一步透過狀態暫存器匯流排1132存取一狀態暫存器1134 (舉例而言)以隨著狀態條件改變而更新狀態位元。控制邏輯1110進一步耦合至一準備/忙碌電路1138，其用以控制可由記憶體1100提供以指示記憶體係準備好進行一操作還是忙碌之一準備/忙碌信號R/B#之一值(例如，邏輯值)。控制邏輯1110可經組態以將內部控制信號提供至記憶體1100之各種電路。舉例而言，回應於接收一記憶體存取命令(例如，讀取、寫入、程式化)，控制邏輯1110可提供用以控制各種記憶體存取電路之內部控制信號以執行一記憶體存取操作。該等各種記憶體存取電路在記憶體存取操作期間被使用，且一般可包括諸如列及行解碼器、信號線驅動器、資料暫存器1180及快取暫存器1170、I/O電路以及其他等電路。 位址暫存器1125將區塊-列位址信號提供至一列解碼器1140且將行位址信號提供至一行解碼器1150。列解碼器1140及行解碼器1150可用來選擇記憶體單元之區塊以用於記憶體操作(舉例而言，讀取、程式化及抹除操作)。列解碼器1140及/或行解碼器1150可包括經組態以將一偏壓信號提供至記憶體陣列1160中之信號線中之一或多者的一或多個信號線驅動器。 在某些實施例中，在對記憶體陣列1160之一記憶體單元之一寫入操作期間，一第一電壓(例如，0V)可提供至一選定字線且一第二電壓可提供至一選定位元線。該記憶體單元可在該選定字線與該選定位元線之相交點處。基於待儲存在對應於選定字線及位元線之位址處之邏輯狀態(例如，針對「1」之-6V及針對「0」之+6V)，該第二電壓可高於或低於提供至字線之電壓。在某些實施例中，在一寫入操作期間，基於待儲存在該位址處之邏輯狀態，可總是向選定位元線提供一特定電壓，且可向字線提供高於或低於位元線之電壓之一電壓。 在某些實施例中，在對一記憶體單元之一讀取操作期間，可將一第一電壓(例如，0V)提供至一選定字線且可將一第二電壓(例如，-5V，+5V)提供至一選定位元線。該記憶體單元可在該選定字線與該選定位元線之相交點處。該第二電壓可大於或小於提供至字線之第一電壓，然而，該第二電壓可針對每一讀取操作提供相同電壓極性。記憶體單元之邏輯狀態可由耦合至選定位元線之一感測放大器感測。記憶體單元之所感測邏輯狀態可提供至資料暫存器180。 圖12係圖解說明根據本發明之一實施例之一記憶體單元陣列1200之一部分之一圖式。在某些實施例中，陣列1200可用來實施圖11之記憶體陣列1160。在圖12中所圖解說明之實例中，陣列1200係一交叉點陣列，其包括第一數目個導電線1230-0、1230-1、、、1230-N (例如，存取線，其可在本文中稱為字線)及第二數目個導電線1220-0、1220-1、、、1220-M (例如，存取線，其可在本文中稱為位元線)。一記憶體單元1225位於字線1230-0、1230-1、、、1230-N與位元線1220-0、1220-1、、、1220-M之相交點中之每一者處且記憶體單元1225可在一兩端子架構中發揮作用，例如，其中一特定字線1230-0、1230-1、、、1230-N及位元線1220-0、1220-1、、、1220-M用作記憶體單元1225之電極。 記憶體單元1225可係電阻可變記憶體單元，例如，RRAM單元、CBRAM單元、PCRAM單元及/或STT-RAM單元以及其他類型之記憶體單元。記憶體單元1225可包括可程式化至不同資料狀態之一材料(例如，硫屬化物)。例如，可對記憶體單元1225進行寫入以回應於所施加寫入電壓及/或電流脈衝(例如)而儲存對應於特定資料狀態之特定位準。實施例不限於一或若干特定材料。例如，材料可係由各種經摻雜或未經摻雜材料形成之一硫屬化物。可用來形成儲存元件之材料之其他實例包括二元金屬氧化物材料、巨磁阻材料及/或各種基於聚合物之電阻可變材料以及其他材料。 在操作中，可藉由經由選定字線1230-0、1230-1、、、1230-N及位元線1220-0、1220-1、、、1220-M跨越記憶體單元1225施加一電壓(例如，一寫入電壓)而對陣列1200之記憶體單元1225進行寫入。一感測(例如，讀取)操作可用來藉由以下方式判定一記憶體單元1225之資料狀態：回應於施加至各別單元所耦合之選定字線1230-0、1230-1、、、1230-N之一特定電壓而感測(舉例而言)對應於各別記憶體單元之一位元線1220-0、1220-1、、、1220-M上之電流。 圖13係圖解說明一記憶體單元陣列1300之一部分之一圖式。在某些實施例中，陣列1300可用來實施圖11之記憶體陣列1160。在圖13中所圖解說明之實例中，陣列1300經組態成一交叉點記憶體陣列架構，例如，一個三維(3D)交叉點記憶體陣列架構。多層面交叉點記憶體陣列1300包括安置在交替(例如，交錯)層面之沿一第一方向延伸之字線(例如，1330-0、1330-1、、、1330-N及1312-0、1312-1、、、1312-N)與沿一第二方向延伸之位元線(例如，1320-0、1320-1、1320-M及1314-0、1314-1、1314-M)之間的若干個連續記憶體單元(例如，1305、1315、1325)。舉例而言，該若干個層面可在數目上擴展或可在數目上減少。記憶體單元1305、1325中之每一者可組態在字線(例如，1330-0、1330-1、、、1330-N及1312-0、1312-1、、、1312-N)與位元線(例如，1320-0、1320-1、、、1320-M及1314-0、1314-1、、、1314-M)之間，使得一單個記憶體單元1305、1325與其各別位元線及字線直接電耦合且電串聯。舉例而言，陣列1300可以與一單個儲存元件或多個儲存元件一樣小之一細微性包括可針對資料操作(例如，感測及寫入)進行存取之可個別定址(例如，可隨機存取)記憶體單元之一個三維矩陣。在若干個實施例中，記憶體陣列1300可包括比圖13中之實例中所展示的多或少之位元線、字線及/或記憶體單元。 可在各種電子器件中之任一者中使用根據本發明之實施例之記憶體，包括但不限於計算系統、電子儲存系統、相機、電話、無線器件、顯示器、晶片集、機上盒或遊戲系統。 自上文將瞭解，儘管本文中出於圖解說明之目的已闡述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下做出各種修改。因此，本發明不受所附申請專利範圍以外的限制。
100‧‧‧記憶體陣列
105‧‧‧第一存取線/字線
110‧‧‧第一電極
115‧‧‧記憶體單元
120‧‧‧第二電極
125‧‧‧第二存取線/位元線
200‧‧‧電壓圖表
300A‧‧‧電壓圖表
300B‧‧‧電壓圖表
300C‧‧‧電壓圖表
400‧‧‧電壓圖表
405‧‧‧寫入脈衝
410‧‧‧寫入脈衝
900‧‧‧記憶體陣列
905‧‧‧字線
910‧‧‧第一電極
915‧‧‧選擇器器件
920‧‧‧第二電極/電極
925‧‧‧記憶體元件
930‧‧‧第三電極
935‧‧‧位元線
1100‧‧‧記憶體
1110‧‧‧控制邏輯
1120‧‧‧輸入/輸出控制電路
1122‧‧‧內部資料匯流排
1124‧‧‧內部位址匯流排
1125‧‧‧位址暫存器
1126‧‧‧內部命令匯流排/命令匯流排
1128‧‧‧輸入/輸出匯流排
1130‧‧‧資料選通匯流排
1132‧‧‧狀態暫存器匯流排
1134‧‧‧狀態暫存器
1136‧‧‧命令暫存器
1138‧‧‧準備/忙碌電路
1140‧‧‧列解碼器
1150‧‧‧行解碼器
1160‧‧‧記憶體陣列
1170‧‧‧快取暫存器
1180‧‧‧資料暫存器
1200‧‧‧陣列
1220-0至1220-M‧‧‧導電線/存取線/位元線
1225‧‧‧記憶體單元
1230-0至1230-N‧‧‧導電線/存取線/字線
1300‧‧‧記憶體陣列/陣列/多卡片組交叉點記憶體陣列
1305‧‧‧記憶體單元
1312-1至1312-N‧‧‧字線
1314-0至1314-M‧‧‧位元線
1315‧‧‧記憶體單元
1320-0至1320-M‧‧‧位元線
1325‧‧‧記憶體單元
1330-0至1330-N‧‧‧字線
ALE‧‧‧控制信號
CE#‧‧‧控制信號
CLE‧‧‧控制信號
CLK‧‧‧控制信號
DQS‧‧‧資料選通信號
R/B#‧‧‧準備/忙碌信號
Read1‧‧‧第一讀取脈衝/讀取脈衝/斜坡電壓讀取脈衝
Read2‧‧‧第二讀取脈衝/讀取脈衝/斜坡電壓讀取脈衝
State0‧‧‧邏輯狀態/第二邏輯狀態
State1‧‧‧邏輯狀態/第一邏輯狀態
VR‧‧‧電壓/最大電壓
VTH0‧‧‧臨限電壓/電壓
VTH1‧‧‧臨限電壓
VTH0+N‧‧‧電壓
VTH0‧‧‧與不同邏輯狀態之臨限電壓之間的額外量值差求和
VW0‧‧‧電壓
VW1‧‧‧電壓
WP#‧‧‧控制信號
W/R#‧‧‧控制信號
圖1係根據本發明之一實施例之一記憶體陣列之一部分之一圖解說明。 圖2係根據本發明之一實施例之臨限電壓之一電壓圖表。 圖3A係根據本發明之一實施例之臨限電壓及讀取脈衝電壓之一電壓圖表。 圖3B係根據本發明之一實施例之臨限電壓及讀取脈衝電壓之一電壓圖表。 圖3C係根據本發明之一實施例之臨限電壓及讀取脈衝電壓之一電壓圖表。 圖4係根據本發明之一實施例之寫入脈衝電壓之一電壓圖表。 圖5係根據本發明之一實施例之一方法之一流程圖。 圖6係根據本發明之一實施例之一方法之一流程圖。 圖7係根據本發明之一實施例之讀取脈衝電壓之一電壓圖表。 圖8係根據本發明之一實施例之一方法之一流程圖。 圖9係一相變記憶體陣列之一部分之一圖解說明。 圖10係根據本發明之一實施例之臨限電壓之一電壓圖表。 圖11係根據本發明之一實施例之一記憶體之一方塊圖。 圖12係根據本發明之一實施例之一記憶體陣列之一部分之一示意性圖解說明。 圖13係根據本發明之一實施例之一記憶體陣列之一部分之一示意性圖解說明。

Claims (34)

  1. 一種裝置，其包含：一記憶體單元，其經組態以儲存一邏輯狀態；一第一記憶體存取線，其經耦合至該記憶體單元；及一第二記憶體存取線，其經耦合至該記憶體單元，其中該第一記憶體存取線及該第二記憶體存取線經組態以跨越該記憶體單元提供具有一第一極性之一第一電壓，以將一第一邏輯狀態寫入至該記憶體單元，且跨越該記憶體單元提供具有一第二極性之一第二電壓，以將一第二邏輯狀態寫入至該記憶體單元，及其中在對該記憶體單元之一讀取操作期間，具有該第一極性之一讀取脈衝係經施加至該記憶體單元，且該記憶體單元係基於通過該記憶體單元之一電流以被判定在該第一邏輯狀態中或在該第二邏輯狀態中。
  2. 如請求項1之裝置，其中在對該記憶體單元之一讀取操作期間，該記憶體單元回應於經提供以對該記憶體單元進行寫入之具有該第一極性之該第一電壓而展現表示該第一邏輯狀態之一第一臨限電壓，或該記憶體單元回應於經提供以對該記憶體單元進行寫入之具有該第二極性之該第二電壓而展現表示該第二邏輯狀態之一第二臨限電壓。
  3. 如請求項1之裝置，其中該記憶體單元包含一硫屬化物材料。
  4. 如請求項3之裝置，其中該硫屬化物材料並非係一相變材料。
  5. 如請求項1之裝置，其中該記憶體單元包含矽(Si)、硒(Se)、砷(As)及鍺(Ge)中之至少一者。
  6. 如請求項1之裝置，其中該記憶體單元係一雙端子臨限值切換器件。
  7. 如請求項1之裝置，其中該記憶體單元包含經耦合至該第一記憶體存取線之一選擇器器件，以及經耦合至該選擇器器件及該第二記憶體存取線之一記憶體元件。
  8. 如請求項1之裝置，其中該第一記憶體存取線經組態以提供一負電壓且該第二記憶體存取線經組態以提供一正電壓，以提供具有該第一極性之該第一電壓。
  9. 如請求項1之裝置，其中該第一記憶體存取線經組態以提供一第一非負電壓且該第二記憶體存取線經組態以提供一第二非負電壓，以提供具有該第一極性之該第一電壓，其中該第二非負電壓大於該第一非負電壓。
  10. 一種裝置，其包含：一記憶體單元，其經組態以回應於一讀取操作而在處於一第一邏輯狀態中時展現一第一臨限電壓，且在處於一第二邏輯狀態中時展現一第二臨限電壓，其中該記憶體單元進一步經組態以充當一記憶體元件及一選擇器器件；一第一記憶體存取線，其經耦合至該記憶體單元；及一第二記憶體存取線，其經耦合至該記憶體單元，其中該第一記憶體存取線及該第二記憶體存取線經組態以在該讀取操作期間提供一讀取脈衝，該讀取脈衝具有一第一極性。
  11. 如請求項10之裝置，其中該第一記憶體存取線及該第二記憶體存取線進一步經組態以在一寫入操作期間提供具有該第一極性或一第二極性之一寫入脈衝。
  12. 如請求項11之裝置，其中該第一記憶體存取線經組態以提供一負電壓且該第二記憶體存取線經組態以提供一正電壓，以提供具有該第一極性之該寫入脈衝。
  13. 如請求項11之裝置，其中該第一記憶體存取線經組態以提供一第一非負電壓且該第二記憶體存取線經組態以提供一第二非負電壓，以提供具有該第一極性之該寫入脈衝，其中該第二非負電壓大於該第一非負電壓。
  14. 如請求項11之裝置，其中當在該寫入操作期間提供具有該第一極性之該寫入脈衝時，該記憶體單元回應於該讀取操作而展現該第一臨限電壓，且當在該寫入操作期間提供具有該第二極性之該寫入脈衝時，該記憶體單元回應於該讀取操作而展現該第二臨限電壓。
  15. 如請求項10之裝置，進一步包含一記憶體陣列，該記憶體陣列包括複數個記憶體單元，及經耦合至該複數個記憶體單元中之至少某些記憶體單元的複數個記憶體存取線，其中該記憶體單元係該複數個記憶體單元中之一者，且該第一記憶體存取線及該第二記憶體存取線各自係該複數個記憶體存取線中之一者。
  16. 如請求項15之裝置，其中該記憶體陣列係一個二維陣列。
  17. 如請求項15之裝置，其中該記憶體陣列係一個三維陣列。
  18. 如請求項10之裝置，進一步包含：一第一電極，其經耦合在該記憶體單元與該第一記憶體存取線之間；及一第二電極，其經耦合在該記憶體單元與該第二記憶體存取線之間。
  19. 如請求項10之裝置，進一步包含經耦合至該第一記憶體存取線或該第二記憶體存取線之一感測放大器，該感測放大器經組態以回應於該讀取操作而感測穿過該記憶體單元之一電流。
  20. 如請求項10之裝置，其中該記憶體單元包含一硫屬化物。
  21. 一種方法，其包含：將具有一第一極性之一讀取脈衝施加至一記憶體單元，其中一第一邏輯狀態或一第二邏輯狀態被寫入至該記憶體單元，其中回應於具有該第一極性之一寫入脈衝而寫入該第一邏輯狀態，且回應於具有一第二極性之該寫入脈衝而寫入該第二邏輯狀態；回應於該讀取脈衝而感測穿過該記憶體單元之一電流；及基於穿過該記憶體單元之該電流來判定該記憶體單元係處於該第一邏輯狀態中還是該第二邏輯狀態中。
  22. 如請求項21之方法，其中若穿過該記憶體單元之該電流低於一臨限電流，則該記憶體單元被判定為處於該第二邏輯狀態中，且若穿過該記憶體單元之該電流等於或高於該臨限電流，則該記憶體單元被判定為處於該第一邏輯狀態中。
  23. 如請求項21之方法，其中藉助一感測放大器來感測該電流。
  24. 如請求項21之方法，其中該讀取脈衝具有小於該寫入脈衝之一量值之一量值。
  25. 如請求項21之方法，其中該讀取脈衝及該寫入脈衝之一持續時間係介於1奈秒與1微秒之間。
  26. 如請求項21之方法，進一步包含當該記憶體單元之該邏輯狀態經判定為一非所要邏輯狀態時，藉助於具有該第一極性或該第二極性之該寫入脈衝將一所要邏輯狀態寫入至該記憶體單元。
  27. 如請求項21之方法，其中將該讀取脈衝施加至該記憶體單元對該第一邏輯狀態或該第二邏輯狀態具破壞性。
  28. 如請求項21之方法，進一步包含將一負電壓提供至經耦合至該記憶體單元之一第一記憶體存取線，且將一正電壓提供至經耦合至該記憶體單元之一第二記憶體存取線，以提供具有該第一極性之該寫入脈衝。
  29. 如請求項21之方法，進一步包含將一第一非負電壓提供至經耦合至該記憶體單元之一第一記憶體存取線，且將一第二非負電壓提供至經耦合至該記憶體單元之一第二記憶體存取線，以提供具有該第一極性之該寫入脈衝，其中該第二非負電壓大於該第一非負電壓。
  30. 一種方法，其包含：將具有一第一極性之一第一讀取脈衝施加至一記憶體單元，其中藉助具有該第一極性或一第二極性之一寫入脈衝將該記憶體單元程式化至一邏輯狀態；回應於該第一讀取脈衝而感測該記憶體單元之一第一臨限電壓；將具有該第一極性之一第二讀取脈衝施加至該記憶體單元；回應於該第二讀取脈衝而感測該記憶體單元之一第二臨限電壓；計算該第一臨限電壓與該第二臨限電壓之間之一差；及判定該記憶體單元之該邏輯狀態，其中該邏輯狀態在該差低於一臨限值時被判定為一第一狀態，且該邏輯狀態在該差高於該臨限值時被判定為一第二狀態。
  31. 如請求項30之方法，其中該第一讀取脈衝及該第二讀取脈衝係斜坡電壓脈衝。
  32. 如請求項31之方法，其中該等斜坡電壓脈衝之一電壓係線性地增加。
  33. 如請求項31之方法，其中該等斜坡電壓脈衝之一電壓係非線性地增加。
  34. 如請求項30之方法，進一步包含在該第二讀取脈衝之後將該記憶體單元重新程式化至該邏輯狀態。
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