KR102184989B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법을 제공한다. 반도체 패키지 제조방법은 기판 상에 칩 영역, 열전달 영역, 및 상기 열전달 영역 상에 배치된 하부 열전달 패턴을 포함하는 제1 반도체칩을 실장하는 것; 상기 제1 반도체칩의 상기 칩 영역 상에 제2 반도체칩을 실장하는 것; 상기 기판 상에 상기 제1 반도체칩 및 상기 제2 반도체칩을 둘러싸는 몰드막을 형성하는 것; 상기 몰드막의 내에 상기 하부 열전달 패턴을 노출시키는 개구부를 형성하는 것; 상기 개구부 내에 열통로 패턴을 형성하는 것; 및 상기 제2 반도체칩 및 상기 몰드막 상에 상기 열통로 패턴과 연결되는 열방출부를 형성하는 것을 포함할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package And Method Of Fabricating The Same}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 열방출부를 포함하는 멀티칩(Multichip) 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다. 특히, 고속화 및 용량증가로 인한 소모 전력의 증가로 인하여, 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 일 과제는 반도체 칩의 열 방출을 향상시켜, 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체칩의 손상을 방지하면서, 반도체칩의 열 방출을 향상시키는 반도체 패키지의 제조방법을 제공하는 데 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지 제조방법은 기판 상에 칩 영역, 열전달 영역, 및 상기 열전달 영역 상에 배치된 하부 열전달 패턴을 포함하는 제1 반도체칩을 실장하는 것; 상기 제1 반도체칩의 상기 칩 영역 상에 제2 반도체칩을 실장하는 것; 상기 기판 상에 상기 제1 반도체칩 및 상기 제2 반도체칩을 둘러싸는 몰드막을 형성하는 것; 상기 몰드막의 내에 상기 하부 열전달 패턴을 노출시키는 개구부를 형성하는 것; 상기 개구부 내에 열통로 패턴을 형성하는 것; 및 상기 제2 반도체칩 및 상기 몰드막 상에 상기 열통로 패턴과 연결되는 열방출부를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 반도체칩은 발열원을 포함하며, 상기 하부 열전달 패턴은 상기 발열원과 중첩될 수 있다.
일 실시예에 따르면, 상기 제2 반도체칩 및 상기 몰드막 사이에 열전달층을 형성하는 것을 더 포함하되, 상기 열전달층은 상기 열통로 패턴과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 반도체칩은 서로 이격된 복수의 발열원들을 포함하되, 상기 하부 열전달 패턴은 상기 발열원들 중에서 적어도 2개와 중첩될 수 있다.
본 발명의 개념에 따른 반도체 패키지는 기판 상에 실장되고, 칩 영역 및 열전달 영역을 포함하는 상면을 갖는 제1 반도체칩; 상기 제1 반도체칩의 상기 칩 영역 상에 실장된 제2 반도체칩; 상기 제1 반도체칩의 상기 열전달 영역 상에 배치된 하부 열전달 패턴; 상기 기판 상에 제공되어, 상기 제1 반도체칩 및 상기 제2 반도체칩을 둘러싸는 몰드막; 상기 몰드막을 관통하고, 상기 하부 열전달 패턴과 연결되는 열통로 패턴; 및 상기 제2 반도체칩 및 상기 몰드막 상에 배치되어, 상기 열통로 패턴과 연결되는 열방출부를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 반도체칩은 발열원을 포함하고, 상기 하부 열전달 패턴은 상기 발열원과 중첩될 수 있다.
일 실시예에 따르면, 상기 제2 반도체칩 및 상기 열방출부 사이에 개재된 열전달층을 포함하되, 상기 열전달층은 상기 열통로 패턴과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 열통로 패턴은 도전성 물질 및 접착성 폴리머를 포함하며, 상기 몰드막보다 높은 열전도율을 가질 수 있다.
일 실시예에 따르면, 상기 제2 반도체칩 상에 배치된 제3 반도체칩, 상기 제2 반도체칩은 상부 칩영역 및 상부 열전달 영역을 포함하고, 상기 제3 반도체칩은 상기 제2 반도체칩의 상기 상부 칩영역 상에 실장되고, 상기 몰드막은 상기 제1 반도체칩, 상기 제2 반도체칩, 및 상기 제3 반도체칩을 밀봉시키는 것; 상기 제2 반도체칩의 상기 상부 열전달 영역 상에 배치된 상부 열전달 패턴; 및 상기 상부 도전 배턴 및 상기 열방출부 사이에 개재된 상부 열통로 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 하부 열전달 패턴은 금속 패턴일 수 있다.
본 발명의 개념에 따른 하부 열전달 패턴은 제1 반도체칩의 발열원과 중첩될 수 있다. 제1 반도체칩의 발열원에서 발생한 열은 하부 열전달 패턴 및 열통로 패턴을 통하여 열방출부로 전달될 수 있다. 이에 따라, 제1 반도체칩의 열방출 및 동작 신뢰성이 향상될 수 있다.
열통로 패턴의 형성 시, 개구부가 드릴링 공정에 몰드막 내에 형성될 수 있다. 개구부는 하부 열전달 패턴을 노출시킬 수 있다. 하부 열전달 패턴은 개구부 형성 공정에서 제1 반도체칩의 손상을 방지할 수 있다. 이에 따라, 제1 반도체칩의 신뢰성이 향상될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1을 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4는 도 3을 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 하부 열전달 패턴 및 열통로 패턴을 도시한 평면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 7은 도 6을 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 8 내지 12는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 13 및 14는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 16은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1을 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 1 및 2를 참조하면, 반도체 패키지(1)는 기판(100), 제1 반도체칩(200), 제2 반도체칩(300), 몰드막(500), 하부 열전달 패턴(210), 열통로 패턴(610), 및 열방출부(600)를 포함할 수 있다. 반도체 패키지(1)는 복수개의 반도체칩들을 포함하는 멀티칩 패키지일 수 있다.
기판(100)은 회로 패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 외부 단자(101)가 기판(100)의 하면에 배치될 수 있다. 외부 단자(101)는 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다. 외부 단자(101)는 제1 반도체칩(200) 및 제2 반도체칩(300)을 외부 전기 장치(미도시)와 전기적으로 연결시킬 수 있다.
제1 반도체칩(200)이 기판(100) 상에 배치될 수 있다. 연결 단자(103)들이 기판(100) 및 제1 반도체칩(200) 사이에 개재될 수 있다. 제1 반도체칩(200)은 연결 단자(103)들을 통해 기판(100)과 전기적으로 연결될 수 있다. 연결 단자(103)들은 전도성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 이와 달리, 제1 반도체칩(200)은 본딩 와이어(미도시)에 의해 기판(100)과 연결될 수 있다. 제1 반도체칩(200)의 상면(200a)은 칩 영역(A1) 및 열전달 영역(A2)을 가질 수 있다. 칩 영역(A1)에서 제1 반도체칩(200)은 제2 반도체칩(300)과 중첩될 수 있다. 열전달 영역(A2)에서 제1 반도체칩(200)은 제2 반도체칩(300)과 중첩되지 않을 수 있다.
제1 반도체칩(200)은 집적회로, 예를 들어, 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 발열원(201)이 제1 반도체칩(200)에 내장될 수 있다. 발열원(201)은 반도체 직접회로를 구성하기 위해 필요한 기능을 하드웨어 또는 소프트웨어 상태로 정리한 블록일 수 있다. 예를 들어, 발열원(201)은 중앙 처리 장치(CPU) 또는 중앙 처리 장치(CPU)의 회로일 수 있다.
제2 반도체칩(300)이 제1 반도체칩(200)의 상면(200a) 상에 제공될 수 있다. 제2 반도체칩(300)은 칩 영역(A1)에 제공될 수 있다. 제2 반도체칩(300)은 솔더 혹은 범프(미도시)에 의해 기판(100) 상에 플립칩 실장될 수 있다. 다른 예로, 제2 반도체칩(300)은 본딩 와이어(미도시)에 의해 기판(100)과 연결될 수 있다. 제2 반도체칩(300)은 집적회로, 예를 들어, 로직회로, 메모리 회로 혹은 이들의 조합을 포함할 수 있다. 제2 반도체칩(300)은 제1 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(200)은 로직 회로를 포함하고, 제2 반도체칩(300)은 메모리 회로를 포함할 수 있다.
하부 열전달 패턴(210)이 제1 반도체칩(200)의 상면(200a) 상에 배치될 수 있다. 하부 열전달 패턴(210)은 열전달 영역(A2)에 제공되어, 제2 반도체칩(300)과 중첩되지 않을 수 있다. 하부 열전달 패턴(210)은 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 예를 들어, 하부 열전달 패턴(210)은 구리(Cu), 니켈(Ni), 금(Au), 및 알루미늄(Al) 중에서 어느 하나를 포함할 수 있다. 하부 열전달 패턴(210)은 몰드막(500)보다 높은 열전도율을 가질 수 있다. 하부 열전달 패턴(210)은 발열원(201)과 중첩될 수 있다. 제1 반도체칩(200)의 발열원(201) 에서 발생한 열은 하부 열전달 패턴(210)을 통하여 열통로 패턴(610)으로 전달될 수 있다.
열통로 패턴(610)이 제1 반도체칩(200) 및 열방출부(600) 사이에 개재될 수 있다. 열통로 패턴(610)은 제1 반도체칩(200)의 열전달 영역(A2) 상에 제공될 수 있다. 열통로 패턴(610)은 하부 열전달 패턴(210)과 접촉하고, 제1 반도체칩(200)의 상면(200a)과 이격될 수 있다. 열통로 패턴(610)은 하부 열전달 패턴(210)과 중첩될 수 있다. 열통로 패턴(610)은 몰드막(500)보다 열전도율이 높은 물질을 포함할 수 있다. 예를 들어, 열통로 패턴(610)은 도전성 물질 및 접착성 폴리머를 포함할 수 있다. 도전성 물질은 알루미늄(Al), 주석(Sn), 구리(Cu), 은(Ag), 알루미늄 산화물(Al2O3), 아연 산화물(ZnO), 실리콘 탄화물(SiC), 알루미늄 질화물(AlN), 질화붕소(BN), 다이아몬드, 및 이들의 조합 중에서 어느 하나를 포함할 수 있다. 제1 반도체칩(200)의 발열원(201)에서 발생한 열은 하부 열전달 패턴(210) 및 열통로 패턴(610)을 통하여 열방출부(600)로 용이하게 전달될 수 있다. 본 발명의 제1 반도체칩(200)은 하부 열전달 패턴(210) 및 열통로 패턴(610)이 생략된 경우보다, 동작 신뢰성이 향상될 수 있다.
열방출부(600)가 제2 반도체칩(300) 상에 제공될 수 있다. 열방출부(600)는 열전도율이 높은 물질을 포함할 수 있다. 예를 들어, 열방출부(600)는 히트 슬래그, 히트 싱크, 및 그라파이트 시트 중에서 어느 하나를 포함할 수 있다. 열방출부(600)는 제1 반도체칩(200) 및 제2 반도체칩(300)에서 발생한 열을 외부로 방출시킬 수 있다. 열전달층(630)이 제2 반도체칩(300) 및 열방출부(600) 사이에 개재될 수 있다. 열전달층(630)은 열통로 패턴(610)과 연결될 수 있다. 열전달층(630)은 몰드막(500) 및 열방출부(600) 사이로 연장될 수 있다. 열전달층(630)은 열통로 패턴(610)과 동일한 물질을 포함할 수 있다. 예를 들어, 열전달층(630)은 도전성 물질 및/또는 접착성 폴리머를 포함할 수 있다. 열방출부(600)는 열전달층(630)에 의해 제2 반도체칩(300) 및 몰드막(500)에 부착될 수 있다. 제1 반도체칩(200) 및 제2 반도체칩(300)에서 발생한 열은 열전달층(630)을 통해 열방출부(600)로 전달할 수 있다. 본 발명의 반도체 패키지(1)는 열전달층(630) 및 열방출부(600)가 생략된 경우보다, 제1 반도체칩(200) 및 제2 반도체칩(300)의 동작 신뢰성이 향상될 수 있다.
몰드막(500)이 기판(100) 및 열방출부(600) 사이에 개재되어, 제1 반도체칩(200) 및 제2 반도체칩(300)을 둘러싸을 수 있다. 몰드막(500)은 에폭시 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 몰드막(500)의 최상면(600a)은 제2 반도체칩(300)의 상면(300a)과 동일한 레벨을 가질 수 있다. 이에 따라, 제2 반도체칩(300)은 열전달층(630)과 접촉할 수 있다. 다른 예로, 몰드막(500)은 제2 반도체칩(300) 및 열전달층(630) 사이로 연장될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 4는 도 3을 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3 및 4를 참조하면, 반도체 패키지(2)는 기판(100), 제1 반도체칩(200), 제2 반도체칩(300), 몰드막(500), 하부 열전달 패턴(210), 열통로 패턴(610), 및 열방출부(600)를 포함할 수 있다. 기판(100), 제1 반도체칩(200), 제2 반도체칩(300), 몰드막(500), 및 열방출부(600)는 앞서 설명한 바와 동일 또는 유사할 수 있다.
제1 반도체칩(200)은 서로 이격된 복수개의 발열원들(201), 예를 들어, 제1 발열원(201a), 제2 발열원(201b), 및 제3 발열원(201c)을 포함할 수 있다. 하부 열전달 패턴(210)은 열전달 영역(A2) 상에 제공될 수 있다. 하부 열전달 패턴(210)은 제1 반도체칩(200)의 상면(200a)에서 일 방향으로 연장될 수 있다. 하부 열전달 패턴(210)은 발열원들(201) 중에서 적어도 2개와 중첩될 수 있다. 예를 들어, 하부 열전달 패턴(210)은 제1 발열원(201a) 및 제2 발열원(201b)과 중첩될 수 있다. 하부 열전달 패턴(210)은 도 1 및 도 2의 예에서 설명한 금속 물질을 포함할 수 있다.
열통로 패턴(610)이 하부 열전달 패턴(210) 및 열방출부(600) 사이에 개재될 수 있다. 열통로 패턴(610)은 몰드막(500)을 관통하여, 하부 열전달 패턴(210)과 접촉할 수 있다. 열통로 패턴(610)은 열전달 영역(A2) 상에 제공될 수 있다. 열통로 패턴(610)은 하부 열전달 패턴(210)과 중첩될 수 있다. 제1 발열원(201) 및 제2 발열원(201)에서 발생한 열은 하부 열전달 패턴(210) 및 열통로 패턴(610)을 통하여 열방출부(600)로 전달될 수 있다.
도 5a 내지 도 5d는 실시예들에 따른 하부 열전달 패턴 및 열통로 패턴을 도시한 평면도들이다.
도 5a 내지 도 5d에서, 하부 열전달 패턴(210)은 제1 발열원(201a) 및 제2 발열원(201b)과 중첩될 수 있다. 도 5a를 참조하면, 열통로 패턴(610)은 제1 발열원(201a) 또는 제2 발열원(201b) 중 어느 하나와 중첩될 수 있다. 예를 들어, 열통로 패턴(610)은 제1 발열원(201a)과 중첩하나, 제2 발열원(201b)과 중첩하지 않을 수 있다. 도 5b를 참조하면, 열통로 패턴(610)은 제1 열통로 패턴(610a) 및 제2 열통로 패턴(610b)을 포함할 수 있다. 제1 열통로 패턴(611)은 제1 발열원(201a)과 중첩하고, 제2 열통로 패턴(610b)은 제2 발열원(201b)과 중첩할 수 있다. 제2 열통로 패턴(610b)은 제1 열통로 패턴(610a)과 이격될 수 있다. 도 5c를 참조하면, 열통로 패턴(610)은 하부 열전달 패턴(210)과 중첩되나, 제1 발열원(201a) 및 제2 발열원(201b)과는 중첩되지 않을 수 있다. 도 5d를 참조하면, 열통로 패턴(610)은 제1 발열원(201a) 및 제2 발열원(201b)과 중첩될 수 있다.
도 4를 다시 참조하면, 열방출부(600)가 제2 반도체칩(300) 및 몰드막(500) 상에 배치될 수 있다. 열전달층(630)이 열방출부(600) 및 열통로 패턴(610) 사이에 배치될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 7은 도 6을 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6 및 7을 참조하면, 반도체 패키지(3)는 기판(100), 제1 반도체칩(200), 제2 반도체칩(300), 제3 반도체칩(400), 몰드막(500), 하부 열전달 패턴(210), 하부 열통로 패턴(610), 상부 열전달 패턴(310), 상부 열통로 패턴(620), 및 열방출부(600)를 포함할 수 있다. 하부 열전달 패턴(210)은 제1 반도체칩(200)의 열전달 영역(A2) 상에 제공될 수 있다. 하부 열전달 패턴(210)은 발열원(201) 중첩될 수 있다. 하부 열통로 패턴(610)은 몰드막(500)을 관통하며 제공되고, 하부 열전달 패턴(210)과 접촉할 수 있다.
제2 반도체칩(300)은 제1 반도체칩(200)의 칩 영역(A1) 상에 실장될 수 있다. 제2 반도체칩(300)은 상부 칩 영역(B1) 및 상부 열전달 영역(B2)을 포함하는 상면(300a)을 가질 수 있다. 제2 반도체칩(300)은 상부 발열원(301)을 포함할 수 있다.
제3 반도체칩(400)은 제2 반도체칩(300)의 상부 칩 영역(B1) 상에 실장될 수 있다. 일 예로, 제3 반도체칩(400)은 솔더들 또는 범프들(미도시)에 의해 플립칩 실장될 수 있다. 다른 예로, 제3 반도체칩(400)은 와이어 본딩들(미도시)에 의해 기판(100)과 전기적으로 연결될 수 있다.
상부 열전달 패턴(310)이 상부 열전달 영역(B2) 상에 제공될 수 있다. 상부 열전달 패턴(310)은 상부 발열원(301)과 중첩될 수 있다. 상부 열전달 패턴(310)은 몰드막(500)보다 높은 열전도율을 가지는 물질을 포함할 수 있다. 상부 열전달 패턴(310)은 앞서 도 1 및 도 2에서 하부 열전달 패턴(210)의 예로써 설명한 바와 동일 또는 유사한 금속 물질을 포함할 수 있다.
상부 열통로 패턴(620)은 몰드막(500)을 관통하여, 하부 열전달 패턴(210) 및 열전달층(630)과 접촉할 수 있다. 상부 열통로 패턴(620)은 열통로 패턴(610)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 열통로 패턴(620)은 도전성 물질 및 접착성 폴리머를 포함할 수 있다. 제2 반도체칩(300)의 상부 발열원(301)에서 발생한 열은 상부 열전달 패턴(310) 및 상부 열통로 패턴(620)을 통해 열방출부(600)로 전달될 수 있다. 상부 열통로 패턴(620)은 몰드막(500)보다 높은 열전도율을 가질 수 있다. 이에 따라, 제2 반도체칩(300)은 상부 열통로 패턴(620)이 생략된 경우보다, 동작 신뢰성이 향상될 수 있다.
몰드막(500)은 기판(100) 상에서 제1 반도체칩(200), 제2 반도체칩(300), 및 제3 반도체칩(400)을 둘러싸을 수 있다. 몰드막(500)의 최상면(500a)은 제3 반도체칩(400)의 상면(400a)과 동일한 레벨을 가질 수 있다. 다른 예로, 몰드막(500)은 제3 반도체칩(400) 및 열전달층(630) 사이로 연장되어, 제3 반도체칩(400)의 상면(400a)을 덮을 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명한다.
도 8 내지 11는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 8을 참조하면, 제1 반도체칩(200)이 기판(100) 상에 실장될 수 있다. 제1 반도체칩(200)은 칩 영역(A1) 및 열전달 영역(A2)을 포함하는 상면(200a)을 가질 수 있다. 제1 반도체칩(200)은 열전달 영역(A2) 상의 하부 열전달 패턴(210)을 포함할 수 있다. 하부 열전달 패턴(210)은 웨이퍼 레벨 또는 칩 레벨로 형성될 수 있다. 하부 열전달 패턴(210)은 제1 반도체칩(200)의 발열원(201)과 중첩될 수 있다. 하부 열전달 패턴(210)은 도 1의 예 또는 도 3의 예로써 설명한 바와 동일 또는 유사한 평면을 가질 수 있다. 하부 열전달 패턴(210)은 금속 패턴일 수 있다. 제1 반도체칩(200)은 연결 단자(103)에 의해 기판(100)과 전기적으로 연결될 수 있다. 다른 예로, 제1 반도체칩(200)은 본딩 와이어(미도시)에 의해 기판(100)과 전기적으로 연결될 수 있다.
도 9을 참조하면, 제2 반도체칩(300)이 제1 반도체칩(200)의 상면(200) 상에 실장될 수 있다. 제2 반도체칩(300)은 칩 영역(A1)에 제공될 수 있다. 제2 반도체칩(300)은 플립칩 실장 또는 와이어 본딩 실장될 수 있다.
몰드막(500)이 기판(100) 상에 형성되어, 제1 반도체칩(200) 및 제2 반도체칩(300)을 둘러싸을 수 있다. 예를 들어, 몰드막(500)은 에폭시 몰딩 컴파운드와 같은 폴리머를 사용하여 형성될 수 있다. 몰드막(500)은 제1 반도체칩(200) 및 제2 반도체칩(300)을 밀봉시킬 수 있다. 일 예로, 몰드막(500)의 최상면(500a)은 제2 반도체칩(300)의 상면(300a)과 동일한 레벨을 가질 수 있다. 다른 예로, 몰드막(500)은 제2 반도체칩(300)의 상면(300a)을 덮을 수 있다.
도 10을 참조하면, 하부 열전달 패턴(210)을 노출시키는 개구부(510)가 몰드막(500) 내에 형성될 수 있다. 개구부(510)는 몰드막(500)의 일부를 제거하여 형성될 수 있다. 개구부(510)의 형성은 드릴링 공정에 의하여 진행될 수 있다. 하부 열전달 패턴(210)이 생략된 경우, 드릴링에 의해 제1 반도체칩(200)이 손상될 수 있다. 본 발명에 따르면, 개구부(510)의 최하면(510b)은 제1 반도체칩(200)의 상면(200a)보다 높은 레벨을 가질 수 있다. 상면(200a) 상에 하부 열전달 패턴(210)을 형성함에 따라, 제1 반도체칩(200)의 손상이 방지될 수 있다. 이에 따라, 제1 반도체칩(200)의 신뢰성이 향상될 수 있다.
도 11을 참조하면, 열통로 패턴(610)이 개구부(510) 내에 형성되어, 하부 열전달 패턴(210)과 접촉할 수 있다. 예를 들어, 도전성 물질 및 접착성 폴리머가 개구부(510) 내에 채워질 수 있다. 도전성 물질은 앞서 도 1 및 도 2의 예로써 설명한 물질과 동일 또는 유사할 수 있다. 이 때, 열전달층(630)이 제2 반도체칩(300) 및 몰드막(500) 상에 형성될 수 있다. 열전달층(630)은 열통로 패턴(610)과 동일한 물질(예를 들어, 도전성 물질 및 접착성 폴리머)을 제2 반도체칩(300) 및 몰드막(500) 상에 도포하여 형성될 수 있다. 열전달층(630)은 열통로 패턴(610)과 연결될 수 있다. 본 발명의 제조방법에 따르면, 열전달층(630)은 열통로 패턴(610)과 동일한 물질을 사용하여 용이하게 형성할 수 있다.
도 12를 참조하면, 열방출부(600)가 열전달층(630) 상에 형성될 수 있다. 열전달층(630)은 열방출부(600)를 제2 반도체칩(300) 및 몰드막(500)에 부착시킬 수 있다. 열방출부(600)가 그라파이트 시트를 포함하는 경우, 열전달층(630)을 포함하는 열방출부(600)가 몰드막(500) 및 제2 반도체칩(300) 상에 부착될 수 있다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13을 참조하면, 제1 반도체칩(200) 및 제2 반도체칩(300)이 기판(100) 상에 실장될 수 있다. 제1 반도체칩(200) 및 제2 반도체칩(300)의 실장은 앞서 도 8 내지 9의 예로서 설명한 바와 동일 또는 유사한 방법에 의하여 진행될 수 있다. 제2 반도체칩(300)은 상부 열전달 영역(B2)에 형성된 상부 열전달 패턴(320)을 포함할 수 있다. 상부 열전달 패턴(320)은 웨이퍼 레벨 또는 칩 레벨에서 형성될 수 있다. 제2 반도체칩(300)은 상부 칩 영역(B1) 및 상부 열전달 영역(B2)을 포함하는 상면(300a)을 가질 수 있다. 상부 열전달 패턴(320)은 상부 발열원(302)과 중첩될 수 있다. 몰드막(500)이 기판(100) 상에 형성되어, 제1 반도체칩(200), 제2 반도체칩(300), 및 제3 반도체칩(400)을 둘러싸을 수 있다. 이후, 개구부(510) 및 상부 개구부(520)가 몰드막(500) 내에 형성될 수 있다. 예를 들어, 몰드막(500)의 일부가 드릴링 공정에 의해 제거될 수 있다. 개구부(510)는 하부 열전달 패턴(310)를 노출시킬 수 있다. 상부 개구부(520)는 상부 열전달 패턴(320)을 노출시킬 수 있다. 하부 열전달 패턴(210)은 개구부(510) 형성 공정에서 제1 반도체칩(200)을 보호할 수 있다. 상부 열전달 패턴(320)은 상부 개구부(520) 형성 공정에서 제2 반도체칩(300)을 보호할 수 있다. 이에 따라, 제1 반도체칩(200) 및 제2 반도체칩(300)의 신뢰성이 향상될 수 있다.
도 14를 참조하면, 열통로 패턴(610) 및 상부 열통로 패턴(620)이 몰드막(500) 내에 형성될 수 있다. 열통로 패턴(610)은 하부 열전달 패턴(310)과 접촉하고, 상부 열통로 패턴(620)은 상부 열전달 패턴(320)과 접촉할 수 있다. 열통로 패턴(610) 및 상부 열통로 패턴(620)은 각각 개구부(510) 및 상부 개구부(520)에 도전성 물질 및 폴리머를 채워 형성될 수 있다. 이에 따라, 상부 열통로 패턴(620)은 열통로 패턴(610)과 동일한 물질을 포함할 수 있다. 이 때, 열통로 패턴(610)과 동일한 물질이 제3 반도체칩(400) 및 몰드막(500) 상에 도포되어, 열전달층(630)이 형성될 수 있다. 열전달층(630)은 열통로 패턴(610) 및 상부 열통로 패턴(620) 각각과 연결될 수 있다.
도 7을 다시 참조하면, 열방출부(600)가 상부 열전달층(630) 상에 형성될 수 있다. 상부 열전달층(630)은 열방출부(600)를 몰드막(500) 및 제3 반도체칩(400) 상에 부착시킬 수 있다. 이에 따라, 도 7의 예로써 설명한 반도체 패키지(3)의 제조가 완성될 수 있다.
<응용예>
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 16은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 15를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2, 3) 중에서 선택된 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 및/또는 카메라 이미지 프로세서(Camera Image Processor:CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 16을 참조하면, 메모리 시스템(1400)은 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2, 3) 중에서 선택된 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 기판 상에 칩 영역, 열전달 영역, 및 상기 열전달 영역 상에 배치된 하부 열전달 패턴을 포함하는 제1 반도체칩을 실장하는 것;
    상기 제1 반도체칩의 상기 칩 영역 상에 제2 반도체칩을 실장하는 것, 상기 제2 반도체칩은 상부 칩영역 및 상부 열전달 영역을 포함하고, 상부 열전달 패턴이 상기 제2 반도체칩의 상기 상부 열전달 영역 상에 배치되고;
    상기 제2 반도체칩의 상기 상부 칩영역 상에 제3 반도체칩을 실장하는 것;
    상기 기판 상에 상기 제1 반도체칩, 상기 제2 반도체칩, 및 상기 제3 반도체칩을 둘러싸는 몰드막을 형성하는 것;
    상기 몰드막의 내에 상기 하부 열전달 패턴을 노출시키는 개구부 및 상기 상부 열전달 패턴을 노출시키는 상부 개구부를 형성하는 것;
    상기 개구부 내에 열통로 패턴을 형성하는 것;
    상기 상부 개구부 내에 상부 열통로 패턴을 형성하는 것; 및
    상기 제3 반도체칩 및 상기 몰드막 상에 상기 열통로 패턴 및 상기 상부 열통로 패턴과 연결되는 열방출부를 형성하는 것;
    을 포함하는 반도체 패키지 제조방법.
  2. 제 1항에 있어서,
    상기 제1 반도체칩은 발열원을 포함하며,
    상기 하부 열전달 패턴은 상기 발열원과 중첩되는 반도체 패키지 제조방법.
  3. 제 1항에 있어서,
    상기 제2 반도체칩 및 상기 몰드막 사이에 열전달층을 형성하는 것을 더 포함하되, 상기 열전달층은 상기 열통로 패턴과 동일한 물질을 포함하는 반도체 패키지 제조방법.
  4. 제 1항에 있어서,
    상기 제1 반도체칩은 서로 이격된 복수의 발열원들을 포함하되,
    상기 하부 열전달 패턴은 상기 발열원들 중에서 적어도 2개와 중첩되는 반도체 패키지 제조방법.
  5. 기판 상에 실장되고, 칩 영역 및 열전달 영역을 포함하는 상면을 갖는 제1 반도체칩;
    상기 제1 반도체칩의 상기 칩 영역 상에 실장되고, 상부 칩영역 및 상부 열전달 영역을 포함하는 제2 반도체칩;
    상기 제1 반도체칩의 상기 열전달 영역 상에 배치된 하부 열전달 패턴;
    상기 제2 반도체칩의 상기 상부 칩영역 상에 실장된 제3 반도체칩;
    상기 기판 상에 제공되어, 상기 제1 반도체칩, 상기 제2 반도체칩, 및 상기 제3 반도체칩을 둘러싸는 몰드막;
    상기 몰드막을 관통하고, 상기 하부 열전달 패턴과 연결되는 열통로 패턴;
    상기 제2 반도체칩 및 상기 몰드막 상에 배치되어, 상기 열통로 패턴과 연결되는 열방출부;
    상기 제2 반도체칩의 상기 상부 열전달 영역 상에 배치된 상부 열전달 패턴; 및
    상기 상부 열전달 패턴 및 상기 열방출부 사이에 개재된 상부 열통로 패턴을 포함하는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제1 반도체칩은 발열원을 포함하고,
    상기 하부 열전달 패턴은 상기 발열원과 중첩되는 반도체 패키지.
  7. 제 5항에 있어서,
    상기 제2 반도체칩 및 상기 열방출부 사이에 개재된 열전달층을 포함하되,
    상기 열전달층은 상기 열통로 패턴과 동일한 물질을 포함하는 반도체 패키지.
  8. 제 5항에서,
    상기 열통로 패턴은 도전성 물질 및 접착성 폴리머를 포함하며, 상기 몰드막보다 높은 열전도율을 가지는 반도체 패키지.
  9. 삭제
  10. 제 5항에 있어서,
    상기 하부 열전달 패턴은 금속 패턴인 반도체 패키지.
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