KR102480014B1 - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 제 1 반도체 칩; 상기 제 1 반도체 칩의 상부 표면의 일부를 노출시키도록 상기 제 1 반도체 칩 상에 배치된 제 2 반도체 칩; 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 적어도 하나와 열적으로 연결된 실리콘(silicon) 방열체; 및 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸고 상기 실리콘 방열체의 상부 표면을 노출시키는 몰딩 부재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그의 제조 방법 {Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 방열 특성이 우수하고 신뢰성이 우수하며 간단하게 제조할 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
로직 칩은 통상적으로 동작 시에 많은 열을 방출하기 때문에 온도에 의하여 성능이 제한될 가능성이 있다. 그렇기 때문에 로직 칩을 포함하는 반도체 패키지의 열 방출과 관련하여 많은 개선이 요구되고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 방열 특성이 우수하고 신뢰성이 우수하며 간단하게 제조할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 방열 특성이 우수하고 신뢰성이 우수하며 간단하게 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 세 번째 기술적 과제는 상기 반도체 패키지를 포함하는 전자 시스템을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 제 1 반도체 칩; 상기 제 1 반도체 칩의 상부 표면의 일부를 노출시키도록 상기 제 1 반도체 칩 상에 배치된 제 2 반도체 칩; 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 적어도 하나와 열적으로 연결된 실리콘(silicon) 방열체; 및 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸고 상기 실리콘 방열체의 상부 표면을 노출시키는 몰딩 부재를 포함하는 반도체 패키지를 제공한다.
본 발명의 다른 태양은 패키지 기판; 상기 패키지 기판 상에 실장된 로직 칩; 상기 로직 칩 상에 배치되고, 상기 로직 칩의 상부 표면의 적어도 일부를 노출시키는 하나 이상의 메모리 칩; 상기 로직 칩 및 상기 메모리 칩을 봉지하는 몰딩 부재; 및 상기 로직 칩의 상부 표면에 부착되고 상기 몰딩 부재의 외부로 적어도 부분적으로 노출되는 실리콘(silicon) 방열체를 포함하는 반도체 패키지를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 패키지 기판 상에 로직 칩을 실장하는 단계; 상기 로직 칩 상에 상기 로직 칩의 상부 표면의 적어도 일부가 노출되도록 메모리 칩을 부착하는 단계; 상기 로직 칩의 상부 표면에 실리콘(silicon) 방열체를 부착하는 단계; 및 상기 실리콘 방열체의 상면이 노출되고, 상기 로직 칩 및 상기 메모리 칩이 봉지되도록 몰딩 부재를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명은 상기 세 번째 기술적 과제를 이루기 위하여 제어부; 데이터를 입력 또는 출력할 수 있는 입출력부; 데이터를 저장할 수 있는 메모리부; 외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및 상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스를 포함하는 전자 시스템을 제공한다. 특히, 상기 제어부 및 상기 메모리부 중의 적어도 하나는 상기 반도체 패키지를 포함할 수 있다.
본 발명에 따른 반도체 패키지는 방열 특성이 우수하고 신뢰성이 우수한 반도체 패키지를 간단하게 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개념적 평면도이다.
도 2a는 도 1의 IIA-IIA' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 2b는 도 1의 IIB-IIB' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 3은 다이 부착 필름을 더 상세하게 나타내기 위하여 도 1의 III 부분을 확대하여 나타낸 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 개념적 평면도이다.
도 5a는 도 4의 VA-VA' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 5b는 도 4의 VB-VB' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 개념적 평면도이다.
도 7은 도 6의 VIIA-VIIA' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 개념적 평면도이다.
도 9a는 도 8의 IXA-IXA' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 9b는 도 8의 IXB-IXB' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 개념적 평면도이다.
도 11a는 도 10의 XIA-XIA' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 11b는 도 10의 XIB-XIB' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 개념적 평면도이다.
도 13a는 도 4의 XIIIA-XIIIA' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 13b는 도 4의 XIIIB-XIIIB' 선을 따라 반도체 패키지를 절개한 단면을 나타낸 단면도이다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 개념적 단면도들이다.
도 15a 및 도 15b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 개념적 단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 개념적 평면도이다. 도 2a는 도 1의 IIA-IIA' 선을 따라 반도체 패키지(100)를 절개한 단면을 나타낸 단면도이다. 도 2b는 도 1의 IIB-IIB' 선을 따라 반도체 패키지(100)를 절개한 단면을 나타낸 단면도이다.
도 1, 도 2a, 및 도 2b를 참조하면, 상기 반도체 패키지(100)는 패키지 기판(101) 상에 실장된 제 1 반도체 칩(110)을 포함할 수 있다. 상기 제 1 반도체 칩(110)의 상부에는 제 2 반도체 칩(120)이 배치될 수 있다. 또한, 상기 제 1 반도체 칩(110) 및 상기 제 2 반도체 칩(120) 중 적어도 하나와 열적으로 연결된 실리콘(silicon) 방열체(131, 132)가 제공될 수 있다. 상기 제 1 반도체 칩(110), 제 2 반도체 칩(120), 및 실리콘 방열체(131, 132)는 몰딩 부재(150)에 의하여 둘러싸일 수 있다. 상기 실리콘 방열체(131, 132)는 적어도 부분적으로 상기 몰딩 부재(150)의 외부로 노출될 수 있다.
상기 패키지 기판(101)은, 예를 들면, 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 일부 실시예들에 있어서, 상기 패키지 기판(101)은 다층 인쇄 회로 기판(multi-layer printed circuit board)일 수 있다. 상기 패키지 기판(101)은 베이스 보드층, 상기 베이스 보드층의 상면과 하면에 각각 형성되는 상면 패드 및 하면 패드, 상기 상면 패드와 하면 패드를 노출시키는 솔더 레지스트층을 포함할 수 있다.
일부 실시예들에 있어서, 상기 베이스 보드층은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있으며, 예를 들면, FR4(flame retardant 4), 사관능성 에폭시(tetrafunctional epoxy), 폴레페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상기 베이스 보드층의 상면, 하면, 및/또는 내부에는 상기 상면 패드와 하면 패드를 전기적으로 연결하는 배선 패턴 및 상기 배선 패턴 사이를 전기적으로 연결하는 도전 비아를 포함할 수 있다. 상기 배선 패턴은 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 초극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 상기 도전 비아는 상기 베이스 보드층의 적어도 일부분을 관통하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 도전 비아는 구리, 니켈, 스테인레스 스틸, 또는 베릴륨 구리(beryllium copper)로 이루어질 수 있다.
상기 하부 패드에는 외부 장치와의 전기적인 연결을 위한 단자(101b)가 제공될 수 있다. 상기 단자(101b)는 예를 들면, 범프, 솔더볼, 또는 도전성 필라일 수 있다. 상기 단자(101b)는, 예를 들면, 주석(Sn)을 주요 성분으로 하고, 은(Ag), 구리(Cu), 금(Au), 아연(Zn), 비스무트(Bi), 인듐(In), 납(Pb), 크롬(Cr), 백금(Pt), 텅스텐(W), 티타늄(Ti), 이리듐(Ir), 니켈(Ni), 코발트(Co), 철(Fe), 인(P), 및 이들의 합금에서 선택될 수 있지만, 본 발명이 이들에 한정되는 것은 아니다.
상기 제 1 반도체 칩(110)은, 로직 칩일 수 있으며, 예를 들면, 모뎀(modem) 칩과 같은 베이스밴드 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩 등일 수 있으나 이들에 한정되는 것은 아니다.
상기 제 1 반도체 칩(110)은 상기 패키지 기판(101)에 플립칩(flipchip) 형태로 실장될 수 있다. 이 경우, 상기 제 1 반도체 칩(110)의 활성면은 상기 패키지 기판(101)을 향하도록 배치될 수 있고, 상기 제 1 반도체 칩(110)은 칩 연결 부재(110b)에 의하여 상기 패키지 기판(101)과 전기적으로 연결될 수 있다.
상기 칩 연결 부재(110b)는 예를 들면, 범프, 솔더볼, 또는 도전성 필라일 수 있다. 상기 칩 연결 부재(110b)는, 예를 들면, 주석(Sn)을 주요 성분으로 하고, 은(Ag), 구리(Cu), 금(Au), 아연(Zn), 비스무트(Bi), 인듐(In), 납(Pb), 크롬(Cr), 백금(Pt), 텅스텐(W), 티타늄(Ti), 이리듐(Ir), 니켈(Ni), 코발트(Co), 철(Fe), 인(P), 및 이들의 합금에서 선택될 수 있지만, 본 발명이 이들에 한정되는 것은 아니다.
일부 실시예들에 있어서, 상기 제 1 반도체 칩(110)의 하부에는 언더필 층이 더 구비될 수 있다. 상기 언더필 층은, 예를 들면, 에폭시 수지를 이용하여 모세관 언더필(capillary underfill) 방법으로 형성될 수 있다. 다른 실시예에서 상기 언더필 층은 비전도성 필름(non-conductive film, NCF)을 이용하여 형성될 수 있다.
상기 제 2 반도체 칩(120)은, 메모리 칩일 수 있으며, 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩 등일 수 있으나, 이들에 한정되는 것은 아니다. 특히, 상기 제 2 반도체 칩(120)은 복수의 메모리 칩들(120a, 120b)을 포함할 수 있다. 상기 복수의 메모리 칩들(120a, 120b)은 도 1 및 도 2b에 도시된 바와 같이 측방향으로 배열될 수 있으나, 통상의 기술자는 수직 방향으로 적층될 수도 있음을 이해할 것이다.
상기 제 2 반도체 칩(120)은 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)을 포함할 수 있다. 도 1에서는 상기 제 1 메모리 칩(120a)과 제 2 메모리 칩(120b)이 통로를 사이에 두고 서로 수평으로 배치된 것으로 도시되었지만 다른 실시예에서는 수직으로 적층될 수도 있다. 또한 상기 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)은 활성면이 위를 향하도록, 즉 후술하는 실리콘 방열체(132)를 향하도록 배치될 수 있다. 즉, 상기 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)은 활성면이 상기 제 1 반도체 칩(110)을 등지도록 배향될 수 있다.
일부 실시예들에 있어서, 상기 제 1 메모리 칩(120a) 및/또는 제 2 메모리 칩(120b)은 일측 단부가 상기 제 1 반도체 칩(110)의 측면으로부터 측방향으로 돌출된 오버행(overhang) 부분을 가질 수 있다. 상기 오버행 부분에는 패키지 기판(101)과 연결될 본딩 패드(120p)가 제공될 수 있다. 상기 제 1 메모리 칩(120a) 및/또는 제 2 메모리 칩(120b) 내의 반도체 소자들은 상기 본딩 패드(120p)를 통하여 패키지 기판(101)과 전기적으로 연결될 수 있다. 상기 본딩 패드(120p)는 본딩 와이어(120w)를 통하여 상기 패키지 기판(101)과 전기적으로 연결될 수 있다.
상기 본딩 와이어(120w)는 금(Au), 구리(Cu), 팔라듐(Pd), 은(Ag), 백금(Pt), 알루미늄(Al), 베릴륨(B), 이트륨(Y), 지르코늄(Zr), 칼슘(Ca), 니켈(Ni), 철(Fe), 코발트(Co), 비스무트(Bi), 인(P), 루테늄(Ru), 로듐(Rh), 이들 중 2종 이상의 합금으로 구성될 수 있으며 특별히 한정되지 않는다.
상기 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)은 상기 본딩 와이어(120w) 및 패키지 기판(101)을 통하여 상기 제 1 반도체 칩(110)과 전기적으로 연결되어 전기적 신호를 주고받을 수 있다.
상기 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)은 다이 부착 필름(120f)을 이용하여 상기 제 1 반도체 칩(110)에 부착될 수 있다.
상기 실리콘 방열체(131, 132)는 상기 제 1 반도체 칩(110) 및 상기 제 2 반도체 칩(120) 중 적어도 하나와 열적으로 연결될 수 있다. 여기서, 두 물체가 "열적으로 연결"되었다고 하는 것은 두 물체 사이에 열적 절연체를 사이에 개재함이 없이 한 물체의 열이 다른 물체로 전달될 수 있는 상태를 가리킬 수 있다. 예컨대, 두 물체의 사이에 공기와 같이, 예를 들면 0.05 W/(mK) 이하, 0.08 W/(mK) 이하, 또는 0.1 W/(mK) 이하의 열전도도를 갖는 물질을 개재함이 없이 한 물체의 열이 다른 물체로 전달될 수 있으면 열적으로 연결되었다고 할 수 있다.
일부 실시예들에 있어서, 상기 실리콘 방열체(131)는 상기 제 1 반도체 칩(110) 및 상기 제 2 반도체 칩(120) 중 어느 것과도 도전체 배선, 예컨대 금속 배선으로 연결되지 않을 수 있다. 일부 실시예들에 있어서, 상기 실리콘 방열체(132)는 상기 제 1 반도체 칩(110) 및 상기 제 2 반도체 칩(120) 중 어느 것과도 도전체 배선, 예컨대 금속 배선으로 연결되지 않을 수 있다. 여기서, 상기 실리콘 방열체(131 및/또는 132)가 상기 제 1 반도체 칩(110) 및 상기 제 2 반도체 칩(120) 중 어느 것과도 도전체 배선으로 연결되지 않았다는 것은 상기 실리콘 방열체(131 및/또는 132)와 상기 제 1 반도체 칩(110) 또는 상기 제 2 반도체 칩(120)을 연결하는 도전체 배선이 부존재함을 의미할 수 있다.
상기 실리콘 방열체(131, 132)는 단결정 실리콘 또는 다결정(polycrystalline) 실리콘으로 이루어질 수 있다. 실리콘 방열체(131, 132)는 은(Ag)에 비하여 훨씬 저렴하지만 은(Ag)과 비슷한 수준의 열전도 특성을 갖는다. 또한, 실리콘 방열체(131, 132)는 반도체 칩들(110, 120)과 다이 부착 필름에 의하여 용이하게 부착될 수 있으며 이에 관해서는 뒤에서 상세하게 설명한다.
상기 실리콘 방열체(131, 132)는 상기 제 1 반도체 칩(110)에 열적으로 연결된 제 1 실리콘 방열체(131) 및 상기 제 2 반도체 칩(120)에 열적으로 연결된 제 2 실리콘 방열체(132)를 포함할 수 있다. 상기 제 1 실리콘 방열체(131)는 상기 제 1 반도체 칩(110)의 상부 표면으로부터 상기 반도체 패키지(100)의 상부 표면까지 수직 연장될 수 있다. 상기 제 2 실리콘 방열체(132)는 상기 제 2 반도체 칩(120)의 상부 표면으로부터 상기 반도체 패키지(100)의 상부 표면까지 수직 연장될 수 있다.
상기 제 1 실리콘 방열체(131)의 상부 표면과 상기 제 2 실리콘 방열체(132)의 상부 표면은 실질적으로 동일한 평면 상에 있을 수 있다.
특히 도 2b에 도시된 바와 같이 상기 제 2 실리콘 방열체(132)는 제 1 메모리 칩(120a)의 상부 표면과 상기 제 2 메모리 칩(120b)의 상부 표면을 가로질러 수평 연장될 수 있다. 상기 제 2 실리콘 방열체(132)는 본딩 패드(120p)가 형성되어 있는 영역은 침범하지 않으면서 상기 제 1 메모리 칩(120a)의 상부 표면으로부터 상기 제 2 메모리 칩(120b)의 상부 표면까지 수평 연장될 수 있다. 후술하는 바와 같이 상기 제 1 메모리 칩(120a)과 상기 제 2 메모리 칩(120b) 사이의 공간은 몰딩 부재(150)에 의하여 매립되며, 상기 제 1 메모리 칩(120a)과 상기 제 2 메모리 칩(120b) 사이에서 제 2 실리콘 방열체(132)는 몰딩 부재(150)에 의하여 지지될 수 있다.
제 1 실리콘 방열체(131)와 제 2 실리콘 방열체(132)는 각각 다이 부착 필름들(131f, 132f)에 의하여 제 1 반도체 칩(110)과 제 2 반도체 칩(120)에 부착될 수 있다.
도 3은 다이 부착 필름(131f)을 더 상세하게 나타내기 위하여 도 1의 III 부분을 확대하여 나타낸 확대도이다.
도 3을 참조하면, 제 1 실리콘 방열체(131)는 다이 부착 필름(die attach film, DAF)(131f)을 이용하여 상기 제 1 반도체 칩(110) 상에 부착될 수 있다. 일부 실시예들에 있어서, 상기 다이 부착 필름(131f)은 써멀(thermal) DAF일 수 있으며, 상기 써멀 DAF는 매트릭스 내부에 필러들(131ff)을 포함할 수 있다.
상기 필러들(131ff)은 매트릭스보다 우수한 열전도 특성을 갖는 물질일 수 있다. 예컨대, 상기 필러들(131ff)은 탄소계 나노 분말, 무기 분말, 금속 분말, 또는 이들의 혼합물일 수 있으나 이들에 한정되는 것은 아니다. 상기 다이 부착 필름(131f) 내에는 높은 열전도도(즉, 하이(high) k)를 갖는 필러들(131ff), 예컨대 알루미나(Al2O3) 분말이 분산되어 있기 때문에 통상적인 DAF에 비하여 우수한 열전달 특성을 보일 수 있다.
상기 다이 부착 필름(131f)의 두께는 약 8 ㎛ 내지 약 30 ㎛일 수 있다.
다시 도 1, 도 2a, 및 도 2b를 참조하면, 상기 제 2 실리콘 방열체(132)의 노출된 표면적은 상기 제 1 실리콘 방열체(131)의 노출된 표면적보다 더 클 수 있다. 도 1에 도시된 각 구성 요소의 모양, 치수, 위치는 명확성을 위하여 과장된 것일 수 있으며, 상기 제 1 실리콘 방열체(131) 및 제 2 실리콘 방열체(132)의 실제 모양과 치수는 도 1에 도시된 바에 한정되지 않는다. 일부 실시예들에 있어서, 상기 제 1 실리콘 방열체(131)의 노출된 표면적은 상기 제 2 실리콘 방열체(132)의 노출된 표면적보다 더 클 수 있다.
상기 몰딩 부재(150)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)일 수 있으며, 특별히 한정되지 않는다. 상기 몰딩 부재(150)도 내부에 필러들을 포함할 수 있으며, 상기 필러는 EMC보다 우수한 열전도 특성을 갖는 물질일 수 있다.
상기 몰딩 부재(150)는 상기 제 1 반도체 칩(110) 및 상기 제 2 반도체 칩(120)의 측면을 둘러쌀 수 있다. 또한 상기 몰딩 부재(150)는 상기 제 1 실리콘 방열체(131) 및 상기 제 2 실리콘 방열체(132)의 측면을 둘러싸도록 구성될 수 있다. 한편, 상기 제 1 실리콘 방열체(131) 및 상기 제 2 실리콘 방열체(132)의 상부 표면은 상기 몰딩 부재(150)로부터 노출될 수 있다.
일부 실시예들에 있어서, 상기 제 1 실리콘 방열체(131), 상기 제 2 실리콘 방열체(132), 및 상기 몰딩 부재(150)의 상부 표면들은 실질적으로 동일 평면 상에 위치할 수 있다. 상기 필러들은 탄소계 나노 분말, 무기 분말, 금속 분말, 또는 이들의 혼합물일 수 있으나 이들에 한정되는 것은 아니다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지(100a)를 나타낸 개념적 평면도이다. 도 5a는 도 4의 VA-VA' 선을 따라 반도체 패키지(100a)를 절개한 단면을 나타낸 단면도이다. 도 5b는 도 4의 VB-VB' 선을 따라 반도체 패키지(100a)를 절개한 단면을 나타낸 단면도이다.
도 4, 도 5a, 및 도 5b에 도시한 실시예는 도 1, 도 2a, 및 도 2b를 참조하여 설명한 실시예와 대비하여 실리콘 방열체들(132a, 133)의 구성에서 주된 차이가 있다. 따라서 이하에서는 중복되는 설명을 생략하고 이러한 차이점을 중심으로 설명한다.
도 4, 도 5a, 및 도 5b를 참조하면, 제 2 실리콘 방열체(132a)는 상기 제 2 반도체 칩들(120a, 120b)의 상부 표면에 연결되고, +Y 방향 및 -Y 방향으로 연장되어 상기 제 1 반도체 칩(110)의 노출된 상부 표면 위로 수평 연장될 수 있다. 도 5a에 도시된 바와 같이, 상기 제 2 실리콘 방열체(132a)는 제 2 반도체 칩(120b)의 상부 표면에서 횡방향(여기서는 +Y 방향 및 -Y 방향)으로 나아가도록 연장될 수 있다.
제 2 실리콘 방열체(132a)의 면적이 제 2 반도체 칩(120)의 면적보다 더 크게 확대될 수 있기 때문에 제 2 반도체 칩(120)에서 발생하는 열이 보다 원활하게 배출될 수 있다.
일부 실시예들에 있어서, 상기 제 2 실리콘 방열체(132a)가 제 2 반도체 칩(120b)의 상부 표면을 벗어나 연장된 부분의 하부에 제 3 실리콘 방열체(133)가 제공될 수 있다. 상기 제 3 실리콘 방열체(133)는 상기 제 1 반도체 칩(110)의 상부 표면으로부터 상기 제 2 실리콘 방열체(132a)의 하부 표면까지 Z 방향으로 수직 연장될 수 있다.
제 1 반도체 칩(110)이 로직 칩인 경우 짧은 시간 내에 다량의 열이 발생할 수 있는데, 이러한 경우 제 3 실리콘 방열체(133) 및 제 2 실리콘 방열체(132a)를 통해 열이 외부로 원활하게 방출될 수 있다. 만일 제 3 실리콘 방열체(133)가 없다면 제 1 반도체 칩(110)에서 발생한 열은 제 2 반도체 칩(120)과 제 2 실리콘 방열체(132a)를 거쳐서 배출되어야 하기 때문에 열방출 효율도 떨어지고 제 2 반도체 칩(120)이 열에 의해 손상될 우려도 있다.
상기 제 3 실리콘 방열체(133)는 도 1 등을 참조하여 설명한 실리콘 방열체(131, 132)와 소재, 부착 방법 등에 있어서 동일할 수 있으며, 여기서는 중복되는 설명을 생략한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지(100b)를 나타낸 개념적 평면도이다. 도 7은 도 6의 VIIA-VIIA' 선을 따라 반도체 패키지(100b)를 절개한 단면을 나타낸 단면도이다.
도 6 및 도 7에 도시한 실시예는 도 4, 도 5a, 및 도 5b를 참조하여 설명한 실시예와 대비하여 제 2 실리콘 방열체(132b)의 구성 및 금속 방열체(139)에서 주된 차이가 있다. 따라서 이하에서는 중복되는 설명을 생략하고 이러한 차이점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 제 2 실리콘 방열체(132b)는 다이 부착 필름(132bf)에 의하여 제 2 반도체 칩(120)에 부착될 수 있다. 상기 제 2 실리콘 방열체(132b)는 상기 제 2 반도체 칩(120)의 상부에서 한 쪽 횡방향으로 연장되어 제 1 반도체 칩(110)의 노출된 상부 표면 위로 수평 연장될 수 있다. 한편, 상기 제 2 실리콘 방열체(132b)는 상기 제 2 반도체 칩(120)의 상부에서 반대쪽 횡방향으로는 상기 제 2 반도체 칩(120)의 상부 표면을 벗어날 정도로 연장되지 않을 수 있다.
상기 반도체 패키지(100b)는 제 1 반도체 칩(110)의 상부 표면에 연결된 금속 방열체(139)를 포함할 수 있다. 상기 금속 방열체(139)는 상기 제 1 반도체 칩(110)의 상부 표면으로부터 상기 반도체 패키지(100b)의 상부 표면까지 수직 연장될 수 있다.
상기 금속 방열체(139)는 우수한 열전도도를 갖는 임의의 금속일 수 있다. 예를 들면, 상기 금속 방열체(139)는 은(Ag), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 백금(Pt), 철(Fe), 코발트(Co), 니켈(Ni), 아연(Zn), 또는 이들의 합금일 수 있다.
상기 금속 방열체(139)는, 예를 들면 TIM(thermal interface material)을 이용하여 상기 제 1 반도체 칩(110)의 상부 표면에 부착될 수 있다. 상기 TIM은 두 물체 사이를 열적으로 결합할 수 있는 페이스트 물질 또는 고체 물질일 수 있으며, 예를 들면, 써멀 그리스(thermal grease), 써멀 접착제(thermal adhesive), 써멀 패드(thermal pad) 등일 수 있으나 이들에 한정되는 것은 아니다.
일부 실시예들에 있어서, 상기 금속 방열체(139)는 하부의 수평 방향 폭이 상부의 수평 방향 폭보다 더 클 수 있다. 즉, 상기 금속 방열체(139)는 사다리꼴 형상의 수직 단면 형상을 가질 수 있다.
제 1 반도체 칩(110)은 다양한 반도체 소자들을 포함할 수 있으며, 특정 기능을 담당하는 반도체 소자들이 밀집되어 있는 영역에서는 발열이 더 심할 수 있다. 이와 같이 동작시 특별히 발열이 심한 반도체 소자들이 밀집되어 있는 영역에서는 발생되는 열을 신속하게 외부로 방출할 필요가 있다. 이와 같이 상기 제 1 반도체 칩(110)의 신속한 열 방출이 특히 요구되는 영역에는 우수한 열전도도를 갖는 금속 방열체(139)를 사용하고, 상기 제 1 반도체 칩(110)의 다른 영역들, 예를 들면 동작 중에 열이 발생하지만 온도의 상승 속도가 비교적 느린 영역에서는 제 2 반도체 칩(120) 및 그의 상부에 결합된 제 2 실리콘 방열체(132b)를 통하여 열을 방출할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지(100c)를 나타낸 개념적 평면도이다. 도 9a는 도 8의 IXA-IXA' 선을 따라 반도체 패키지(100c)를 절개한 단면을 나타낸 단면도이다. 도 9b는 도 8의 IXB-IXB' 선을 따라 반도체 패키지(100c)를 절개한 단면을 나타낸 단면도이다.
도 8, 도 9a, 및 도 9b에 도시한 실시예는 도 1, 도 2a, 및 도 2b를 참조하여 설명한 실시예와 대비하여 제 2 실리콘 방열체들이 생략된 점과 제 1 실리콘 방열체들(131c)의 구성에서 주된 차이가 있다. 따라서 이하에서는 중복되는 설명을 생략하고 이러한 차이점을 중심으로 설명한다.
도 8, 도 9a, 및 도 9b를 참조하면, 제 2 반도체 칩(120)에 부착된 실리콘 방열체는 생략될 수 있다. 제 1 반도체 칩(110)에 부착된 제 1 실리콘 방열체(131c)는 제 2 반도체 칩(120)과는 직접 접촉하지 않으면서 상기 제 1 반도체 칩(110)의 상부 표면과 가급적 넓은 면적에 걸쳐 접촉할 수 있다. 상기 제 1 실리콘 방열체(131c)는 다이 부착 필름(131cf)에 의하여 상기 제 1 반도체 칩(110)의 상부 표면에 결합될 수 있다.
도 8에 도시된 바와 같이, 제 2 반도체 칩(120)이 제 1 메모리 칩(120a)과 제 2 메모리 칩(120b)을 포함하고, 상기 제 1 메모리 칩(120a)과 제 2 메모리 칩(120b)이 상기 제 1 반도체 칩(110)의 위에서 소정 간격을 두고 측방향으로 배열될 수 있다. 그 결과 상기 제 1 메모리 칩(120a)과 제 2 메모리 칩(120b)의 사이에 상기 소정 간격을 폭으로 하는 통로가 형성될 수 있고, 상기 통로는 상기 제 1 반도체 칩(110)의 비교적 넓게 노출된 두 상부 표면들을 서로 연결할 수 있다.
제 1 실리콘 방열체(131c)는 상기 비교적 넓게 노출된 두 상부 표면들의 각각을 가급적 넓은 면적에 걸쳐 덮을 수 있다. 또한 상기 통로 부분의 표면도 덮으면서 상기 비교적 넓게 노출된 두 상부 표면들 상의 방열체들을 연결하여 결국 제 1 실리콘 방열체(131c)는 알파벳 I 자와 비슷한 형태의 평면 모양을 가질 수 있다.
상기 제 1 실리콘 방열체(131c)는 상기 통로를 지나며, 상기 제 1 실리콘 방열체(131c)의 측면들은 상기 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)의 각각의 적어도 세 측면들과 마주하도록 연장될 수 있다. 즉, 도 8에서 상기 제 1 실리콘 방열체(131c)의 한 쪽 측면은 상기 제 1 메모리 칩(120a)의 세 측면과 마주하며 연장된다. 또한 상기 제 1 실리콘 방열체(131c)의 다른 쪽 측면은 상기 제 2 메모리 칩(120b)의 세 측면과 마주하며 연장된다.
상기 제 2 반도체 칩(120), 즉 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)에서 발생하는 열은 몰딩 부재(150)를 통하여 외부로 방출될 수 있다. 한편 제 1 반도체 칩(110)에서 발생하는 열은 제 1 실리콘 방열체(131c)를 통하여 외부로 방출될 수 있다. 도 8에 도시된 제 1 반도체 칩(110)과 제 2 반도체 칩(120)의 배치에서는, 제 1 실리콘 방열체(131c)가 I 자와 비슷한 형태의 평면 모양을 갖도록 하는 것이 상기 제 1 반도체 칩(110)과 제 1 실리콘 방열체(131c) 사이의 접촉 면적을 최대화할 수 있다. 최대화된 상기 접촉 면적은 제 1 반도체 칩(110)에서 발생한 열을 효율적으로 방출하도록 할 수 있다.
또, 제 1 반도체 칩(110)의, 제 2 반도체 칩(120)에 의하여 덮인 부분에서 발생하는 열은 제 2 반도체 칩(120) 및 몰딩 부재(150)를 통하여 외부로 방출될 수도 있다.
제 1 반도체 칩(110)이 로직 칩인 경우 짧은 시간 내에 다량의 열이 상기 제 1 반도체 칩(110)의 전체 영역에 걸쳐 비교적 균일한 정도로 발생할 수 있다. 이러한 경우 제 1 반도체 칩(110)에서 발생한 열은 제 1 실리콘 방열체(131c)를 통해 외부로 원활하게 방출될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지(100d)를 나타낸 개념적 평면도이다. 도 11a는 도 10의 XIA-XIA' 선을 따라 반도체 패키지(100d)를 절개한 단면을 나타낸 단면도이다. 도 11b는 도 10의 XIB-XIB' 선을 따라 반도체 패키지(100d)를 절개한 단면을 나타낸 단면도이다.
도 10, 도 11a, 및 도 11b에 도시한 실시예는 도 8, 도 9a, 및 도 9b를 참조하여 설명한 실시예와 대비하여 제 2 반도체 칩(120)의 배치와 제 1 실리콘 방열체들(131d)의 구성에서 주된 차이가 있다. 따라서 이하에서는 중복되는 설명을 생략하고 이러한 차이점을 중심으로 설명한다.
도 10, 도 11a, 및 도 11b을 참조하면, 제 2 반도체 칩(120)은 상하 적층된 제 1 메모리 칩(120a) 및 제 2 반도체 칩(120b)을 포함할 수 있다. 특히, 와이어 본딩을 위하여 제 1 메모리 칩(120a)의 본딩 패드(120ap)가 노출될 수 있도록 제 1 메모리 칩(120a) 및 제 2 반도체 칩(120b)은 약간 오프셋(off-set)되도록 적층될 수 있다.
구체적으로, 제 1 메모리 칩(120a)은 다이 부착 필름(120af)을 이용하여 제 1 반도체 칩(110) 상에 부착될 수 있다. 또, 제 2 메모리 칩(120b)은 다이 부착 필름(120bf)을 이용하여 제 1 메모리 칩(120a) 상에 부착될 수 있다.
상기 제 2 반도체 칩(120b)의 본딩 패드(120bp)는 본딩 와이어(120bw)를 통해 제 1 반도체 칩(120a)과 전기적으로 연결될 수 있다. 또한, 상기 제 1 반도체 칩(120a)의 본딩 패드(120ap)는 본딩 와이어(120aw)를 통해 패키지 기판(101)과 전기적으로 연결될 수 있다.
상기 제 1 메모리 칩(120a)과 제 2 메모리 칩(120b)은 약간 오프셋(off-set)되어 적층되기 때문에 상기 제 2 메모리 칩(120b)의 일측 하부에 제 1 메모리 칩(120a)이 후퇴된 공간이 형성된다.
제 1 반도체 칩(110)의 상부 표면에는 제 1 실리콘 방열체(131d)가 연결될 수 있다. 상기 제 1 실리콘 방열체(131d)는 다이 부착 패드(131df)에 의하여 상기 제 1 반도체 칩(110)의 상부 표면에 부착될 수 있다. 앞서 설명한 바와 같이 상기 다이 부착 패드(131df)는 필러를 포함하는 써멀(thermal) DAF일 수 있다.
상기 제 1 실리콘 방열체(131d)는 상기 제 2 반도체 칩(120)의 주위를 부분적으로 둘러싸도록 구성될 수 있다. 일부 실시예들에 있어서, 상기 제 1 실리콘 방열체(131d)는 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)의 세 측면들을 둘러쌀 수 있다. 또한 상기 제 1 실리콘 방열체(131d)는 상기 제 1 반도체 칩(110)의 상부 표면으로부터 상기 반도체 패키지(100d)의 상부 표면까지 수직 연장될 수 있다.
상기 제 1 실리콘 방열체(131d)의 일부는 상기 제 2 메모리 칩(120b)의 하부에서 상기 제 1 메모리 칩(120a)을 향하여 연장될 수 있다. 상기 제 1 실리콘 방열체(131d)의 제 1 메모리 칩(120a)을 향하여 연장된 부분은 상기 제 1 실리콘 방열체(131d)의 수직 연장된 부분과 함께 L자 형태의 구조를 가질 수 있다(도 11b 참조). 상기 제 1 실리콘 방열체(131d)의 제 1 메모리 칩(120a)을 향하여 연장된 부분은 상기 제 1 메모리 칩(120a)이 후퇴된 공간의 내부로 삽입될 수 있다. 그 결과 상기 제 1 실리콘 방열체(131d)의 제 1 메모리 칩(120a)을 향하여 연장된 부분의 상부면은 상기 제 2 메모리 칩(120b)의 바닥면과 마주할 수 있다.
상기 제 1 메모리 칩(120a)의 하부에는 오버행 부분을 지지하기 위한 지지체(140s)가 제공될 수 있다. 상기 지지체(140s)는 실리콘, EMC, 기타 전기적 절연성을 갖는 임의의 재료로 이루어질 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지(100e)를 나타낸 개념적 평면도이다. 도 13a는 도 4의 XIIIA-XIIIA' 선을 따라 반도체 패키지(100e)를 절개한 단면을 나타낸 단면도이다. 도 13b는 도 4의 XIIIB-XIIIB' 선을 따라 반도체 패키지(100e)를 절개한 단면을 나타낸 단면도이다.
도 12, 도 13a, 및 도 13b에 도시한 실시예는 도 8, 도 9a, 및 도 9b를 참조하여 설명한 실시예와 대비하여 제 1 실리콘 방열체들(131e)의 구성에서 주된 차이가 있다. 따라서 이하에서는 중복되는 설명을 생략하고 이러한 차이점을 중심으로 설명한다.
도 12, 도 13a, 및 도 13b를 참조하면, 제 1 실리콘 방열체(131e)는 다이 부착 패드(131ef)에 의하여 상기 제 1 반도체 칩(110)의 상부 표면에 부착될 수 있다.
상기 제 1 실리콘 방열체(131e)는 상기 제 1 반도체 칩(110)의 상부 표면으로부터 상기 반도체 패키지(100e)의 상부 표면까지 연장될 수 있다. 상기 제 1 실리콘 방열체(131e)의 상부 표면의 표면적은 하부 표면적의 표면적보다 더 크다. 상기 제 1 실리콘 방열체(131e)의 수직 연장부는 하부 표면으로부터 수직 방향으로 연장되고, 제 1 실리콘 방열체(131e)의 수평 연장부는 상기 반도체 패키지(100e)의 상부 표면에서 수평 연장되는 모양을 가질 수 있다. 일부 실시예들에 있어서, 상기 수평 연장부는 제 1 메모리 칩(120a) 및 제 2 메모리 칩(120b)의 상부를 가로질러 수평 연장될 수 있다.
상기 제 1 실리콘 방열체(131e)는 넓은 상부 표면을 갖기 때문에 방열 효과가 우수할 수 있다. 바꾸어 말하면, 제 1 실리콘 방열체(131e)의 상부 표면에서 원활하게 열이 배출될 수 있기 때문에 제 1 실리콘 방열체(131e)의 하부 표면의 온도도 비교적 낮게 유지될 수 있어 제 1 반도체 칩(110)을 효과적으로 냉각시킬 수 있다.
도 13a에서는 상기 제 1 실리콘 방열체(131e)가 일체인 것으로 도시되었지만, 둘 이상의 실리콘 방열 부재가, 예컨대 다이 부착 필름으로 결합되어 있는 것일 수도 있다.
이하에서는 본 발명의 실시예에 따른 반도체 패키지(100)의 제조 방법을 설명한다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법을 나타낸 개념적 단면도들이다.
도 14a를 참조하면, 패키지 기판(101) 상에 제 1 반도체 칩(110)을 실장할 수 있다. 상기 제 1 반도체 칩(110)은 플립칩 실장될 수 있으며, 이에 대해서는 도 1, 도 2a, 및 도 2b를 참조하여 설명한 실시예에서 설명하였으므로 여기서는 구체적인 설명을 생략한다.
상기 제 1 반도체 칩(110) 상에는 제 2 반도체 칩을 부착할 수 있다. 도 14a에는 제 2 반도체 칩의 예로서 제 2 메모리 칩(120b)이 도시되지만 본 발명이 여기에 한정되는 것은 아니다. 상기 제 2 메모리 칩(120b)은 상기 제 1 반도체 칩(110)의 상부 표면에 다이 부착 필름(120bf)을 이용하여 부착될 수 있다.
도 14b를 참조하면, 상기 제 1 반도체 칩(110) 및 제 2 메모리 칩(120b)의 상부에 실리콘 방열체(131m, 132m)를 부착한다. 상기 실리콘 방열체(131m, 132m)는 써멀 DAF와 같은 다이 부착 필름(131f, 132f)을 이용하여 상기 제 1 반도체 칩(110) 및 제 2 메모리 칩(120b)의 상부에 부착될 수 있다.
도 14c를 참조하면, 상기 제 1 반도체 칩(110), 제 2 메모리 칩(120b), 및 실리콘 방열체(131m, 132m)의 측면 및 상면을 둘러싸도록 몰딩 부재(150)로 몰딩할 수 있다.
상기 몰딩 부재(150)로 몰딩하는 방법은, 예를 들면 금형 내에서 EMC 수지를 인젝션하고 이를 경화시킴으로써 수행될 수 있지만 본 발명이 여기에 한정되는 것은 아니다.
이어서, 상기 실리콘 방열체(131m, 132m)의 상부 표면이 노출되도록, 예를 들면 선 P를 따라 상기 몰딩 부재(150)의 상측 일부를 제거하면 도 1, 도 2a, 및 도 2b를 참조하여 설명한 실시예의 반도체 패키지(100)를 얻을 수 있다. 상기 몰딩 부재(150)의 상측 일부는 예를 들면 그라인딩, 기계적 연마 등의 방법에 의하여 수행될 수 있다.
도 15a 및 도 15b는 본 발명의 다른 실시예에 따른 반도체 패키지(100)의 제조 방법을 나타낸 개념적 단면도들이다.
도 15a를 참조하면, 패키지 기판(101) 상에 제 1 반도체 칩(110) 및 제 2 반도체 칩(여기서는 제 2 메모리 칩(120b))을 부착하고, 실리콘 방열체(131, 132)를 제 1 반도체 칩(110) 및 제 2 반도체 칩에 부착할 수 있다. 이에 대해서는 도 14a 및 도 14b를 참조하여 설명하였으므로 여기서는 구체적인 설명을 생략한다.
도 15b를 참조하면, 상기 실리콘 방열체(131, 132)의 상부 표면이 몰딩 금형(201, 202) 내의 보호 필름(210)과 접촉하도록 한 후 상기 몰딩 금형(201, 202) 내부로 EMC와 같은 몰딩 수지를 주입 및 경화시킬 수 있다. 상기 몰딩 수지는 경화되어 몰딩 부재가 되며, 몰딩 수지의 경화가 완료된 워크피스를 몰딩 금형(201, 202)으로부터 꺼내고 상기 보호 필름(210)을 제거하면 도 1, 도 2a, 및 도 2b를 참조하여 설명한 실시예의 반도체 패키지(100)를 얻을 수 있다.
도 4 내지 도 13b를 참조하여 설명한 실시예들도 동일한 방법에 의하여 제조될 수 있으며 통상의 기술자는 도 14a 내지 도 15b를 참조하여 설명한 바에 의하여 용이하게 실시할 수 있을 것이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 제어부(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 제어부(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 제어부(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이터를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은, 특히 상기 제어부(2010) 및 상기 메모리(2030) 중의 적어도 하나는 위에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지들 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 반도체 패키지들 중 적어도 하나의 반도체 장치를 포함한다.
상기 전자 시스템(2000)은 휴대 전화, 데스크탑 컴퓨터, 노트북 컴퓨터, 태블릿 PC, 게임기, 네비게이션 장치, 디지털 카메라, 개인 휴대용 정보 단말기(PDA, personal digital assistant), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이하, 구체적인 실시예 및 비교예를 가지고 본 발명의 구성 및 효과를 보다 상세히 설명하지만, 이들 실시예는 단지 본 발명을 보다 명확하게 이해시키기 위한 것일 뿐 본 발명의 범위를 한정하고자 하는 것은 아니다.
패키지 기판 상에 모뎀 칩과 DRAM 칩을 도 1에서와 같은 형태로 실장한 반도체 패키지에 대하여 온도 변화 실험을 수행하였다.
실리콘 방열판을 구비하지 않은 반도체 패키지(비교예 1), 도 1에서와 같은 형태로 실리콘 방열판을 일반 DAF로 제공한 반도체 패키지(실시예 1), 도 1에서와 같은 형태로 실리콘 방열판을 써멀 DAF로 제공한 반도체 패키지(실시예 2), 도 1에서와 같은 형태로 실리콘 방열판을 써멀 DAF로 제공하고 몰딩부재도 필러가 함유된 EMC를 사용한 반도체 패키지(실시예 3), 도 8에서와 같은 형태로 실리콘 방열판을 일반 DAF로 제공한 반도체 패키지(실시예 4)를 각각 제조하였다. 각 예들의 구체적인 구성을 하기 표 1에 정리하였다.
또한 외기 25℃의 조건 하에서 각 반도체 패키지에 1.55W의 파워를 공급하면서 온도 변화를 측정하고 그 결과를 표 1에 정리하였다.
[표 1]
Figure 112018117313470-pat00001
실험으로 구한 열저항은 반도체 패키지에 공급되는 단위 전력당의 온도 변화를 의미하며 ℃/W의 단위를 갖는다. 열 방출이 원활하게 될수록 온도가 느리게 상승하므로 더 낮은 열저항값을 갖는다.
표 1에 나타낸 바와 같이 실리콘 방열체, 써멀 DAF, EMC 내에 함유된 필러가 모두 방열에 기여하는 것으로 나타났다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
101: 패키지 기판 110: 제 1 반도체 칩
120: 제 2 반도체 칩 120a: 제 1 메모리 칩
120b: 제 2 메모리 칩
120bf, 120f, 131f, 132f, 132af, 133f: 다이 부착 필름
131, 131c, 131d, 131e, 132, 132a, 132b, 133: 실리콘 방열체
131ff: 필러 139: 금속 방열체
150: 몰딩 부재

Claims (20)

  1. 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상부 표면의 일부를 노출시키도록 상기 제 1 반도체 칩 상에 배치된 제 2 반도체 칩;
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 적어도 하나와 열적으로 연결된 실리콘(silicon) 방열체; 및
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸고 상기 실리콘 방열체의 상부 표면을 노출시키는 몰딩 부재;
    를 포함하는 반도체 패키지로서, 상기 실리콘 방열체는 상기 반도체 패키지 내의 어느 반도체 칩과도 도전체 배선으로 연결되지 않는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 실리콘 방열체는 단결정 실리콘 또는 다결정 실리콘인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 실리콘 방열체는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 중 적어도 하나에 다이 부착 필름(die attach film, DAF)으로 부착된 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 DAF는 내부에 필러를 포함하는 써멀(thermal) DAF인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 패키지 기판 위에 플립칩(flipchip) 실장된 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 2 반도체 칩은 활성면이 상기 실리콘 방열체를 향하도록 실장된 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 2 반도체 칩은 오버행(overhang)이 형성되도록 상기 제 1 반도체 칩 상에 실장된 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 실리콘 방열체는 상기 제 1 반도체 칩의 상부 표면에 연결되고, 상기 제 1 반도체 칩의 상부 표면으로부터 상기 반도체 패키지의 상부 표면까지 수직 연장되는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 실리콘 방열체는:
    상기 제 1 반도체 칩의 상부 표면에 연결되고, 상기 제 1 반도체 칩의 상부 표면으로부터 상기 반도체 패키지의 상부 표면까지 수직 연장되는 제 1 실리콘 방열체; 및
    상기 제 2 반도체 칩의 상부 표면에 연결되고, 상기 제 2 반도체 칩의 상부 표면으로부터 상기 반도체 패키지의 상부 표면까지 수직 연장되는 제 2 실리콘 방열체;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 직접 위에 부착된 복수의 메모리 칩들을 포함하고,
    상기 제 2 실리콘 방열체는 상기 복수의 메모리 칩들 상에 걸쳐 연장되는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 실리콘 방열체는 상기 제 2 반도체 칩의 상부 표면에 연결되고, 상기 제 1 반도체 칩의 노출된 상부 표면 위로 수평 연장된 제 2 실리콘 방열체를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제 1 반도체 칩의 상부 표면에 연결되고, 상기 제 1 반도체 칩의 상부 표면으로부터 상기 제 2 실리콘 방열체의 하부 표면까지 수직 연장되는 제 3 실리콘 방열체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 상부 표면에 연결되고, 상기 제 1 반도체 칩의 상부 표면으로부터 상기 반도체 패키지의 상부 표면까지 수직 연장되는 금속 방열체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩 상에서 통로를 사이에 두고 배치된 제 1 메모리 칩 및 제 2 메모리 칩을 포함하고,
    상기 실리콘 방열체는 상기 통로를 지나며, 상기 실리콘 방열체의 측면이 상기 제 1 메모리 칩 및 상기 제 2 메모리 칩의 각각의 적어도 세 측면들과 마주하도록 연장되는 것을 특징으로 하는 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 수평 방향으로 오프셋되어 상기 제 1 반도체 칩 상에 순차 적층되는 제 1 메모리 칩 및 제 2 메모리 칩을 포함하고,
    상기 실리콘 방열체는 상기 제 1 반도체 칩의 상부 표면에 연결되고, 상기 제 1 반도체 칩의 상부 표면으로부터 상기 반도체 패키지의 상부 표면까지 수직 연장되되, 상기 실리콘 방열체의 적어도 일부는 상기 제 2 메모리 칩의 하부에서 상기 제 1 메모리 칩을 향하여 연장되는 것을 특징으로 하는 반도체 패키지.
  16. 패키지 기판;
    상기 패키지 기판 상에 실장된 로직 칩;
    상기 로직 칩 상에 배치되고, 상기 로직 칩의 상부 표면의 적어도 일부를 노출시키는 하나 이상의 메모리 칩;
    상기 로직 칩 및 상기 메모리 칩을 봉지하는 몰딩 부재; 및
    상기 로직 칩의 상부 표면에 부착되고 상기 몰딩 부재의 외부로 적어도 부분적으로 노출되는 실리콘(silicon) 방열체;
    를 포함하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 실리콘 방열체는 상기 반도체 패키지의 상부 표면에 노출된 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 실리콘 방열체는 상기 로직 칩에 부착되는 표면의 면적보다 상기 몰딩 부재의 외부로 노출된 표면의 면적이 더 크고,
    상기 실리콘 방열체는:
    상기 로직 칩의 상부 표면으로부터 상기 반도체 패키지의 상부 표면을 향하여 연장되는 수직 연장부; 및
    상기 반도체 패키지의 상부 표면에서 수평 방향으로 연장되는 수평 연장부;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 패키지 기판 상에 로직 칩을 실장하는 단계;
    상기 로직 칩 상에 상기 로직 칩의 상부 표면의 적어도 일부가 노출되도록 메모리 칩을 부착하는 단계;
    상기 로직 칩의 상부 표면에 실리콘(silicon) 방열체를 부착하는 단계; 및
    상기 실리콘 방열체의 상면이 노출되고, 상기 로직 칩 및 상기 메모리 칩이 봉지되도록 몰딩 부재를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  20. 제어부;
    데이터를 입력 또는 출력할 수 있는 입출력부;
    데이터를 저장할 수 있는 메모리부;
    외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및
    상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스;
    를 포함하는 전자 시스템으로서,
    상기 제어부 및 상기 메모리부 중의 적어도 하나가 제 1 항의 반도체 패키지를 포함하는 것을 특징으로 하는 전자 시스템.
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