CN108475519A - 包含存储器及其操作的设备及方法 - Google Patents

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Abstract

本文中揭示一种存储器单元。所述存储器单元可充当经组合选择器装置与存储器元件两者。可通过施加具有不同极性的写入脉冲而对所述存储器单元进行编程。所述写入脉冲的不同极性可将不同逻辑状态编程到所述存储器单元中。可通过全部具有相同极性的读取脉冲来读取所述存储器单元。可通过在施加所述读取脉冲时观察不同阈值电压而检测所述存储器单元的所述逻辑状态。所述不同阈值电压可响应于所述写入脉冲的所述不同极性。

Description

包含存储器及其操作的设备及方法
背景技术
传统存储器单元包含用来存储逻辑状态的存储器元件，及选择器装置。存储器元件及选择器装置可在具有交叉点架构的存储器阵列中位于第一信号线(例如，字线)与第二信号线(例如，位线)的交叉点处。在一些架构中，选择器可耦合到字线且存储器元件可耦合到位线。选择器装置可减少洩漏电流且允许对用于读取数据及/或写入数据的单个存储器元件的选择。然而，单独存储器元件及选择器装置的使用增加在存储器装置的制作期间必须形成的材料及/或层的数目，因而增加结构及制作过程的复杂度。此外，激活选择器装置及对存储器元件进行写入或读取可需要提供高电压及/或长持续时间脉冲，这可增加存储器装置的功率消耗。
发明内容
根据本发明的实施例的一种实例性设备可包含：存储器单元，其可经配置以存储逻辑状态；第一存储器存取线，其耦合到所述存储器单元；及第二存储器存取线，其耦合到所述存储器单元，其中所述第一存储器存取线及所述第二存储器存取线可经配置以跨越所述存储器单元提供具有第一极性的第一电压以将第一逻辑状态写入到所述存储器单元，且所述第一存储器存取线及所述第二存储器存取线可进一步经配置以跨越所述存储器单元提供具有第二极性的第二电压以将第二逻辑状态写入到所述存储器单元。
根据本发明的实施例的另一实例性设备可包含：存储器单元，其可经配置以响应于读取操作而在处于第一逻辑状态中时展现第一阈值电压且在处于第二逻辑状态中时展现第二阈值电压，其中所述存储器单元可经配置以充当存储器元件及选择器装置；第一存储器存取线，其耦合到所述存储器单元；及第二存储器存取线，其耦合到所述存储器单元，其中所述第一存储器存取线及所述第二存储器存取线可经配置以在所述读取操作期间提供读取脉冲，所述读取脉冲具有第一极性。
根据本发明的实施例的一种实例性方法可包含：将具有第一极性的读取脉冲施加到存储器单元，其中可将第一逻辑状态或第二逻辑状态写入到所述存储器单元，其中可响应于具有所述第一极性的写入脉冲而写入所述第一逻辑状态且可响应于具有第二极性的所述写入脉冲而入所述第二逻辑状态；响应于所述读取脉冲而感测穿过所述存储器单元的电流；及基于穿过所述存储器单元的所述电流而确定所述存储器单元是处于所述第一逻辑状态中还是所述第二逻辑状态中。
根据本发明的实施例的另一实例性方法可包含：将具有第一极性的第一读取脉冲施加到存储器单元，其中可已利用具有所述第一极性或第二极性的写入脉冲将所述存储器单元编程到一逻辑状态；响应于所述第一读取脉冲而感测所述存储器单元的第一阈值电压；将具有所述第一极性的第二读取脉冲施加到所述存储器单元；响应于所述第二读取脉冲而感测所述存储器单元的第二阈值电压；计算所述第一阈值电压与所述第二阈值电压之间的差；及确定所述存储器单元的所述逻辑状态，其中在所述差低于阈值时确定所述逻辑状态为第一状态且在所述差高于所述阈值时确定所述逻辑状态为第二状态。
附图说明
图1是根据本发明的实施例的存储器阵列的一部分的图解说明。
图2是根据本发明的实施例的阈值电压的电压图表。
图3A是根据本发明的实施例的阈值电压及读取脉冲电压的电压图表。
图3B是根据本发明的实施例的阈值电压及读取脉冲电压的电压图表。
图3C是根据本发明的实施例的阈值电压及读取脉冲电压的电压图表。
图4是根据本发明的实施例的写入脉冲电压的电压图表。
图5是根据本发明的实施例的方法的流程图。
图6是根据本发明的实施例的方法的流程图。
图7是根据本发明的实施例的读取脉冲电压的电压图表。
图8是根据本发明的实施例的方法的流程图。
图9是相变存储器阵列的一部分的图解说明。
图10是根据本发明的实施例的阈值电压的电压图表。
图11是根据本发明的实施例的存储器的框图。
图12是根据本发明的实施例的存储器阵列的一部分的示意性图解说明。
图13是根据本发明的实施例的存储器阵列的一部分的示意性图解说明。
具体实施方式
下文陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明白，可在不具有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用来将本发明的范围限制于这些特定实施例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地使本发明模糊。
可实施利用展现特定阈值电压性质的存储器单元的存储器阵列。所述展现特定阈值电压性质意味着存储器单元可具有或可似乎具有特定阈值电压。存储器单元在展现特定阈值电压性质时可经历或可不经历阈值事件。由存储器单元展现的阈值电压可取决于跨越所述单元施加的读取脉冲及写入脉冲的相对电压极性。举例来说，如果以相同电压极性对存储器单元进行写入且接着读取存储器单元，那么存储器单元在被读取时可展现第一阈值电压。如果以不同(例如，相反)电压极性对存储器单元进行写入且接着读取存储器单元，那么存储器单元在被读取时可展现第二阈值电压。存储器单元的阈值电压性质可允许存储器单元充当选择器装置及存储器元件。在一些实施例中，存储器单元可包含在电极之间的单个材料层。此存储器单元结构可促进交叉点存储器阵列及/或其它存储器架构的简化架构。所述简化架构可需要较少层，这可在制造期间减少处理步骤。
可对应于一或多个数据位的逻辑状态可写入到存储器单元。可通过施加不同极性的电压而对存储器单元进行写入。可通过施加单个极性的电压而读取存储器单元。写入及读取协议可利用因不同极性而产生的存储器单元的不同阈值电压。存储器单元可需要短的相对低功率脉冲来读取及写入。在一些实施例中，存储器单元可包含硫属化物材料。然而，硫属化物材料在读取及/或写入期间可经历或可不经历相变。在一些实施例中，硫属化物材料可并非是相变材料。与传统相变存储器架构相比较，存储器单元可具有较少热干扰。
图1是根据本发明的实施例的存储器阵列100的一部分的图解说明。存储器阵列100可包含第一存取线105及第二存取线125。为了参考方便，所述第一存取线可称为字线(WL)且所述第二存取线可称为位线(BL)125。如图1中所展示，WL 105垂直于BL 125。如图1中所展示，WL 105平行于页面延伸且BL 125延伸到页面中。存储器单元115可位于WL 105与BL 125的相交点处。存储器单元115可通过第一电极110耦合到WL 105且通过第二电极120耦合到BL 125。存储器单元115可包含相变材料层。在一些实施例中，硫属化物可为相变材料。在一些实施例中，存储器单元115可包含三元组合物，所述三元组合物可包含硒(Se)、砷(As)及锗(Ge)。在一些实施例中，存储器单元115可包含四元组合物，所述四元组合物可包含硅(Si)、Se、As及Ge。也可使用其它材料。存储器单元115可充当选择器装置及存储器元件两者。
可通过写入操作对存储器单元115进行写入以存储至少两种不同逻辑状态(例如，‘1’、‘0’)中的一者。在一些实施例中，不同逻辑状态可由存储器单元115的不同阈值电压(VTH)表示。举例来说，‘1’逻辑状态可由第一VTH表示且‘0’逻辑状态可由第二VTH表示。存储器单元115所展现的阈值电压可基于在写入操作期间施加到存储器单元115的写入脉冲的极性及在读取操作期间施加到存储器单元115的读取脉冲的极性。所述写入脉冲及所述读取脉冲可使用第一存取线105及第二存取线125施加到存储器单元115。
在一些实施例中，存储器单元115可经配置为BL 125与WL 105之间的双端子装置。第一逻辑状态可通过跨越存储器单元115以第一极性施加电压(例如，写入脉冲)而写入到存储器单元115。第二逻辑状态可通过跨越存储器单元115以可与所述第一极性相反的第二极性施加电压(例如，写入脉冲)而写入到存储器单元115。存储器单元115通过跨越端子施加电压(例如，读取脉冲)而被读取。在一些实施例中，存储器单元115通过跨越存储器单元115以第一极性施加电压而被读取。在其它实施例中，存储器单元115通过跨越存储器单元115以第二极性施加电压而被读取。存储器单元115可总是以相同极性被读取。当利用呈与对存储器单元115进行写入相同的电压极性的电压读取存储器单元115时，存储器单元115可展现第一VTH。当利用呈与对存储器单元115进行写入相反的电压极性的电压读取存储器单元115时，所述存储器单元可展现第二VTH。不同阈值电压可用来表示不同逻辑状态。
当存储器单元115是双端子装置时，端子之间的电压的相对值确定跨越存储器单元115施加的电压的量值及极性。举例来说，将3V的电压提供到BL 125且将0V的电压提供到WL 105产生与在BL 125处提供6V的电压且在WL 105处提供3V的电压相同的电压量值及极性。在一些实施例中，可向存储器存取线提供其它非负(例如，0V或更大)、负及/或正电压。如本文中所使用，正向极性指示BL 125经设定处于比WL 105高的电压，且反向极性指示BL125经设定处于比WL 105低的电压。然而，“正向”及“反向”极性的使用是通过实例的方式，且本发明的实施例不限于本文中所描述的特定极性方向的那些实施例。
图2是根据本发明的实施例的存储器单元的两种逻辑状态State1、State0的阈值电压VTH1、VTH0的电压图表200。存储器单元的阈值电压是在读取存储器单元时所观察的阈值电压。可使用呈每次读取存储器单元时相同的极性(举例来说，呈正向极性)的读取电压读取存储器单元。当以与读取电压相同的极性对存储器单元进行写入时可在存储器单元中观察到VTH1。这可对应于逻辑State1。举例来说，可已经以正向极性对存储器单元进行写入且接着以正向极性读取存储器单元。相反地，当以与读取电压相反的极性对存储器单元进行写入时可在存储器单元中观察到VTH0。举例来说，可已经以反向极性对存储器单元进行写入且接着以正向极性读取存储器单元。如由图2所图解说明，在一些实施例中，与以相同极性写入及读取的存储器单元相比较，针对以相反极性写入及读取的存储器单元可观察到不同阈值电压。
图3A到C是根据本发明的实施例的在通过读取脉冲读取时存储器单元的阈值电压的电压图表。在一些实施例中，可使用图1中所图解说明的存储器单元115实施所述存储器单元。读取脉冲可为施加到存储器单元达一段时间(例如，10ns到50ns)的电压。可通过将第一电压提供到位线且将第二电压提供到对应字线而施加读取脉冲。在一些实施例中，可总是以相同极性施加读取脉冲(例如，所有读取脉冲展现正向极性，所有读取脉冲展现反向极性)。
图3A是根据本发明的实施例的处于State1中的存储器单元的阈值电压的电压图表300A。图3A图解说明施加到处于State1中的存储器单元的两个读取脉冲。第一读取脉冲Read1可施加到存储器单元。可已经以具有与Read1的极性相同的极性的写入脉冲对存储器单元进行写入。Read1的电压可大于处于State1中的存储器单元的阈值电压。当施加Read1时，存储器单元展现阈值电压VTH1，这对应于State1。第二读取脉冲Read2可施加到存储器单元。Read2具有与Read1相同的极性。当施加Read2时，存储器单元展现阈值电压VTH1，这对应于State1。当读取脉冲具有与对处于State1中的存储器单元进行写入的极性相同的极性(例如，以正向极性来写入、以正向极性来读取，或以反向极性来写入、以反向极性来读取)时，所述存储器单元可独立于读取其的次数展现阈值电压VTH1。即，即使读取脉冲的量值超过阈值电压VTH1，读取处于State1中的存储器单元可并非是破坏性的。类似地，尽管图3A中未展示，但当Read1及/或Read2的量值高于VTH1但低于VTH0时，存储器单元针对每一读取脉冲展现阈值电压VTH1。
图3B是根据本发明的实施例的处于State0中的存储器单元的阈值电压的电压图表300B。图3B图解说明施加到处于State0中的存储器单元的两个读取脉冲。第一读取脉冲Read1可施加到存储器单元。可已经以具有与Read1的极性相反的极性的写入脉冲对存储器单元进行写入(例如，以反向极性来写入、以正向极性来读取，或以正向极性来写入、以反向极性来读取)。Read1的电压可大于处于State0中的存储器单元的阈值电压。当施加Read1时，存储器单元展现阈值电压VTH0，这对应于State0。第二读取脉冲Read2可继读取脉冲Read1之后施加到存储器单元。Read2具有与Read1相同的极性。当施加Read2时，存储器单元展现阈值电压VTH1，这对应于State1。
如图3B中所展示，当通过呈相反极性的读取脉冲(Read1)(具有具等于或大于VTH0的量值的电压)读取处于State0中的存储器单元时，可将存储器单元重新写入到State1。存储器单元将在后续读取(Read2)期间展现VTH1。即，当读取脉冲的电压大于或等于先前以与读取脉冲相反的极性进行写入的存储器单元的VTH0时，读取对于处于State0中的单元可为破坏性的。在第一读取脉冲之后，可对存储器单元进行重新写入以复原存储器单元的逻辑状态以用于未来读取操作。
图3C是根据本发明的实施例的处于State0中的存储器单元的阈值电压的电压图表300C。图3C图解说明施加到处于State0中的存储器单元的两个读取脉冲。第一读取脉冲Read1可施加到存储器单元。可已经以呈与Read1的极性相反的极性的写入脉冲对存储器单元进行写入。Read1的电压可小于处于State0中的存储器单元的阈值电压。当施加Read1时，存储器单元展现阈值电压VTH0，这对应于State0。然而，存储器单元未达到阈值。第二读取脉冲Read2可施加到存储器单元。Read2具有与Read1相同的极性。当施加Read2时，存储器单元展现阈值电压VTH0，这对应于State0，且类似于当施加Read1时，存储器单元未达到阈值。
如图3C中所展示，当通过呈相反极性的读取脉冲(Read1)(具有具小于VTH0的量值的电压)读取处于State0中的存储器单元时，存储器单元可维持State0。存储器单元可在后续读取脉冲(例如，Read2)期间继续展现VTH0。即，当读取脉冲具有小于VTH0的电压时，读取脉冲可不修改单元的逻辑状态。如图3C中所展示，读取脉冲Read1及Read2的量值可经选择为在阈值电压VTH0与VTH1之间。
如图3A到C中所展示，至少部分地基于读取脉冲的电压的量值及存储器单元的逻辑状态，读取脉冲可影响或可不影响存储器单元的逻辑状态。可基于读取脉冲对存储器单元的所要效应而选择读取脉冲的电压量值(例如，针对非破坏性读取小于VTH0，针对破坏性读取大于VTH0)。
图4是根据本发明的实施例的两个写入脉冲405、410的电压图表400。写入脉冲405、410可用来在写入操作期间将逻辑状态写入到存储器单元，例如图1中所展示的存储器单元115。可通过将第一电压提供到BL且将第二电压提供到WL而施加所述写入脉冲。施加到存储器单元的所得电压是第一电压与第二电压之间的差。写入脉冲可为与读取脉冲相同的持续时间。在一些实施例中，持续时间是10ns到50ns。在一些实施例中，持续时间是1ns到100ns。在一些实施例中，持续时间是1ns到1μs。在一些实施例中，对存储器单元进行写入可花费与读取存储器单元相同的时间。尽管在图4中经展示为方形脉冲，但可实施其它形状的写入脉冲。其它适合写入脉冲形状包含但不限于三角形、梯形及/或正弦曲线形。在一些实施例中，写入脉冲可包含前缘及/或后缘。
与参考图3A到C所描述的读取脉冲相比较，写入脉冲的极性可为第一极性或第二极性(例如，正向或反向)。写入脉冲405可将电压VW1以第一极性施加到存储器单元(例如，位线处于6V及字线处于0V)。写入脉冲405的极性可与读取脉冲的极性相同。这可将第一逻辑状态(State1)写入到存储器单元。如图2中所展示，当写入脉冲405将State1写入到存储器单元时，存储器单元在被读取时展现阈值电压VTH1。
写入脉冲410可将电压VW0以第二极性施加到存储器单元(例如，位线处于-6V及字线处于0V或位线处于0V及字线处于6V)。写入脉冲410可具有与写入脉冲405及读取脉冲(例如图3A到C中所图解说明的读取脉冲)相反的极性。写入脉冲410可将第二逻辑状态(State0)写入到存储器单元。如图2中所展示，当写入脉冲410将State0写入到存储器单元时，存储器单元在被读取时展现阈值电压VTH0。
在一些实施例中，VW0及VW1可具有相同电压量值。在一些实施例中，VW0及VW1可具有不同量值。VW0及VW1的量值可分别经选择为大于或等于State0及State1的阈值电压VTH0及VTH1中的较大者。举例来说，|VW0|＝|VW1|＝6V，VTH1＝4.5V，且VTH0＝5.5V。在一些实施例中，写入脉冲可具有与读取脉冲相同的量值。在一些实施例中，写入脉冲可具有大于读取脉冲的量值。
如图2到4中所图解说明，存储器单元在读取操作期间的所观察阈值电压可至少部分地基于经施加以对存储器单元进行写入的电压的极性及随后经施加以读取存储器单元的电压的极性而经设定到不同阈值电压。所述不同阈值电压可用来对应于不同逻辑状态。在一些实施例中，存储器单元可充当双端子阈值切换类型装置。即，低于阈值电压，装置会‘关断’且传导很少电流或不传导电流。高于阈值电压，装置会‘接通’且传导电流及/或高于阈值电流的电流。由以特定脉冲极性进行读取及写入产生的不同阈值电压可允许存储器单元充当选择器装置及存储器元件两者。这可促进具有较不复杂架构的存储器阵列的使用。举例来说，在制作存储器阵列的存储器单元时可避免通过额外电极层分开的单独选择器及存储器层。在一些实施例中，所述存储器阵列可为交叉点存储器阵列。在一些实施例中，所述存储器阵列可具有三维交叉点架构。
关于具有如参考图2到4所描述的阈值电压性质的存储器单元可使用各种写入及读取协议。
图5是根据本发明的实施例的用于读取存储器单元的方法500的流程图。在一些实施例中，可通过图1中所展示的存储器单元115实施所述存储器单元。所述存储器单元可展现图2到4中所图解说明的阈值电压特性。
可将电压VR的读取脉冲施加到存储器单元。每次施加所述读取脉冲时，所述读取脉冲可为相同极性。在图5中，所述读取脉冲可具有与用来将逻辑State1写入到存储器单元的写入脉冲相同的极性。读取脉冲的电压VR可经选择为在State1的阈值电压VTH1与State0的阈值电压VTH0之间(例如，VTH1≤VR<VTH0)。在一些实施例中，VR＝5V，VTH1＝4.5V，且VTH0＝5.5V。换句话说，VR可为足够高以使处于State1中的存储器单元达到阈值，但太低而不能使处于State0中的存储器单元达到阈值。
耦合到与读取存储器单元相关联的位线的感测放大器可用来检测穿过存储器单元的电流。所述感测放大器可经配置以响应于读取操作而感测穿过存储器单元的电流且提供指示由存储器单元存储的逻辑状态的输出信号。所述感测放大器可包含在包含存储器单元的存储器中。举例来说，所述感测放大器可与可耦合到存储器阵列的存储器的其它读取与写入电路、解码电路、寄存器电路等一起被包含。
当读取脉冲施加到处于State1中的存储器单元时，所述存储器单元由于读取脉冲超过存储器单元的阈值电压而传导电流。所述感测放大器可检测到穿过存储器单元的电流IS。当读取脉冲施加到处于State0中的存储器单元时，所述存储器单元由于读取脉冲未超过存储器单元的阈值电压而不传导电流。所述感测放大器可检测到穿过存储器单元的很少电流或未感测到电流。阈值电流ITH可经定义以用于感测由存储器单元存储的逻辑状态。阈值电流ITH可设定为高于可在存储器单元响应于读取脉冲而未达到阈值时通过存储器单元的电流，但等于或低于在存储器单元响应于读取脉冲而确实达到阈值时穿过存储器单元的预期电流。即，阈值电流ITH应高于位线及/或字线的洩漏电流。当感测放大器检测到Is≥ITH时，可从存储器单元读取State1。当感测放大器检测到Is<ITH时，可从存储器单元读取State0。在一些实施例中，由存储器单元存储的逻辑状态可基于响应于读取脉冲而从IS电流所得的电压。举例来说，可相对于参考电压而比较所得电压，其中小于参考电压的所得电压对应于第一逻辑状态且大于参考电压的所得电压对应于第二逻辑状态。
用于读取存储器单元的方法500可为非破坏性的。即，在读取存储器单元之后可不需要重新写入存储器单元的逻辑状态。在一些实施例中，可通过施加适当写入脉冲而以周期性间隔刷新存储器单元的逻辑状态以便维持所存储逻辑状态。刷新存储器单元可减少或消除读取干扰错误。在一些实施例中，可不需要刷新存储器单元的逻辑状态。
图6是根据本发明的实施例的用于读取存储器单元的另一方法600的流程图。方法600可利用图7中所图解说明的两个斜坡电压读取脉冲Read1、Read2。所述读取脉冲可施加高达最大电压VR的增加的电压电平。所述读取脉冲可为相同极性。所述读取脉冲可具有与用来将逻辑State1写入到存储器单元的写入脉冲相同的极性及与用来将逻辑State0写入到所述存储器单元的写入脉冲相反的极性。所述读取脉冲的最大电压VR可经选择为大于State1的阈值电压VTH1及State0的阈值电压VTH0(VTH1<VTH0≤VR)。举例来说，在一些实施例中，VR＝6V，VTH1＝4.5V且VTH0＝5.5V。所述读取脉冲的最大电压可足够高以使任一逻辑状态中的存储器单元达到阈值。
在步骤605处，将读取脉冲Read1施加到存储器单元。在步骤610处测量存储器单元的第一阈值电压VTHF。在步骤615处，将读取脉冲Read2施加到存储器单元，且在620处测量第二阈值电压VTHS。在一些实施例中，可与施加读取脉冲同时执行测量存储器单元的阈值电压。举例来说，当Read1脉冲斜升到最大电压VR时，存储器单元传导电流的电压经确定且表示第一阈值电压VTHF。同样地，当Read2脉冲斜升到最大电压VR时，存储器单元传导电流的电压经确定且表示第二阈值电压VTHS。
在步骤625处，确定VTHF与VTHS之间的差。如先前所描述，如果以具有与读取脉冲相反的极性的写入脉冲对存储器单元进行写入，那么所述存储器单元将在被读取时展现较高阈值电压。然而，如果读取脉冲具有足够高以使存储器单元达到阈值的电压，那么存储器单元将在后续读取期间展现较低阈值电压。图3B中图解说明此性质。因此，如果VTHF与VTHS之间的差经确定为高于特定量值(例如，0.25V、0.5V)，那么通过具有与读取脉冲相反的极性的写入脉冲对存储器单元进行编程(例如，图2到4的State0)。如果VTHF与VTHS之间的差经确定为可忽略的，那么通过具有与读取脉冲相同的极性的写入脉冲对存储器单元进行编程(例如，图2到4的State1)。
在一些实施例中，Read1及Read2可不一路斜升到VR。确切地说，Read1及Read2可仅斜升直到已检测到相应阈值电压为止。
用于读取存储器单元的方法600可为破坏性的。即，Read1及Read2的施加会改变存储器单元的阈值电压，且因此改变存储器单元的逻辑状态。因此，可需要在读取存储器单元之后重新写入存储器单元的逻辑状态。举例来说，处于State0中的存储器单元可在读取操作期间改变到State1。可在步骤625之后重新写入存储器单元的逻辑状态。
尽管Read1及Read2已参考图7经描述为是斜坡电压脉冲，但在一些实施例中在不背离本发明的范围的情况下Read1及Read2的电压可非线性地(例如，指数)增加。
在图6中未展示的替代实施例中，可举例来说在存储器单元传导电流时(在存储器单元达到阈值时)针对每一读取脉冲感测跨越存储器单元的电流，且可计算读取脉冲的所感测电流之间的差以确定存储器单元的逻辑状态。在此替代实施例中，VR可在不同逻辑状态的阈值电压之间，类似于参考图5所展示及先前所描述的方法500。此替代实施例可提供存储器单元的非破坏性读取。
在一些实施例中，可通过如参考图4先前所描述的第一极性或第二极性的单个写入脉冲对存储器单元进行写入。在一些实施例中，可在写入之前读取存储器单元。图8是根据本发明的实施例的在将逻辑状态写入到存储器单元之前读取所述存储器单元的方法800的流程图。
在步骤805处，将读取脉冲施加到存储器单元且在步骤810处感测存储器单元的逻辑状态。在一些实施例中，可使用图5中所展示的方法500实施在步骤805及810处读取存储器单元。如果存储器单元当前处于待写入的逻辑状态中，那么方法在步骤815a处结束。如果当前以不同于待写入的逻辑状态的逻辑状态对存储器单元进行编程，那么在步骤815b处对存储器单元进行写入。可通过施加适当写入脉冲以写入所要逻辑状态而对单元进行写入。举例来说，图4中所图解说明的写入脉冲中的一者可用来对存储器单元进行编程。当写入脉冲的电压大于读取脉冲的电压(例如，6V对5V)时，在写入之前读取存储器单元可减少在存储器阵列的操作期间需要的较高电压脉冲的数目。
可在不背离本发明的原理的情况下使用其它写入及读取协议及/或对本文中所描述的协议的修改。举例来说，在一些方法中，感测电流及/或电压可限于特定时间周期。所述时间周期可为从读取脉冲的起始到所述读取脉冲的起始之后的时间点(例如，20ns)。在一些实施例中，可以正向极性读取存储器单元且以正向或反向极性对所述存储器单元进行写入。在一些实施例中，可以反向极性读取所述存储器单元且以正向或反向极性对所述存储器单元进行写入。
在一些实施例中，存储器单元的硫属化物材料可在以反向极性来读取时展现两个逻辑状态的阈值电压之间的较大差。在一些实施例中，存储器单元的硫属化物材料可在以正向极性来读取时展现两个逻辑状态的阈值电压之间的较大差。读取脉冲的极性可经选择以提供阈值电压之间的最大差。
图9是常规存储器阵列900的一部分的图解说明。存储器阵列900可包含字线(WL)905及位线(BL)935。如图9中所展示，WL 905平行于页面的平面延伸，且BL 935延伸到页面的平面中，垂直于WL 905。选择器装置915可位于WL 905与BL 935的相交点处。选择器装置915可通过第一电极910耦合到WL 905且耦合到第二电极920。电极920可将选择器装置915耦合到存储器元件925。存储器元件925可通过第三电极930耦合到BL 935。存储器元件925可包含硫属化物材料层。在一些实施例中，所述硫属化物材料可为相变材料，但可使用其它材料。在一些实施例中，选择器装置915也可包含硫属化物材料层。也可使用其它材料。
在本发明的替代实施例中，用于以如参考图4到8所描述的不同电压极性读取存储器单元且对所述存储器单元进行写入的协议可应用于存储器阵列的选择器装置与存储器元件，举例来说，图9中所展示的选择器装置915及存储器元件925。类似于图1中所图解说明的存储器单元115，选择器装置及存储器元件可经写入到由如图2中所展示的不同阈值电压表示的两个或多于两个逻辑级。不同读取及写入极性的阈值电压效应跨越选择器装置及存储器元件可为相加的。如图10的电压图表中所展示，选择器装置及存储器元件的不同逻辑状态的阈值电压之间的差可大于存储器单元的不同逻辑状态的阈值电压之间的差。即，|VTH0-VTH1|<|VTH0+N-VTH1|，其中VTH0+N是电压VTH0与不同逻辑状态的阈值电压之间的额外量值差求和，这归因于选择器装置及存储器元件的相加效应。阈值电压之间的此较大差可提供用于检测不同逻辑状态的较宽余裕。尽管State1在图10中经展示为针对存储器单元及选择器装置与存储器元件两者具有相同阈值电压VTH1，但在一些实施例中存储器单元的State1的阈值电压可不同于选择器装置与存储器元件的State1的阈值电压。
图11图解说明根据本发明的实施例的存储器1100。存储器1100包含具有经配置以存储数据的多个存储器单元的存储器阵列1160。可在阵列中通过各种信号线、字线(WL)及位线(BL)的使用存取所述存储器单元。所述存储器单元可为非易失性存储器单元(例如相变存储器单元)，或通常可为任一类型的存储器单元。所述存储器单元可为经配置以针对一个数据位存储数据的单电平单元。所述存储器单元也可为经配置以针对多于一个数据位存储数据的多电平单元。
命令、地址信息及写入数据可作为通过I/O总线1128发射的循序输入/输出(I/O)集合提供到存储器1100。类似地，可通过I/O总线1128从存储器100提供读取数据。可通过数据选通总线130发射数据选通信号DQS。所述DQS信号可用来提供时序信息以用于将数据传送到存储器或从存储器传送数据。I/O总线1128连接到I/O控制电路1120，I/O控制电路1120在I/O总线1128与内部数据总线1122、内部地址总线1124及内部命令总线1126之间路由数据信号、地址信息信号及其它信号。可由I/O控制电路1120向地址寄存器1125提供地址信息以经暂时存储。I/O控制电路1120通过状态寄存器总线1132耦合到状态寄存器1134。可由I/O控制电路1120响应于提供到存储器1100的读取状态命令而提供由状态寄存器1134存储的状态位。所述状态位可具有相应值以指示存储器及其操作的各个方面的状态条件。
存储器1100还包含在外部接收若干个控制信号(例如，CE#、CLE、ALE、CLK、W/R#及WP#)或通过命令总线1126接收若干个控制信号以控制存储器1100的操作的控制逻辑1110。命令寄存器1136耦合到内部命令总线1126以存储由I/O控制电路1120接收的信息且将信息提供到控制逻辑1110。控制逻辑1110可进一步通过状态寄存器总线1132存取状态寄存器134(举例来说)以随着状态条件改变而更新状态位。控制逻辑1110进一步耦合到准备/忙碌电路1138，其用以控制可由存储器1100提供以指示存储器是准备好进行操作还是忙碌的准备/忙碌信号R/B#的值(例如，逻辑值)。控制逻辑1110可经配置以将内部控制信号提供到存储器1100的各种电路。举例来说，响应于接收到存储器存取命令(例如，读取、写入、编程)，控制逻辑1110可提供用以控制各种存储器存取电路的内部控制信号以执行存储器存取操作。所述各种存储器存取电路在存储器存取操作期间被使用，且一般可包含例如行及列解码器、信号线驱动器、数据寄存器1180及高速缓冲存储器寄存器1170、I/O电路以及其它等电路。
地址寄存器1125将块-行地址信号提供到行解码器1140且将列地址信号提供到列解码器1150。行解码器1140及列解码器1150可用来选择存储器单元的块以用于存储器操作(举例来说，读取、编程及擦除操作)。行解码器1140及/或列解码器1150可包含经配置以将偏置信号提供到存储器阵列1160中的信号线中的一或多者的一或多个信号线驱动器。
在一些实施例中，在对存储器阵列1160的存储器单元的写入操作期间，第一电压(例如，0V)可提供到选定字且第二电压可提供到选定位线。所述存储器单元可在所述选定字线与所述选定位线的相交点处。基于待存储在对应于选定字线及位线的地址处的逻辑状态(例如，针对‘1’的-6V及针对‘0’的+6V)，所述第二电压可高于或低于提供到字线的电压。在一些实施例中，在写入操作期间，基于待存储在所述地址处的逻辑状态，可总是向选定位线提供特定电压，且可向字线提供高于或低于位线的电压的电压。
在一些实施例中，在对存储器单元的读取操作期间，可将第一电压(例如，0V)提供到选定字线且可将第二电压(例如，-5V，+5V)提供到选定位线。所述存储器单元可在所述选定字线与所述选定位线的相交点处。所述第二电压可大于或小于提供到字线的第一电压，然而，所述第二电压可针对每一读取操作提供相同电压极性。存储器单元的逻辑状态可由耦合到选定位线的感测放大器感测。存储器单元的所感测逻辑状态可提供到数据寄存器180。
图12是图解说明根据本发明的实施例的存储器单元阵列1200的一部分的图式。在一些实施例中，阵列1200可用来实施图11的存储器阵列1160。在图12中所图解说明的实例中，阵列1200是交叉点阵列，其包含第一数目个导电线1230-0、1230-1、…、1230-N(例如，存取线，其可在本文中称为字线)及第二数目个导电线1220-0、1220-1、…、1220-M(例如，存取线，其可在本文中称为位线)。存储器单元1225位于字线1230-0、1230-1、…、1230-N与位线1220-0、1220-1、…、1220-M的相交点中的每一者处，且存储器单元1225可在两端子架构中发挥作用，例如，其中特定字线1230-0、1230-1、…、1230-N及位线1220-0、1220-1、…、1220-M用作存储器单元1225的电极。
存储器单元1225可为电阻可变存储器单元，例如，RRAM单元、CBRAM单元、PCRAM单元及/或STT-RAM单元以及其它类型的存储器单元。存储器单元1225可包含可编程到不同数据状态的材料(例如，硫属化物)。例如，可对存储器单元1225进行写入以响应于所施加写入电压及/或电流脉冲(例如)而存储对应于特定数据状态的特定电平。实施例不限于一或若干特定材料。例如，材料可为由各种经掺杂或未经掺杂材料形成的硫属化物。可用来形成存储元件的材料的其它实例包含二元金属氧化物材料、巨磁阻材料及/或各种基于聚合物的电阻可变材料以及其它材料。
在操作中，可通过经由选定字线1230-0、1230-1、…、1230-N及位线1220-0、1220-1、…、1220-M跨越阵列1200的存储器单元1225施加电压(例如，写入电压)而对存储器单元1225进行写入。感测(例如，读取)操作可用来通过以下方式确定存储器单元1225的数据状态：响应于施加到相应存储器单元所耦合的选定字线1230-0、1230-1、…、1230-N的特定电压而感测(举例来说)对应于所述相应单元的位线1220-0、1220-1、…、1220-M上的电流。
图13是图解说明存储器单元阵列1300的一部分的图式。在一些实施例中，阵列1300可用来实施图11的存储器阵列1160。在图13中所图解说明的实例中，阵列1300经配置成交叉点存储器阵列架构，例如，三维(3D)交叉点存储器阵列架构。多层面交叉点存储器阵列1300包含安置在交替(例如，交错)层面的沿第一方向延伸的字线(例如，1330-0、1330-1、…、1330-N及1312-0、1312-1、…、1312-N)与沿第二方向延伸的位线(例如，1320-0、1320-1、…、1320-M及1314-0、1314-1、…、1314-M)之间的若干个连续存储器单元(例如，1305、1315、1325)。举例来说，所述若干个层面可在数目上扩展或可在数目上减少。存储器单元1305、1325中的每一者可配置在字线(例如，1330-0、1330-1、…、1330-N及1312-0、1312-1、…、1312-N)与位线(例如，1320-0、1320-1、…、1320-M及1314-0、1314-1、…、1314-M)之间，使得单个存储器单元1305、1325与其相应位线及字线直接电耦合且电串联。举例来说，阵列1300可以与单个存储元件或多个存储元件一样小的粒度包含可针对数据操作(例如，感测及写入)进行存取的可个别定址(例如，可随机存取)存储器单元的三维矩阵。在若干个实施例中，存储器阵列1300可包含比图13中的实例中所展示的多或少的位线、字线及/或存储器单元。
可在各种电子装置中的任一者中使用根据本发明的实施例的存储器，包含但不限于计算系统、电子存储系统、相机、电话、无线装置、显示器、芯片集、机顶盒或游戏系统。
从上文将了解，尽管本文中出于图解说明的目的已描述本发明的特定实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明不受所附权利要求书以外的限制。

Claims (34)

1.一种设备，其包括：
存储器单元，其经配置以存储逻辑状态；
第一存储器存取线，其耦合到所述存储器单元；及
第二存储器存取线，其耦合到所述存储器单元，
其中所述第一存储器存取线及所述第二存储器存取线经配置以跨越所述存储器单元提供具有第一极性的第一电压以将第一逻辑状态写入到所述存储器单元，且跨越所述存储器单元提供具有第二极性的第二电压以将第二逻辑状态写入到所述存储器单元。
2.根据权利要求1所述的设备，其中在对所述存储器单元的读取操作期间，所述存储器单元响应于经提供以对所述存储器单元进行写入的具有所述第一极性的所述第一电压而展现表示所述第一逻辑状态的第一阈值电压，
或所述存储器单元响应于经提供以对所述存储器单元进行写入的具有所述第二极性的所述第二电压而展现表示所述第二逻辑状态的第二阈值电压。
3.根据权利要求1所述的设备，其中所述存储器单元包括硫属化物材料。
4.根据权利要求3所述的设备，其中所述硫属化物材料并非是相变材料。
5.根据权利要求1所述的设备，其中所述存储器单元包括硅Si、硒Se、砷As及锗Ge中的至少一者。
6.根据权利要求1所述的设备，其中所述存储器单元是双端子阈值切换装置。
7.根据权利要求1所述的设备，其中所述存储器单元包括耦合到所述第一存储器存取线的选择器装置以及耦合到所述选择器装置及所述第二存储器存取线的存储器元件。
8.根据权利要求1所述的设备，其中所述第一存储器存取线经配置以提供负电压且所述第二存储器存取线经配置以提供正电压，以便提供具有所述第一极性的所述第一电压。
9.根据权利要求1所述的设备，其中所述第一存储器存取线经配置以提供第一非负电压且所述第二存储器存取线经配置以提供第二非负电压，以便提供具有所述第一极性的所述第一电压，其中所述第二非负电压大于所述第一非负电压。
10.一种设备，其包括：
存储器单元，其经配置以响应于读取操作而在处于第一逻辑状态中时展现第一阈值电压且在处于第二逻辑状态中时展现第二阈值电压，其中所述存储器单元进一步经配置以充当存储器元件及选择器装置；
第一存储器存取线，其耦合到所述存储器单元；及
第二存储器存取线，其耦合到所述存储器单元，
其中所述第一存储器存取线及所述第二存储器存取线经配置以在所述读取操作期间提供读取脉冲，所述读取脉冲具有第一极性。
11.根据权利要求10所述的设备，其中所述第一存储器存取线及所述第二存储器存取线进一步经配置以在写入操作期间提供具有所述第一极性或第二极性的写入脉冲。
12.根据权利要求11所述的设备，其中所述第一存储器存取线经配置以提供负电压且所述第二存储器存取线经配置以提供正电压，以便提供具有所述第一极性的所述写入脉冲。
13.根据权利要求11所述的设备，其中所述第一存储器存取线经配置以提供第一非负电压且所述第二存储器存取线经配置以提供第二非负电压，以便提供具有所述第一极性的所述写入脉冲，其中所述第二非负电压大于所述第一非负电压。
14.根据权利要求11所述的设备，其中当在所述写入操作期间提供具有所述第一极性的所述写入脉冲时所述存储器单元响应于所述读取操作而展现所述第一阈值电压，且当在所述写入操作期间提供具有所述第二极性的所述写入脉冲时所述存储器单元响应于所述读取操作而展现所述第二阈值电压。
15.根据权利要求10所述的设备，其进一步包括存储器阵列，所述存储器阵列包含多个存储器单元及耦合到所述多个存储器单元中的至少一些存储器单元的多个存储器存取线，
其中所述存储器单元是所述多个存储器单元中的一者，且所述第一存储器存取线及所述第二存储器存取线各自是所述多个存储器存取线中的一者。
16.根据权利要求15所述的设备，其中所述存储器阵列是二维阵列。
17.根据权利要求15所述的设备，其中所述存储器阵列是三维阵列。
18.根据权利要求10所述的设备，其进一步包括：
第一电极，其耦合在所述存储器单元与所述第一存储器存取线之间；及
第二电极，其耦合在所述存储器单元与所述第二存储器存取线之间。
19.根据权利要求10所述的设备，其进一步包括耦合到所述第一存储器存取线或所述第二存储器存取线的感测放大器，所述感测放大器经配置以响应于所述读取操作而感测穿过所述存储器单元的电流。
20.根据权利要求10所述的设备，其中所述存储器单元包括硫属化物。
21.一种方法，其包括：
将具有第一极性的读取脉冲施加到存储器单元，其中将第一逻辑状态或第二逻辑状态写入到所述存储器单元，其中响应于具有所述第一极性的写入脉冲而写入所述第一逻辑状态且响应于具有第二极性的所述写入脉冲而写入所述第二逻辑状态；
响应于所述读取脉冲而感测穿过所述存储器单元的电流；及
基于穿过所述存储器单元的所述电流而确定所述存储器单元是处于所述第一逻辑状态中还是所述第二逻辑状态中。
22.根据权利要求21所述的方法，其中如果穿过所述存储器单元的所述电流低于阈值电流，那么确定所述存储器单元处于所述第二逻辑状态中，且如果穿过所述存储器单元的所述电流等于或高于所述阈值电流，那么确定所述存储器单元处于所述第一逻辑状态中。
23.根据权利要求21所述的方法，其中利用感测放大器来感测所述电流。
24.根据权利要求21所述的方法，其中所述读取脉冲的量值小于所述写入脉冲的量值。
25.根据权利要求21所述的方法，其中所述读取脉冲及所述写入脉冲的持续时间介于1纳秒到1微秒之间。
26.根据权利要求21所述的方法，其进一步包括：当所述存储器单元的所述逻辑状态经确定为非所要逻辑状态时，利用具有所述第一极性或所述第二极性的所述写入脉冲将所要逻辑状态写入到所述存储器单元。
27.根据权利要求21所述的方法，其中将所述读取脉冲施加到所述存储器单元会对所述第一逻辑状态或所述第二逻辑状态具破坏性。
28.根据权利要求21所述的方法，其进一步包括：将负电压提供到耦合到所述存储器单元的第一存储器存取线且将正电压提供到耦合到所述存储器单元的第二存储器存取线，以提供具有所述第一极性的所述写入脉冲。
29.根据权利要求21所述的方法，其进一步包括：将第一非负电压提供到耦合到所述存储器单元的第一存储器存取线且将第二非负电压提供到耦合到所述存储器单元的第二存储器存取线，以提供具有所述第一极性的所述写入脉冲，其中所述第二非负电压大于所述第一非负电压。
30.一种方法，其包括：
将具有第一极性的第一读取脉冲施加到存储器单元，其中已利用具有所述第一极性或第二极性的写入脉冲将所述存储器单元编程到某一逻辑状态；
响应于所述第一读取脉冲而感测所述存储器单元的第一阈值电压；
将具有所述第一极性的第二读取脉冲施加到所述存储器单元；
响应于所述第二读取脉冲而感测所述存储器单元的第二阈值电压；
计算所述第一阈值电压与所述第二阈值电压之间的差；及
确定所述存储器单元的所述逻辑状态，其中在所述差低于阈值时确定所述逻辑状态为第一状态且在所述差高于所述阈值时确定所述逻辑状态为第二状态。
31.根据权利要求30所述的方法，其中所述第一读取脉冲及所述第二读取脉冲是斜坡电压脉冲。
32.根据权利要求31所述的方法，其中所述斜坡电压脉冲的电压线性地增加。
33.根据权利要求31所述的方法，其中所述斜坡电压脉冲的电压非线性地增加。
34.根据权利要求30所述的方法，其进一步包括：在所述第二读取脉冲之后将所述存储器单元重新编程到所述逻辑状态。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113196398A (zh) * 2018-12-19 2021-07-30 美光科技公司 用于并发地存取多个存储器单元的系统及技术
CN113366574A (zh) * 2019-01-25 2021-09-07 美光科技公司 存储器装置的极性写入单元架构
CN114787926A (zh) * 2019-12-03 2022-07-22 美光科技公司 存储器装置及其操作方法

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10152262B2 (en) 2016-05-03 2018-12-11 Micron Technology, Inc. Memory access techniques in memory devices with multiple partitions
US9881972B2 (en) 2016-05-20 2018-01-30 Micron Technology, Inc. Array of memory cells and methods of forming an array of memory cells
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
KR102673120B1 (ko) * 2016-12-05 2024-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10096655B1 (en) 2017-04-07 2018-10-09 Micron Technology, Inc. Three dimensional memory array
US10461128B2 (en) 2017-04-26 2019-10-29 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of elevationally-outer-tier memory cells and elevationally-inner-tier memory cells
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10263039B2 (en) 2017-06-26 2019-04-16 Micron Technology, Inc. Memory cells having resistors and formation of the same
US10510957B2 (en) 2017-07-26 2019-12-17 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays
US10573362B2 (en) 2017-08-29 2020-02-25 Micron Technology, Inc. Decode circuitry coupled to a memory array
US10128437B1 (en) 2017-08-31 2018-11-13 Micron Technology, Inc. Semiconductor structures including memory materials substantially encapsulated with dielectric materials, and related systems and methods
US10366747B2 (en) 2017-11-30 2019-07-30 Micron Technology, Inc. Comparing input data to stored data
US10395738B2 (en) 2017-11-30 2019-08-27 Micron Technology, Inc. Operations on memory cells
US10546632B2 (en) * 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10381075B2 (en) 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10566052B2 (en) 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10431301B2 (en) 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10424376B2 (en) 2017-12-24 2019-09-24 Micron Technology, Inc. Material implication operations in memory
US11475951B2 (en) 2017-12-24 2022-10-18 Micron Technology, Inc. Material implication operations in memory
US10269442B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Drift mitigation with embedded refresh
US10354729B1 (en) 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10541364B2 (en) * 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10607664B2 (en) 2018-03-22 2020-03-31 Micron Technology, Inc. Sub-threshold voltage leakage current tracking
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells
US10755781B2 (en) 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
US10803939B2 (en) * 2018-08-22 2020-10-13 Micron Technology, Inc. Techniques for programming a memory cell
US10777275B2 (en) 2018-09-26 2020-09-15 Intel Corporation Reset refresh techniques for self-selecting memory
US10985212B2 (en) * 2019-04-16 2021-04-20 Micron Technology, Inc. Multi-component cell architectures for a memory device
US10957741B2 (en) 2019-05-01 2021-03-23 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of forming sense/access lines
KR20200129453A (ko) 2019-05-08 2020-11-18 에스케이하이닉스 주식회사 전자장치, 메모리 소자, 및 메모리 소자의 동작방법
US11538513B2 (en) 2019-08-16 2022-12-27 Micron Technology, Inc. Memory element for weight update in a neural network
US11114156B2 (en) 2019-10-22 2021-09-07 Micron Technology, Inc. Read spike mitigation in integrated circuit memory
KR102626726B1 (ko) 2019-11-15 2024-01-17 김준성 칼코겐 화합물을 포함하는 메모리 셀을 위한 조성물, 구조, 제조 방법 및 작동 방법
TWI760924B (zh) 2019-12-03 2022-04-11 美商美光科技公司 用於存取記憶體單元之方法及系統
US11164626B2 (en) 2019-12-03 2021-11-02 Micron Technology, Inc. Methods and systems for accessing memory cells
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11430509B2 (en) 2020-02-21 2022-08-30 Micron Technology, Inc. Varying-polarity read operations for polarity-written memory cells
US11170853B2 (en) * 2020-03-04 2021-11-09 Micron Technology, Inc. Modified write voltage for memory devices
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US11404120B2 (en) 2020-05-13 2022-08-02 Micron Technology, Inc. Refresh operation of a memory cell
KR20220030125A (ko) 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 메모리 셀 및 메모리 셀의 동작 방법
KR20220041581A (ko) 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
WO2022101655A1 (en) * 2020-11-11 2022-05-19 Micron Technology, Inc. Method and system for accessing memory cells
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell
US11763910B2 (en) 2021-10-20 2023-09-19 Micron Technology, Inc. Multi-command memory accesses

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1620699A (zh) * 2001-12-20 2005-05-25 微米技术有限公司 可编程导体随机存取存储器以及向其中写入的方法
CN101022120A (zh) * 2006-02-16 2007-08-22 三星电子株式会社 用于阈值压控相变随机存取存储器的编程方法
US20090040813A1 (en) * 2007-08-10 2009-02-12 Hee Bok Kang Phase change memory device and operating method thereof
US20090201740A1 (en) * 2008-01-09 2009-08-13 Qimonda Ag Integrated circuit, method to program a memory cell array of an integrated circuit, and memory module
CN101577141A (zh) * 2008-05-07 2009-11-11 旺宏电子股份有限公司 存储器装置及其操作方法
CN102244195A (zh) * 2010-05-11 2011-11-16 美光科技公司 形成用于含硫属化物装置的电极
CN104641417A (zh) * 2012-09-18 2015-05-20 学校法人中央大学 非易失性存储装置及其控制方法

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2514582C2 (de) * 1975-04-03 1977-05-26 Siemens Ag Schaltung zur erzeugung von leseimpulsen
JP3647736B2 (ja) 2000-09-29 2005-05-18 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
DE10297767T5 (de) 2002-08-14 2005-08-04 Intel Corporation, Santa Clara Verfahren zum Lesen eines Speichers mit einer strukturellen Phasenänderung
US6867996B2 (en) * 2002-08-29 2005-03-15 Micron Technology, Inc. Single-polarity programmable resistance-variable memory element
US6856534B2 (en) 2002-09-30 2005-02-15 Texas Instruments Incorporated Ferroelectric memory with wide operating voltage and multi-bit storage per cell
CN1759450B (zh) 2003-03-18 2012-02-29 株式会社东芝 可编程阻抗存储器器件
US7394680B2 (en) * 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US20060203541A1 (en) * 2003-03-18 2006-09-14 Haruki Toda Phase change memory device
WO2004090984A1 (en) 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
US7499315B2 (en) * 2003-06-11 2009-03-03 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US7180767B2 (en) 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
US20050041467A1 (en) 2003-06-18 2005-02-24 Macronix International Co., Ltd. Chalcogenide memory
JP4424952B2 (ja) * 2003-09-16 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
TW200527656A (en) 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
US8527604B2 (en) 2004-02-12 2013-09-03 Unity Works Media Managed rich media system and method
JP4701427B2 (ja) 2004-04-28 2011-06-15 パナソニック株式会社 スイッチング素子およびそれを用いたアレイ型機能素子
CN1977337A (zh) 2004-05-03 2007-06-06 统一半导体公司 非易失性可编程存储器
US7106625B2 (en) 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
TWI313863B (en) 2004-09-24 2009-08-21 Macronix Int Co Ltd Chalcogenide memory and operating method thereof
US7324377B2 (en) 2004-10-29 2008-01-29 Macronix International Co., Ltd. Apparatus and method for programming and erasing virtual ground EEPROM without disturbing adjacent cells
GB0424767D0 (en) 2004-11-10 2004-12-08 Koninkl Philips Electronics Nv Method for generating images and optical device
US7200045B2 (en) 2004-12-30 2007-04-03 Macronix International Company, Ltd. Method for programming a charge-trapping nonvolatile memory cell by raised-Vs channel initialed secondary electron injection (CHISEL)
TWI431761B (zh) 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
JP4535439B2 (ja) 2005-02-10 2010-09-01 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7280390B2 (en) 2005-04-14 2007-10-09 Ovonyx, Inc. Reading phase change memories without triggering reset cell threshold devices
JP5049483B2 (ja) 2005-04-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
US7345907B2 (en) 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
KR100729357B1 (ko) 2005-08-25 2007-06-15 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
US7289359B2 (en) 2005-09-09 2007-10-30 Macronix International Co., Ltd. Systems and methods for using a single reference cell in a dual bit flash memory
JP2007088626A (ja) 2005-09-20 2007-04-05 Sony Corp テレビジョン装置
US7859896B2 (en) 2006-02-02 2010-12-28 Renesas Electronics Corporation Semiconductor device
US7626859B2 (en) * 2006-02-16 2009-12-01 Samsung Electronics Co., Ltd. Phase-change random access memory and programming method
US7414883B2 (en) * 2006-04-20 2008-08-19 Intel Corporation Programming a normally single phase chalcogenide material for use as a memory or FPLA
JP2007324544A (ja) 2006-06-05 2007-12-13 Fuji Xerox Co Ltd 積層型半導体パッケージ
US7542338B2 (en) 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
WO2008016946A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Method and apparatus for reading a multi-level passive element memory cell array
KR100874910B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법
US7697316B2 (en) 2006-12-07 2010-04-13 Macronix International Co., Ltd. Multi-level cell resistance random access memory with metal oxides
US7515461B2 (en) 2007-01-05 2009-04-07 Macronix International Co., Ltd. Current compliant sensing architecture for multilevel phase change memory
US7609559B2 (en) 2007-01-12 2009-10-27 Micron Technology, Inc. Word line drivers having a low pass filter circuit in non-volatile memory device
ITRM20070107A1 (it) 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
JP5539610B2 (ja) 2007-03-02 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリのプログラム方法と読み出し方法
US7960224B2 (en) 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM
KR101469831B1 (ko) 2007-04-30 2014-12-09 삼성전자주식회사 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법
KR101219774B1 (ko) 2007-07-20 2013-01-18 삼성전자주식회사 전이금속 산화막을 갖는 반도체소자의 제조방법 및 관련된소자
KR101374319B1 (ko) 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US9304555B2 (en) 2007-09-12 2016-04-05 Devicefidelity, Inc. Magnetically coupling radio frequency antennas
JP5172269B2 (ja) 2007-10-17 2013-03-27 株式会社東芝 不揮発性半導体記憶装置
US8098517B2 (en) 2007-10-31 2012-01-17 Ovonyx, Inc. Method of restoring variable resistance memory device
KR20090045653A (ko) 2007-11-02 2009-05-08 삼성전자주식회사 다이오드-스토리지 노드를 포함하는 비휘발성 메모리 소자및 이를 포함하는 크로스 포인트 메모리 어레이
JP5143280B2 (ja) 2008-06-11 2013-02-13 エヌエックスピー ビー ヴィ 相変化メモリ及び制御方法
JP5227133B2 (ja) * 2008-10-06 2013-07-03 株式会社日立製作所 半導体記憶装置
US8009455B2 (en) 2009-01-20 2011-08-30 Ovonyx, Inc. Programmable resistance memory
JP2010192521A (ja) 2009-02-16 2010-09-02 Fujitsu Ltd 半導体装置の製造方法及びｔｅｇ素子
KR101519363B1 (ko) 2009-02-16 2015-05-13 삼성전자 주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US20100226163A1 (en) * 2009-03-04 2010-09-09 Savransky Semyon D Method of resistive memory programming and associated devices and materials
JP2010244607A (ja) 2009-04-03 2010-10-28 Elpida Memory Inc 半導体記憶装置
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US20100284211A1 (en) 2009-05-05 2010-11-11 Michael Hennessey Multilevel Nonvolatile Memory via Dual Polarity Programming
US8098507B2 (en) 2009-07-13 2012-01-17 Seagate Technology Llc Hierarchical cross-point array of non-volatile memory
US8248836B2 (en) 2009-07-13 2012-08-21 Seagate Technology Llc Non-volatile memory cell stack with dual resistive elements
JP5558090B2 (ja) 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
US8847186B2 (en) 2009-12-31 2014-09-30 Micron Technology, Inc. Self-selecting PCM device not requiring a dedicated selector transistor
US9257483B2 (en) 2010-01-13 2016-02-09 Hitachi, Ltd. Magnetic memory, method of manufacturing the same, and method of driving the same
KR20110088906A (ko) 2010-01-29 2011-08-04 삼성전자주식회사 가변 저항 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5291248B2 (ja) * 2010-03-30 2013-09-18 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
TW201212317A (en) 2010-06-18 2012-03-16 Sandisk 3D Llc Memory cell with resistance-switching layers
US8351241B2 (en) 2010-06-24 2013-01-08 The Regents Of The University Of Michigan Rectification element and method for resistive switching for non volatile memory device
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
JP2012064254A (ja) 2010-09-14 2012-03-29 Toshiba Corp 不揮発性半導体記憶装置
US8462580B2 (en) 2010-11-17 2013-06-11 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternatrie polarity
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
KR20120073086A (ko) * 2010-12-24 2012-07-04 삼성전자주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US8487293B2 (en) * 2010-12-30 2013-07-16 Micron Technology, Inc. Bipolar switching memory cell with built-in “on ”state rectifying current-voltage characteristics
JP5723253B2 (ja) 2011-01-31 2015-05-27 ルネサスエレクトロニクス株式会社 半導体装置
JP2012174766A (ja) 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子
US8891293B2 (en) 2011-06-23 2014-11-18 Macronix International Co., Ltd. High-endurance phase change memory devices and methods for operating the same
US9305644B2 (en) 2011-06-24 2016-04-05 Rambus Inc. Resistance memory cell
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
KR101807247B1 (ko) 2011-09-23 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
CN103959221A (zh) 2011-11-18 2014-07-30 索尼爱立信移动通讯有限公司 用于执行缩放动作的方法和设备
JP2013114737A (ja) 2011-11-28 2013-06-10 Internatl Business Mach Corp <Ibm> 相変化メモリ・セルをプログラミングするための方法、コンピュータ・プログラム、および装置、ならびに相変化メモリ・デバイス（相変化メモリ・セルのプログラミング）
JP5915121B2 (ja) 2011-11-30 2016-05-11 凸版印刷株式会社 抵抗変化型不揮発性メモリ
US8614911B2 (en) 2011-12-22 2013-12-24 International Business Machines Corporation Energy-efficient row driver for programming phase change memory
US8854872B2 (en) 2011-12-22 2014-10-07 International Business Machines Corporation Drift mitigation for multi-bits phase change memory
KR20130091146A (ko) 2012-02-07 2013-08-16 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
KR101929530B1 (ko) * 2012-02-21 2019-03-15 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 구동 방법
GB2502569A (en) 2012-05-31 2013-12-04 Ibm Programming of gated phase-change memory cells
US9183929B2 (en) 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
JP2014049745A (ja) 2012-08-31 2014-03-17 Toshiba Corp 半導体記憶装置、及びその製造方法
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
KR101956794B1 (ko) 2012-09-20 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US8913422B2 (en) 2012-09-28 2014-12-16 Intel Corporation Decreased switching current in spin-transfer torque memory
US9437266B2 (en) 2012-11-13 2016-09-06 Macronix International Co., Ltd. Unipolar programmable metallization cell
KR102166506B1 (ko) 2012-12-26 2020-10-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 기억 장치 및 그 제조 방법
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US8964442B2 (en) 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US10546998B2 (en) 2013-02-05 2020-01-28 Micron Technology, Inc. Methods of forming memory and methods of forming vertically-stacked structures
US8861258B2 (en) 2013-02-21 2014-10-14 Sandisk 3D Llc Set/reset algorithm which detects and repairs weak cells in resistive-switching memory device
US9118007B2 (en) * 2013-03-14 2015-08-25 Crossbar, Inc. RRAM with dual mode operation
US9047944B2 (en) * 2013-04-24 2015-06-02 Micron Technology, Inc. Resistance variable memory sensing
KR20140128482A (ko) 2013-04-25 2014-11-06 에스케이하이닉스 주식회사 저항변화 메모리 소자와 이를 위한 쓰기제어 회로, 이를 포함하는 메모리 장치 및 데이터 처리 시스템과 동작 방법
US9230646B2 (en) 2013-04-25 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
JP6251885B2 (ja) * 2013-04-26 2017-12-27 パナソニックＩｐマネジメント株式会社 抵抗変化型不揮発性記憶装置およびその書き込み方法
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
KR102131274B1 (ko) 2013-06-28 2020-07-07 엘지이노텍 주식회사 조명 유닛
US9105468B2 (en) 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
US9312005B2 (en) 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
KR102184989B1 (ko) 2013-09-11 2020-12-01 삼성전자주식회사 반도체 패키지 및 그 제조방법
US20150070965A1 (en) 2013-09-12 2015-03-12 Sandisk 3D Llc FET LOW CURRENT 3D ReRAM NON-VOLATILE STORAGE
KR102189684B1 (ko) 2013-12-05 2020-12-11 삼성전자주식회사 반도체 메모리 장치의 동작 방법
US9019754B1 (en) 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
KR102297252B1 (ko) * 2014-01-17 2021-09-03 소니 세미컨덕터 솔루션즈 가부시키가이샤 스위치 소자 및 기억 장치
KR102159258B1 (ko) * 2014-04-04 2020-09-23 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
US9275730B2 (en) 2014-04-11 2016-03-01 Micron Technology, Inc. Apparatuses and methods of reading memory cells based on response to a test pulse
EP2937888B1 (en) 2014-04-25 2019-02-20 IMS Nanofabrication GmbH Multi-beam tool for cutting patterns
KR101646365B1 (ko) 2014-10-27 2016-08-08 한양대학교 산학협력단 3차원 크로스바-포인트 수직 다층 구조의 상보적 저항 스위칭 메모리 소자
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9990990B2 (en) 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
US20160225459A1 (en) 2015-01-30 2016-08-04 Micron Technology, Inc. Apparatuses operable in multiple power modes and methods of operating the same
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US9805794B1 (en) 2015-05-19 2017-10-31 Crossbar, Inc. Enhanced erasing of two-terminal memory
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US9799381B1 (en) 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1620699A (zh) * 2001-12-20 2005-05-25 微米技术有限公司 可编程导体随机存取存储器以及向其中写入的方法
CN101022120A (zh) * 2006-02-16 2007-08-22 三星电子株式会社 用于阈值压控相变随机存取存储器的编程方法
US20090040813A1 (en) * 2007-08-10 2009-02-12 Hee Bok Kang Phase change memory device and operating method thereof
US20090201740A1 (en) * 2008-01-09 2009-08-13 Qimonda Ag Integrated circuit, method to program a memory cell array of an integrated circuit, and memory module
CN101577141A (zh) * 2008-05-07 2009-11-11 旺宏电子股份有限公司 存储器装置及其操作方法
CN102244195A (zh) * 2010-05-11 2011-11-16 美光科技公司 形成用于含硫属化物装置的电极
CN104641417A (zh) * 2012-09-18 2015-05-20 学校法人中央大学 非易失性存储装置及其控制方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113196398A (zh) * 2018-12-19 2021-07-30 美光科技公司 用于并发地存取多个存储器单元的系统及技术
CN113366574A (zh) * 2019-01-25 2021-09-07 美光科技公司 存储器装置的极性写入单元架构
CN113366574B (zh) * 2019-01-25 2024-04-26 美光科技公司 存储器装置的极性写入单元架构
CN114787926A (zh) * 2019-12-03 2022-07-22 美光科技公司 存储器装置及其操作方法

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TW201729199A (zh) 2017-08-16
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KR102464272B1 (ko) 2022-11-07
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