KR20210118476A - 메모리를 포함하는 장치 및 방법 그리고 그 동작 - Google Patents

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Abstract

본 명세서에서는 메모리 셀을 개시한다. 메모리 셀은 결합된 선택 디바이스와 메모리 소자 모두로서 기능할 수 있다. 메모리 셀은 서로 다른 극성을 갖는 기입 펄스들을 인가함으로써 프로그래밍될 수 있다. 기입 펄스들의 서로 다른 극성은 메모리 셀에 서로 다른 논리 상태를 프로그래밍할 수 있다. 메모리 셀은 모두 동일한 극성을 갖는 판독 펄스들에 의해 판독될 수 있다. 메모리 셀의 논리 상태는, 판독 펄스들이 인가될 때 서로 다른 임계 전압을 관찰함으로써 검출될 수 있다. 서로 다른 임계 전압은 기입 펄스들의 서로 다른 극성에 응답하는 것일 수 있다.

Description

메모리를 포함하는 장치 및 방법 그리고 그 동작{APPARATUSES AND METHODS INCLUDING MEMORY AND OPERATION OF SAME}
전통적인 메모리 셀은, 논리 상태를 저장하는 데 사용되는 메모리 소자, 및 선택 디바이스를 포함한다. 메모리 소자와 선택 디바이스는, 교차점 아키텍처를 갖는 메모리 어레이에서 제1 신호 라인(예를 들어, 워드 라인)과 제2 신호 라인(예를 들어, 비트 라인)의 교차점에 위치될 수 있다. 일부 아키텍처에서 선택 디바이스는 워드 라인에 결합될 수 있고 메모리 소자는 비트 라인에 결합될 수 있다. 선택 디바이스는, 누설 전류를 감소시킬 수 있고, 데이터 판독 및/또는 데이터 기입을 위한 단일 메모리 소자의 선택을 허용할 수 있다. 그러나, 별도의 메모리 소자 및 선택 디바이스를 사용하면 메모리 디바이스의 제조 중 형성되어야 하는 층 및/또는 물질의 수가 증가하고, 이에 따라 구조 및 제조 프로세스의 복잡성이 증가한다. 또한, 선택 디바이스를 활성화하고 메모리 소자를 기입 또는 판독하려면 고전압 및/또는 오랜 지속시간 동안 펄스를 제공할 필요가 있으며, 이는 메모리 디바이스의 전력 소비를 증가시킬 수 있다.
본 개시내용의 일 실시형태에 따른 예시적인 장치는, 논리 상태를 저장하도록 구성될 수 있는 메모리 셀, 메모리 셀에 결합된 제1 메모리 액세스 라인, 및 메모리 셀에 결합된 제2 메모리 액세스 라인을 포함할 수 있고, 제1 메모리 액세스 라인과 제2 메모리 액세스 라인은 메모리 셀에 제1 논리 상태를 기입하도록 메모리 셀에 걸쳐 제1 극성을 갖는 제1 전압을 제공하도록 구성될 수 있고, 제1 메모리 액세스 라인과 제2 메모리 액세스 라인은, 또한, 메모리 셀에 제2 논리 상태를 기입하도록 메모리 셀에 걸쳐 제2 극성을 갖는 제2 전압을 제공하도록 구성될 수 있다.
본 개시내용의 일 실시형태에 따른 다른 예시적인 장치는, 판독 동작에 응답하여 제1 논리 상태에 있을 때 제1 임계 전압을 나타내고 제2 논리 상태에 있을 때 제2 임계 전압을 나타내도록 구성될 수 있고 메모리 소자 및 선택 디바이스로서 기능하도록 구성될 수 있는 메모리 셀, 메모리 셀에 결합된 제1 메모리 액세스 라인, 및 메모리 셀에 결합된 제2 메모리 액세스 라인을 포함할 수 있고, 제1 메모리 액세스 라인과 제2 메모리 액세스 라인은 판독 동작 동안 제1 극성을 갖는 판독 펄스를 제공하도록 구성될 수 있다.
본 개시내용의 일 실시형태에 따른 다른 예시적인 방법은, 제1 극성을 갖는 판독 펄스를 메모리 셀에 인가하는 단계로서, 메모리 셀에 제1 논리 상태 또는 제2 논리 상태가 기입되고, 제1 논리 상태는 제1 극성을 갖는 기입 펄스에 응답하여 기입될 수 있고, 제2 논리 상태는 제2 극성을 갖는 기입 펄스에 응답하여 기입될 수 있는, 단계; 판독 펄스에 응답하여 메모리 셀을 통하는 전류를 감지하는 단계; 및 메모리 셀을 통하는 전류에 기초하여 메모리 셀이 제1 논리 상태 또는 제2 논리 상태에 있다고 결정하는 단계를 포함할 수 있다.
본 개시내용의 일 실시형태에 따른 다른 예시적인 방법은, 제1 극성을 갖는 제1 판독 펄스를 메모리 셀에 인가하는 단계로서, 메모리 셀은 제1 극성 또는 제2 극성을 갖는 기입 펄스에 의해 논리 상태로 프로그래밍되었을 수 있는, 단계; 제1 판독 펄스에 응답하여 메모리 셀의 제1 임계 전압을 감지하는 단계; 제1 극성을 갖는 제2 판독 펄스를 메모리 셀에 인가하는 단계; 제2 판독 펄스에 응답하여 메모리 셀의 제2 임계 전압을 감지하는 단계; 제1 임계 전압과 제2 임계 전압 간의 차를 계산하는 단계; 및 메모리 셀의 논리 상태를 결정하는 단계를 포함할 수 있고, 논리 상태는 차가 임계 값 미만인 경우 제1 상태라고 결정되고, 논리 상태는 차가 임계 값을 초과하는 경우 제2 상태라고 결정된다.
도 1은 본 개시내용의 일 실시형태에 따른 메모리 어레이의 일부를 도시한 것이다.
도 2는 본 개시내용의 일 실시형태에 따른 임계 전압의 전압 플롯이다.
도 3a는 본 개시내용의 일 실시형태에 따른 임계 전압과 판독 펄스 전압의 전압 플롯이다.
도 3b는 본 개시내용의 일 실시형태에 따른 임계 전압과 판독 펄스 전압의 전압 플롯이다.
도 3c는 본 개시내용의 일 실시형태에 따른 임계 전압과 판독 펄스 전압의 전압 플롯이다.
도 4는 본 개시내용의 일 실시형태에 따른 기입 펄스 전압의 전압 플롯이다.
도 5는 본 개시내용의 일 실시형태에 따른 방법의 흐름도이다.
도 6은 본 개시내용의 일 실시형태에 따른 방법의 흐름도이다.
도 7은 본 개시내용의 일 실시형태에 따른 판독 펄스 전압의 전압 플롯이다.
도 8은 본 개시내용의 일 실시형태에 따른 방법의 흐름도이다.
도 9는 상 변화 메모리 어레이의 일부를 도시한다.
도 10은 본 개시내용의 일 실시형태에 따른 임계 전압의 전압 플롯이다.
도 11은 본 개시내용의 일 실시형태에 따른 메모리의 블록도이다.
도 12는 본 개시내용의 일 실시형태에 따른 메모리 어레이의 일부의 개략도이다.
도 13은 본 개시내용의 일 실시형태에 따른 메모리 어레이의 일부의 개략도이다.
이하, 본 발명의 실시형태들을 충분히 이해하도록 소정의 세부 사항을 설명한다. 그러나, 본 발명의 실시형태들이 이러한 소정의 세부 사항 없이 실시될 수 있음은 통상의 기술자에게 명백할 것이다. 또한, 본 명세서에 기술된 본 발명의 특정 실시형태들은, 예로서 제공된 것이며, 본 발명의 범위를 이러한 특정 실시형태들로 한정하는 데 사용되어서는 안 된다. 다른 경우에, 공지된 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 동작은, 본 발명이 불필요하게 모호해지는 것을 피하도록 상세하게 나타내지는 않았다.
소정의 임계 전압 특성을 나타내는 메모리 셀을 이용하는 메모리 어레이가 구현될 수 있다. 소정의 임계 전압 특성을 나타낸다는 것은, 메모리 셀이 특정 임계 전압을 가질 수 있거나 갖는 것으로 보일 수 있음을 의미한다. 메모리 셀은, 소정의 임계 전압 특성을 나타낼 때 임계 이벤트를 겪을 수 있고 또는 겪지 않을 수 있다. 메모리 셀에 의해 나타나는 임계 전압은 메모리 셀에 인가되는 판독 펄스와 기입 펄스의 상대 전압 극성에 의존할 수 있다. 예를 들어, 메모리 셀은, 메모리 셀이 동일한 전압 극성으로 기입된 후 판독되는 경우라면 판독될 때 제1 임계 전압을 나타낼 수 있다. 메모리 셀은, 메모리 셀이 상이한 (예를 들어, 반대) 전압 극성으로 기입된 후 판독되는 경우라면 판독될 때 제2 임계 전압을 나타낼 수 있다. 메모리 셀의 임계 전압 특성은, 메모리 셀이 선택 디바이스 및 메모리 소자로서 기능하게 할 수 있다. 메모리 셀은, 일부 실시형태에서, 전극들 사이에 단일 층의 물질을 포함할 수 있다. 이러한 메모리 셀 구조는, 교차점 메모리 어레이 및/또는 다른 메모리 아키텍처에 대한 간소화된 아키텍처를 용이하게 할 수 있다. 간소화된 아키텍처는 더 적은 수의 층을 필요로 할 수 있으며, 이는 제조 중에 처리 단계들을 감소시킬 수 있다.
데이터의 하나 이상의 비트에 대응할 수 있는 논리 상태가 메모리 셀에 기입될 수 있다. 메모리 셀은 상이한 극성의 전압을 인가함으로써 기입될 수 있다. 메모리 셀은 단일 극성의 전압을 인가함으로써 판독될 수 있다. 기입 및 판독 프로토콜은 상이한 극성에 기인하는 메모리 셀의 상이한 임계 전압을 이용할 수 있다. 메모리 셀은 판독 및 기입을 위해 짧고 비교적 낮은 전력의 펄스를 필요로 할 수 있다. 일부 실시형태에서, 메모리 셀은 칼코게나이드 물질을 포함할 수 있다. 그러나, 칼코게나이드 물질은 판독 및/또는 기입 중에 상 변화를 겪거나 겪지 않을 수 있다. 일부 실시형태에서, 칼코게나이드 물질은 상 변화 물질이 아닐 수 있다. 메모리 셀은, 전통적인 상 변화 메모리 아키텍처에 비해 열 교란이 적을 수 있다.
도 1은 본 개시내용의 일 실시형태에 따른 메모리 어레이(100)의 일부를 도시한다. 메모리 어레이(100)는 제1액세스 라인(105) 및 제2액세스 라인(125)을 포함할 수 있다. 쉽게 참조할 수 있도록, 제1액세스 라인은 워드 라인(WL)이라고 칭할 수 있고, 제2액세스 라인은 비트 라인(BL)(125)이라고 칭할 수 있다. 도 1에 도시된 바와 같이, WL(105)은 BL(125)에 대하여 수직이다. 도 1에 도시된 바와 같이, WL(105)은 페이지에 평행하게 연장되고, BL(125)은 페이지 내로 연장된다. 메모리 셀(115)은 WL(105)과 BL(125)의 교차점에 위치될 수 있다. 메모리 셀(115)은, 제1전극(110)에 의해 WL(105)에 결합될 수 있고 제2 전극(120)에 의해 BL(125)에 결합될 수 있다. 메모리 셀(115)은 상 변화 물질의 층을 포함할 수 있다. 일부 실시형태에서, 칼코게나이드는 상 변화 물질일 수 있다. 일부 실시형태에서, 메모리 셀(115)은, 셀레늄(Se), 본 명세서에(As), 및 게르마늄(Ge)을 포함할 수 있는 삼원 조성물을 포함할 수 있다. 일부 실시형태에서, 메모리 셀(115)은, 실리콘(Si), Se, As, 및 Ge를 포함할 수 있는 사원 조성물을 포함할 수 있다. 다른 물질도 사용할 수 있다. 메모리 셀(115)은 선택 디바이스와 메모리 소자 모두로서 기능할 수 있다.
메모리 셀(115)은, 기입 동작에 의해 적어도 2개의 상이한 논리 상태(예를 들어, '1', '0') 중 하나를 저장하도록 기입될 수 있다. 일부 실시형태에서, 상이한 논리 상태는 메모리 셀(115)의 상이한 임계 전압(VTH)에 의해 표현될 수 있다. 예를 들어, '1' 논리 상태는 제1VTH로 표현될 수 있고, '0' 논리 상태는 제2VTH로 표현될 수 있다. 메모리 셀(115)이 나타내는 임계 전압은, 기입 동작 동안 메모리 셀(115)에 인가되는 기입 펄스의 극성 및 판독 동작 동안 메모리 셀(115)에 인가되는 판독 펄스의 극성에 기초할 수 있다. 기입 펄스 및 판독 펄스는 제1액세스 라인(105)과 제2액세스 라인(125)을 사용하여 메모리 셀(115)에 인가될 수 있다.
일부 실시형태에서, 메모리 셀(115)은 BL(125)과 WL(105) 사이의 2-단자 디바이스로서 구성될 수 있다. 제1 극성으로 메모리 셀(115)에 걸쳐 전압(예를 들어, 기입 펄스)을 인가함으로써 제1 논리 상태가 메모리 셀(115)에 기입될 수 있다. 제1 극성과는 반대일 수 있는 제2 극성으로 메모리 셀(115)에 걸쳐 전압(예를 들어, 기입 펄스)을 인가함으로써 제2 논리 상태가 메모리 셀(115)에 기입될 수 있다. 메모리 셀(115)은 단자들에 걸쳐 전압(예를 들어, 판독 펄스)을 인가함으로써 판독된다. 일부 실시형태에서, 메모리 셀(115)은 제1 극성으로 메모리 셀(115)에 걸쳐 전압을 인가함으로써 판독된다. 다른 실시형태에서, 메모리 셀(115)은 제2 극성으로 메모리 셀(115)에 걸쳐 전압을 인가함으로써 판독된다. 메모리 셀(115)은 동일한 극성으로 항상 판독될 수 있다. 메모리 셀(115)을 기입한 전압 극성과 동일한 전압 극성의 전압으로 메모리 셀(115)이 판독될 때, 메모리 셀(115)은 제1VTH를 나타낼 수 있다. 메모리 셀(115)을 기입한 전압 극성과 반대되는 전압 극성의 전압으로 메모리 셀(115)이 판독될 때, 메모리 셀은 제2VTH를 나타낼 수 있다. 상이한 임계 전압들은 상이한 논리 상태들을 나타내는 데 사용될 수 있다.
메모리 셀(115)이 2-단자 디바이스일 때, 단자들 사이의 전압의 상대 값은 메모리 셀(115)에 걸쳐 인가되는 전압의 크기 및 극성을 결정한다. 예를 들어, BL(125)에 3V의 전압을 제공하고 WL(105)에 0V의 전압을 제공하면. BL(125)에 6V의 전압을 제공하고 WL(105)에 3V의 전압을 제공하는 것과 동일한 크기 및 극성의 전압이 발생한다. 일부 실시형태에서는, 다른 비음(non-negative)(예를 들어, 0V 이상), 음, 및/또는 양의 전압이 메모리 액세스 라인에 제공될 수 있다. 본 명세서에서 사용되는 바와 같이, 순방향 극성은 BL(125)이 WL(105)보다 높은 전압으로 설정됨을 나타내고, 역방향 극성은 BL(125)이 WL(105)보다 낮은 전압으로 설정됨을 나타낸다. 그러나, "순방향" 및 "역방향" 극성의 사용은 예로 든 것이며, 본 발명의 실시형태들은 본 명세서에서 설명되는 특정한 극성 방향의 실시형태들로 한정되지 않는다.
도 2는 본 개시내용의 일 실시형태에 따른 메모리 셀의 2개의 논리 상태(State1, State0)에 대한 임계 전압(VTH1, VTH0)의 전압 플롯(200)이다. 메모리 셀의 임계 전압은, 메모리 셀이 판독될 때 관찰되는 임계 전압이다. 메모리 셀은, 예를 들어, 순방향 극성으로 판독될 때마다 동일한 극성의 판독 전압을 사용하여 판독될 수 있다. VTH1은, 메모리 셀이 판독 전압과 동일한 극성으로 기입될 때 메모리 셀에서 관찰될 수 있다. 이는 논리(State1)에 해당할 수 있다. 예를 들어, 메모리 셀은, 순방향 극성으로 기입되었을 수 있고 이어서 순방향 극성으로 판독된다. 반대로, VTH0은, 메모리 셀이 판독 전압과는 반대 극성으로 기입될 때 메모리 셀에서 관찰될 수 있다. 예를 들어, 메모리 셀은 역방향 극성으로 기입되었을 수 있고, 이어서 순방향 극성으로 판독된다. 도 2에 도시된 바와 같이, 일부 실시형태에서, 동일한 극성으로 기입 및 판독되는 메모리 셀에 비해 반대 극성으로 기입 및 판독되는 메모리 셀에 대해 상이한 임계 전압들이 관찰될 수 있다.
도 3a 내지 도 3c는 본 개시내용의 실시형태들에 따라 판독 펄스에 의해 판독될 때의 메모리 셀의 임계 전압의 전압 플롯이다. 일부 실시형태에서, 메모리 셀은 도 1에 도시된 메모리 셀(115)을 사용하여 구현될 수 있다. 판독 펄스는, 소정 시간(예를 들어, 10ns 내지 50ns) 동안 메모리 셀에 인가되는 전압일 수 있다. 판독 펄스는, 제1 전압을 비트 라인에 제공하고 제2 전압을 대응하는 워드 라인에 제공함으로써 인가될 수 있다. 일부 실시형태에서, 판독 펄스는 항상 동일한 극성으로 인가될 수 있다(예를 들어, 모든 판독 펄스는 순방향 극성을 나타내고, 모든 판독 펄스는 역방향 극성을 나타낸다).
도 3a는 본 개시내용의 일 실시형태에 따른 State1의 메모리 셀의 임계 전압의 전압 플롯(300A)이다. 도 3a는 State1의 메모리 셀에 인가되는 2개의 판독 펄스를 도시한다. 제1 판독 펄스(Read1)는 메모리 셀에 인가될 수 있다. 메모리 셀은 Read1의 극성과 동일한 극성을 갖는 기입 펄스로 기입되었을 수 있다. Read1은 State1의 메모리 셀의 임계 전압보다 큰 전압을 가질 수 있다. Read1이 인가되면, 메모리 셀은 State1에 대응하는 임계 전압(VTH1)을 나타낸다. 제2 판독 펄스(Read2)가 메모리 셀에 인가될 수 있다. Read2는 Read1과 동일한 극성을 갖는다. Read2가 인가되면, 메모리 셀은 State1에 대응하는 임계 전압(VTH1)을 나타낸다. State1의 메모리 셀은, 판독 펄스가 메모리 셀이 기입된 극성과 동일한 극성을 갖는(예를 들어, 순방향 극성으로 기입되고 순방향 극성으로 판독되거나, 역방향 극성으로 기입되고 역방향 극성으로 판독되는) 경우 메모리 셀이 판독되는 횟수에 상관없이 임계 전압(VTH1)을 나타낼 수 있다. 즉, State1의 메모리 셀을 판독하는 것은, 판독 펄스의 크기가 임계 전압(VTH1)을 초과하더라도 파괴적이지 않을 수 있다. 유사하게, 도 3a에는 도시되지 않았지만, Read1 및/또는 Read2의 크기가 VTH1보다 크지만 VTH0보다는 작은 경우, 메모리 셀은 각각의 판독 펄스에 대하여 임계 전압(VTH1)을 나타낸다.
도 3b는 본 개시내용의 일 실시형태에 따른 State0의 메모리 셀의 임계 전압의 전압 플롯(300B)이다. 도 3b는 State0의 메모리 셀에 인가되는 2개의 판독 펄스를 도시한다. 제1 판독 펄스(Read1)는 메모리 셀에 인가될 수 있다. 메모리 셀은, Read1의 극성과는 반대 극성을 갖는 기입 펄스로 기입되었을 수 있다(예를 들어, 역방향 극성으로 기입되고 순방향 극성으로 판독되거나, 순방향 극성으로 기입되고 역방향 극성으로 판독될 수 있다). Read1은 State0의 메모리 셀의 임계 전압보다 큰 전압을 가질 수 있다. Read1이 인가될 때, 메모리 셀은 State0에 대응하는 임계 전압(VTH0)을 나타낸다. 제2 판독 펄스(Read2)는, 판독 펄스(Read1)에 후속하여 메모리 셀에 인가될 수 있다. Read2는 Read1과 동일한 극성을 갖는다. Read2가 인가되면, 메모리 셀은 State1에 대응하는 임계 전압(VTH1)을 나타낸다.
도 3b에 도시된 바와 같이, State0의 메모리 셀이 VTH0 이상의 크기의 전압을 갖는 반대 극성의 판독 펄스(Read1)에 의해 판독될 때, 메모리 셀은 State1로 재기입될 수 있다. 메모리 셀은 후속 판독(Read2) 동안 VTH1을 나타낸다. 즉, 판독 펄스가 이전에 판독 펄스와 반대 극성으로 기입된 메모리 셀의 VTH0 이상의 전압을 갖는 경우, 판독은 State0의 셀들에 대해 파괴적일 수 있다. 제1 판독 펄스 후에, 메모리 셀은, 미래의 판독 동작을 위해 메모리 셀의 논리 상태를 복구하도록 재기입될 수 있다.
도 3c는 본 개시내용의 일 실시형태에 따른 State0의 메모리 셀의 임계 전압의 전압 플롯(300C)이다. 도 3c는 State0의 메모리 셀에 인가되는 2개의 판독 펄스를 도시한다. 제1 판독 펄스(Read1)는 메모리 셀에 인가될 수 있다. 메모리 셀은, Read1의 극성과 반대 극성의 기입 펄스로 기입되었을 수 있다. Read1은, State0의 메모리 셀의 임계 전압보다 작은 전압을 가질 수 있다. Read1이 인가될 때, 메모리 셀은 State0에 대응하는 임계 전압(VTH0)을 나타낸다. 그러나, 메모리 셀은 임계 값에 도달하지 않는다. 제2 판독 펄스(Read2)가 메모리 셀에 인가될 수 있다. Read2는 Read1과 동일한 극성을 갖는다. Read2가 인가되면, 메모리 셀은 State0에 대응하는 임계 전압(VTH0)을 나타내고, Read1이 인가되었을 때와 유사하게, 메모리 셀은 임계 값에 도달하지 않는다.
도 3c에 도시된 바와 같이, State0의 메모리 셀이 VTH0보다 작은 크기의 전압을 갖는 반대 극성의 판독 펄스(Read1)에 의해 판독될 때, 메모리 셀은 State0을 유지할 수 있다. 메모리 셀은 후속하는 판독 펄스들(예를 들어, Read2) 동안 계속 VTH0을 나타낼 수 있다. 즉, 판독 펄스가 VTH0보다 작은 전압을 가질 때, 판독 펄스는 메모리 셀의 논리 상태를 변경하지 않을 수 있다. 도 3c에 도시된 바와 같이, 판독 펄스(Read1 및 Read2)의 크기는 임계 전압들(VTH0과 VTH1) 사이에 있도록 선택될 수 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 판독 펄스는, 판독 펄스의 전압의 크기 및 메모리 셀의 논리 상태에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태에 영향을 주거나 주지 않을 수 있다. 판독 펄스의 전압 크기는, 메모리 셀에 대한 판독 펄스의 원하는 효과에 기초하여 선택될 수 있다(예를 들어, 비파괴적 판독의 경우 VTH0 미만이고, 파괴적 판독의 경우 VTH0보다 크다).
도 4는 본 개시내용의 일 실시형태에 따른 2개의 기입 펄스(405, 410)의 전압 플롯(400)이다. 기입 펄스들(405, 410)은, 기입 동작 동안 도 1에 도시된 메모리 셀(115)과 같은 메모리 셀에 논리 상태를 기입하는 데 사용될 수 있다. 기입 펄스들은, 제1 전압을 BL에 제공하고 제2 전압을 WL에 제공함으로써 인가될 수 있다. 결과적으로 메모리 셀에 인가되는 전압은 제1 전압과 제2 전압 사이의 차이다. 기입 펄스는 판독 펄스와 동일한 지속시간일 수 있다. 일부 실시형태에서, 지속시간은 10ns 내지 50ns이다. 일부 실시형태에서, 지속시간은 1ns 내지 100ns이다. 일부 실시형태에서, 지속시간은 1ns 내지 1㎲이다. 메모리 셀에 기입하는 것은, 일부 실시형태에서 메모리 셀을 판독하는 것과 동일한 시간이 걸릴 수 있다. 도 4에서는 정사각형 펄스로 도시되어 있지만, 다른 형상의 기입 펄스가 구현될 수 있다. 다른 적합한 기입 펄스 형상은, 삼각형, 사다리꼴, 및/또는 정현파를 포함하지만, 이에 한정되지는 않는다. 일부 실시형태에서, 기입 펄스는 리딩 에지 및/또는 트레일링 에지를 포함할 수 있다.
도 3a 내지 도 3c를 참조하여 설명한 판독 펄스와는 달리, 기입 펄스의 극성은 제1 극성 또는 제2 극성(예를 들어, 순방향 또는 역방향)일 수 있다. 기입 펄스(405)는, 전압(VW1)을 제1 극성(예를 들어, 6V의 비트 라인 및 0V의 워드 라인)으로 메모리 셀에 인가할 수 있다. 기입 펄스(405)의 극성은 판독 펄스의 극성과 동일할 수 있다. 이는 제1 논리 상태(State1)를 메모리 셀에 기입할 수 있다. 도 2에 도시된 바와 같이, 기입 펄스(405)가 State1을 메모리 셀에 기입할 때, 메모리 셀은 판독될 때의 임계 전압(VTH1)을 나타낸다.
기입 펄스(410)는, 제2 극성의 전압(VW0)(예를 들어, 비트 라인에 -6V 및 워드 라인에 0V 또는 비트 라인에 0V의 및 워드 라인에 6V)을 메모리 셀에 인가할 수 있다. 기입 펄스(410)는, 기입 펄스(405)의 반대 극성, 및 도 3a 내지 도 3c에 도시된 판독 펄스와 같은 판독 펄스를 가질 수 있다. 기입 펄스(410)는 제2 논리 상태(State0)를 메모리 셀에 기입할 수 있다. 도 2에 도시된 바와 같이, 기입 펄스(410)가 메모리 셀에 상태 State0을 기입할 때, 메모리 셀은 판독 시 임계 전압(VTH0)을 나타낸다.
일부 실시형태에서, VW0과 VW1은 동일한 전압 크기를 가질 수 있다. 일부 실시형태에서, VW0과 VW1은 서로 다른 크기를 가질 수 있다. VW0과 VW1의 크기는, 각각 State0과 State1의 임계 전압들(VTH0과 VTH1) 중 큰 것 이상으로 되도록 선택될 수 있다. 예를 들어, |VW0| = |VW1| = 6V, VTH1 = 4.5V, VTH0 = 5.5V이다. 일부 실시형태에서, 기입 펄스는 판독 펄스와 동일한 크기를 가질 수 있다. 일부 실시형태에서, 기입 펄스는 판독 펄스보다 큰 크기를 가질 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 판독 동작 동안 관찰되는 메모리 셀의 임계 전압은, 메모리 셀에 기입하도록 인가되는 전압의 극성 및 메모리 셀을 판독하도록 후속 인가되는 전압의 극성에 적어도 부분적으로 기초하여 상이한 임계 전압으로 설정될 수 있다. 상이한 임계 전압들은 상이한 논리 상태들에 대응하도록 사용될 수 있다. 일부 실시형태에서, 메모리 셀은 2-단자 임계 스위칭형 디바이스로서 기능할 수 있다. 즉, 임계 전압 미만에서, 디바이스는, '오프'되고, 전류를 전도하지 않거나 거의 전도하지 않는다. 임계 전압을 초과하는 경우, 디바이스는, '온'되며, 전류 및/또는 임계 전류를 초과하는 전류를 전도한다. 특정 펄스 극성들로 판독 및 기입을 행함으로써 발생하는 상이한 임계 전압들은, 메모리 셀이 선택 디바이스와 메모리 소자 모두로서 기능하게 할 수 있다. 이는 덜 복잡한 아키텍처를 갖는 메모리 어레이의 사용을 용이하게 할 수 있다. 예를 들어, 메모리 어레이의 메모리 셀들을 제조할 때, 추가 전극 층에 의해 분리되는 별도의 선택 및 메모리 층들을 피할 수 있다. 일부 실시형태에서, 메모리 어레이는 교차점 메모리 어레이일 수 있다. 일부 실시형태에서, 메모리 어레이는 3차원 교차점 아키텍처를 가질 수 있다.
다양한 기입 및 판독 프로토콜은, 도 2 내지 도 4를 참조하여 설명한 임계 전압 특성을 갖는 메모리 셀에 사용될 수 있다.
도 5는 본 개시내용의 일 실시형태에 따라 메모리 셀을 판독하는 방법(500)의 흐름도이다. 일부 실시형태에서, 메모리 셀은 도 1에 도시된 메모리 셀(115)에 의해 구현될 수 있다. 메모리 셀은 도 2 내지 도 4에 도시된 임계 전압 특성을 나타낼 수 있다.
전압(VR)의 판독 펄스가 메모리 셀에 인가될 수 있다. 판독 펄스는, 판독 펄스가 인가될 때마다 동일한 극성일 수 있다. 도 5에서, 판독 펄스는 논리(State1)를 메모리 셀에 기입하는 데 사용되는 기입 펄스와 동일한 극성을 가질 수 있다. 판독 펄스의 전압(VR)은, State1의 임계 전압(VTH1)과 State0의 임계 전압(VTH0) 사이(예컨대, VTH1 = VR < VTH0)에 있도록 선택될 수 있다. 일부 실시형태에서, VR = 5V, VTH1 = 4.5V, VTH0 = 5.5V이다. 다시 말하면, VR은, State1의 메모리 셀이 임계 값에 도달할 정도로 클 수 있지만, State0의 메모리 셀이 임계 값에 도달하기에는 매우 작을 수 있다.
판독 메모리 셀에 연관된 비트 라인에 결합된 감지 증폭기는 메모리 셀을 통하는 전류를 검출하는 데 사용될 수 있다. 감지 증폭기는, 판독 동작에 응답하여 메모리 셀을 통하는 전류를 감지하고 메모리 셀에 의해 저장된 논리 상태를 나타내는 출력 신호를 제공하도록 구성될 수 있다. 감지 증폭기는 메모리 셀을 포함하는 메모리에 포함될 수 있다. 예를 들어, 감지 증폭기는, 메모리 어레이에 결합될 수 있는 메모리의 다른 판독 및 기입 회로, 디코딩 회로, 레지스터 회로 등과 함께 포함될 수 있다.
판독 펄스가 State1의 메모리 셀에 인가되면, 메모리 셀은, 메모리 셀의 임계 전압을 초과하는 판독 펄스로 인해 전류를 전도한다. 감지 증폭기는 메모리 셀을 통해 전류(IS)를 검출할 수 있다. State0의 메모리 셀에 판독 펄스가 인가될 때, 메모리 셀은, 메모리 셀의 임계 전압을 초과하지 않는 판독 펄스로 인해 전류를 전도하지 않는다. 감지 증폭기는 메모리 셀을 통하는 전류를 검출하지 않을 수 있고 또는 거의 검출하지 않을 수 있다. 임계 전류(ITH)는 메모리 셀에 의해 저장된 논리 상태를 감지하도록 정의될 수 있다. 임계 전류(ITH)는, 판독 펄스에 응답하여 메모리 셀이 임계 값에 도달하지 않을 때 메모리 셀을 통과할 수 있는 전류를 초과하지만 판독 펄스에 응답하여 메모리 셀이 임계 값에 도달할 때 메모리 셀을 통하는 예상 전류의 이하로 되도록 설정될 수 있다. 즉, 임계 전류(ITH)는 비트 라인 및/또는 워드 라인의 누설 전류보다 커야 한다. 감지 증폭기가 Is≥ITH를 검출하면, 메모리 셀로부터 State1이 판독될 수 있다. 감지 증폭기가 Is<ITH를 검출하면, 메모리 셀로부터 State0이 판독될 수 있다. 일부 실시형태에서, 메모리 셀에 의해 저장된 논리 상태는, 판독 펄스에 응답하여 IS 전류로부터 발생하는 전압에 기초할 수 있다. 예를 들어, 발생하는 전압은 기준 전압에 대해 비교될 수 있으며, 제1 논리 상태에 대응하는 기준 전압보다 작은 전압 및 제2 논리 상태에 대응하는 기준 전압보다 큰 전압이 발생할 수 있다.
메모리 셀을 판독하는 방법(500)은 비파괴적일 수 있다. 즉, 메모리 셀의 논리 상태는, 메모리 셀이 판독된 후에 재기입될 필요가 없을 수 있다. 일부 실시형태에서, 메모리 셀의 논리 상태는, 저장된 논리 상태를 유지하기 위해 적절한 기입 펄스를 인가함으로써 주기적인 간격으로 리프레시될 수 있다. 메모리 셀을 리프레시함으로써, 판독 방해 에러를 감소시키거나 제거할 수 있다. 일부 실시형태에서는, 메모리 셀의 논리 상태를 리프레시하는 것이 필요하지 않을 수 있다.
도 6은 본 개시내용의 일 실시형태에 따라 메모리 셀을 판독하는 다른 방법(600)의 흐름도이다. 방법(600)은 도 7에 도시된 2개의 램핑형(ramped) 전압 판독 펄스(Read1, Read2)를 이용할 수 있다. 판독 펄스는 최대 전압인 VR까지 증가하는 전압 레벨을 인가할 수 있다. 판독 펄스는 동일한 극성일 수 있다. 판독 펄스는, 논리(State1)를 메모리 셀에 기입하는 데 사용되는 기입 펄스와 동일한 극성을 가질 수 있고, 논리(State0)를 메모리 셀에 기입하는 데 사용되는 기입 펄스와 반대 극성을 가질 수 있다. 판독 펄스의 최대 전압(VR)은, State1의 임계 전압(VTH1) 및 State0의 임계 전압(VTH0)보다 크도록(VTH1 < VTH0 ≤ VR) 선택될 수 있다. 예를 들어, 일부 실시형태에서, VR = 6V, VTH1 = 4.5V, VTH0 = 5.5V이다. 판독 펄스의 최대 전압은, 어느 한 논리 상태의 메모리 셀이 임계 값에 도달할 정도로 클 수 있다.
단계(605)에서는, 판독 펄스(Read1)가 메모리 셀에 인가된다. 단계(610)에서는 메모리 셀의 제1 임계 전압(VTHF)이 측정된다. 단계(615)에서는 판독 펄스(Read2) 가 메모리 셀에 인가되고, 단계(620)에서는 제2 임계 전압(VTHS)이 측정된다. 일부 실시형태에서, 메모리 셀의 임계 전압의 측정은 판독 펄스의 인가와 동시에 수행될 수 있다. 예를 들어, Read1 펄스가 최대 전압(VR)으로 램핑함에 따라, 메모리 셀이 전류를 전도하는 전압이 결정되고, 이는 제1 임계 전압(VTHF)을 나타낸다. 마찬가지로, Read2 펄스가 최대 전압(VR)으로 램핑함에 따라, 메모리 셀이 전류를 전도하는 전압이 결정되고, 이는 제2 임계 전압(VTHS)을 나타낸다.
단계(625)에서는, VTHF와 VTHS 간의 차가 결정된다. 전술한 바와 같이, 메모리 셀이 판독 펄스와는 반대 극성을 갖는 기입 펄스로 기입되는 경우, 메모리 셀은 판독 시 더 큰 임계 전압을 나타낸다. 그러나, 판독 펄스가 메모리 셀을 임계 값에 도달시킬 정도로 큰 전압을 갖는다면, 메모리 셀은 후속 판독 동안 더 작은 임계 전압을 나타낸다. 이 특성은 도 3b에 도시되어 있다. 따라서, VTHF와 VTHS 간의 차가 소정의 크기(예를 들어, 0.25V, 0.5V)를 초과하는 것으로 결정되면, 메모리 셀은 판독 펄스와는 반대 극성을 갖는 기입 펄스(예를 들어, 도 2 내지 도 4의 State0)에 의해 프로그래밍된다. VTHF와 VTHS 간의 차가 무시할 수 있는 것이라고 결정되면, 메모리 셀은 판독 펄스와 동일한 극성을 갖는 기입 펄스(예를 들어, 도 2 내지 도 4의 State1)에 의해 프로그래밍된다.
일부 실시형태에서, Read1과 Read2는 VR까지 계속 램핑하지 않을 수 있다. 오히려, Read1과 Read2는 각 임계 전압이 검출될 때까지만 램핑할 수 있다.
메모리 셀을 판독하는 방법(600)은 파괴적일 수 있다. 즉, Read1과 Read2의 인가는, 메모리 셀의 임계 전압을 변경하고, 따라서 메모리 셀의 논리 상태를 변경한다. 결과적으로, 메모리 셀의 논리 상태는, 메모리 셀이 판독된 후에 재기입될 필요가 있을 수 있다. 예를 들어, State0의 메모리 셀은 판독 동작 동안 State1로 변경될 수 있다. 메모리 셀의 논리 상태는 단계(625) 후에 재기입될 수 있다.
Read1과 Read2는 도 7을 참조하여 램핑형 전압 펄스로서 설명되지만, 일부 실시형태에서, Read1과 Read2의 전압은 본 개시내용의 범위로부터 벗어나지 않고 비선형적으로(예를 들어, 지수적으로) 증가될 수 있다.
도 6에 도시되지 않은 대체 실시형태에서, 예를 들어, 메모리 셀이 임계 값에 도달하는 경우 메모리 셀이 전류를 전도할 때 각 판독 펄스에 대하여 메모리 셀에 걸친 전류가 감지될 수 있고, 판독 펄스에 대하여 감지된 전류들 간의 차를 계산하여 메모리 셀의 논리 상태를 결정할 수 있다. 이러한 대체 실시형태에서, 도 5를 참조하여 전술하고 도시한 방법(500)과 유사하게, VR은 상이한 논리 상태들의 임계 전압들 사이에 있을 수 있다. 이러한 대체 실시형태는 메모리 셀의 비파괴적 판독을 제공할 수 있다.
일부 실시형태에서, 메모리 셀은, 도 4를 참조하여 전술한 바와 같이 제1 극성 또는 제2 극성의 단일 기입 펄스에 의해 기입될 수 있다. 일부 실시형태에서, 메모리 셀은 기입되기 전에 판독될 수 있다. 도 8은 본 개시내용의 일 실시형태에 따라 메모리 셀에 논리 상태를 기입하기 전에 메모리 셀을 판독하는 방법(800)의 흐름도이다.
단계(805)에서는 판독 펄스가 메모리 셀에 인가되고, 단계(810)에서는 메모리 셀의 논리 상태가 감지된다. 일부 실시형태에서, 단계(805 및 810)에서 메모리 셀을 판독하는 것은 도 5에 도시된 방법(500)을 사용하여 구현될 수 있다. 메모리 셀이 현재 기입될 논리 상태에 있다면, 방법은 단계(815a)에서 종료한다. 메모리 셀이 현재 기입될 논리 상태와는 다른 논리 상태로 프로그래밍되는 경우, 메모리 셀은 단계(815b)에서 기입된다. 셀은, 적절한 기입 펄스를 인가하여 원하는 논리 상태를 기입함으로써 기입될 수 있다. 예를 들어, 도 4에 도시된 기입 펄스들 중 하나는 메모리 셀을 프로그래밍하는 데 사용될 수 있다. 기입 전에 메모리 셀을 판독하는 것은, 기입 펄스의 전압이 판독 펄스의 전압보다 클 때(예를 들어, 6V 대 5V) 메모리 어레이의 동작 동안 요구되는 더 큰 전압 펄스의 수를 감소시킬 수 있다.
다른 기입 및 판독 프로토콜 및/또는 본 명세서에 설명되는 프로토콜에 대한 수정을 본 개시내용의 원리를 벗어나지 않고 사용할 수 있다. 예를 들어, 몇몇 방법에서, 감지 전류들 및/또는 전압들은 특정 기간으로 제한될 수 있다. 기간은, 판독 펄스의 개시로부터 판독 펄스의 개시 후의 시점(예를 들어, 20ns)까지일 수 있다. 일부 실시형태에서, 메모리 셀은, 순방향 극성으로 판독될 수 있고 순방향 또는 역방향 극성으로 기입될 수 있다. 일부 실시형태에서, 메모리 셀은 역방향 극성으로 판독될 수 있고 순방향 또는 역방향 극성으로 기입될 수 있다.
일부 실시형태에서, 메모리 셀의 칼코게나이드 물질은, 역방향 극성으로 판독될 때 2개의 논리 상태의 임계 전압들 간의 더 큰 차를 나타낼 수 있다. 일부 실시형태에서, 메모리 셀의 칼코게나이드 물질은, 순방향 극성에서 판독될 때 2개의 논리 상태의 임계 전압들 간의 더 큰 차를 나타낼 수 있다. 판독 펄스들의 극성은 임계 전압들 간의 최대 차를 제공하도록 선택될 수 있다.
도 9는 종래의 메모리 어레이(900)의 일부를 도시한다. 메모리 어레이(900)는 워드 라인(WL)(905) 및 비트 라인(BL)(935)을 포함할 수 있다. 도 9에 도시된 바와 같이, WL(905)은 페이지의 평면에 평행하게 연장되고, BL(935)은 WL(905)에 수직이면서 페이지의 평면 내로 연장된다. 선택 디바이스(915)는 WL(905)과 BL(935)의 교차점에 위치될 수 있다. 선택 디바이스(915)는 제1전극(910)에 의해 WL(905)에 결합될 수 있고, 제2 전극(920)에 결합될 수 있다. 전극(920)은 선택 디바이스(915)를 메모리 소자(925)에 결합할 수 있다. 메모리 소자(925)는 제3전극(930)에 의해 BL(935)에 결합될 수 있다. 메모리 소자(925)는 칼코게나이드 물질의 층을 포함할 수 있다. 일부 실시형태에서, 칼코게나이드 물질은 상 변화 물질일 수 있지만, 다른 물질이 사용될 수 있다. 일부 실시형태에서, 선택 디바이스(915)는, 또한, 칼코게나이드 물질의 층을 포함할 수 있다. 다른 물질을 또한 사용할 수 있다.
본 개시내용의 대체 실시형태에서, 도 4 내지 도 8을 참조하여 설명한 바와 같이 상이한 전압 극성들을 갖는 메모리 셀을 판독 및 기입하기 위한 프로토콜은, 메모리 어레이의 선택 디바이스와 메모리 소자, 예를 들어, 도 9에 도시된 선택 디바이스(915)와 메모리 소자(925)에 적용될 수 있다. 도 1에 도시된 메모리 셀(115)과 유사하게, 선택 디바이스와 메모리 소자는, 도 2에 도시된 바와 같이 상이한 임계 전압들에 의해 표현되는 2개 이상의 논리 단에 기입될 수 있다. 상이한 판독 및 기입 극성들의 임계 전압 효과는 선택 디바이스와 메모리 소자에 걸쳐 부가적일 수 있다. 도 10의 전압 플롯에 도시된 바와 같이, 선택 디바이스와 메모리 소자에 대한 상이한 논리 상태들의 임계 전압들 간의 차는, 메모리 셀의 상이한 논리 상태들의 임계 전압들 간의 차보다 클 수 있다. 즉, |VTH0-VTH1|<|VTH0+N-VTH1|이고, 여기서, VTH0+N은, 선택 디바이스와 메모리 소자의 부가적 효과로 인해 상이한 논리 상태들의 임계 전압들 간의 크기의 추가 차와 전압(VTH0)이 함께 합산된 것이다. 이러한 임계 전압들 간의 더 큰 차는 상이한 논리 상태들을 검출하기 위한 더욱 넓은 마진을 제공할 수 있다. State1은 도 10에서 메모리 셀과 선택 디바이스와 메모리 소자 모두에 대하여 동일한 임계 전압(VTH1)을 갖는 것으로 도시되었지만, 메모리 셀의 State1에 대한 임계 전압은, 일부 실시형태에서 선택 디바이스와 메모리 소자의 State1에 대한 임계 전압과 다를 수 있다.
도 11은 본 개시내용의 일 실시형태에 따른 메모리(1100)를 도시한다. 메모리(1100)는, 데이터를 저장하도록 구성된 복수의 메모리 셀을 갖는 메모리 어레이(1160)를 포함한다. 메모리 셀은, 다양한 신호 라인, 워드 라인(WL), 및 비트 라인(BL)의 사용을 통해 어레이에서 액세스될 수 있다. 메모리 셀은, 상 변화 메모리 셀과 같은 비휘발성 메모리 셀일 수 있거나, 일반적으로 임의의 유형의 메모리 셀일 수 있다. 메모리 셀은 1비트 데이터로 데이터를 저장하도록 구성된 단일 레벨 셀일 수 있다. 메모리 셀은, 또한, 1비트를 초과하는 데이터로 데이터를 저장하도록 구성된 다중 레벨 셀일 수 있다.
커맨드, 어드레스 정보, 및 기입 데이터는, I/O 버스(1128)를 통해 전송되는 순차 입력/출력(I/O)의 세트로서 메모리(1100)에 제공될 수 있다. 유사하게, 판독 데이터는 I/O 버스(1128)를 통해 메모리(100)로부터 제공될 수 있다. 데이터 스트로브 신호(DQS)는 데이터 스트로브 버스(130)를 통해 전송될 수 있다. DQS 신호는 메모리로부터의 또는 메모리로의 데이터 전달을 위한 타이밍 정보를 제공하는 데 사용될 수 있다. I/O 버스(1128)는, I/O 버스(1128), 내부 데이터 버스(1122), 내부 어드레스 버스(1124), 및 내부 커맨드 버스(1126) 간에 데이터 신호, 어드레스 정보 신호, 및 기타 신호를 라우팅하는 I/O 제어 회로(1120)에 접속된다. 어드레스 레지스터(1125)에는, I/O 제어 회로(1120)에 의해 일시적으로 저장될 어드레스 정보가 제공될 수 있다. I/O 제어 회로(1120)는 상태 레지스터 버스(1132)를 통해 상태 레지스터(1134)에 결합된다. 상태 레지스터(1134)에 의해 저장된 상태 비트는, 메모리(1100)에 제공된 판독 상태 커맨드에 응답하여 I/O 제어 회로(1120)에 의해 제공될 수 있다. 상태 비트는, 메모리의 다양한 양태 및 그 동작의 상태 조건을 나타내기 위한 각각의 값을 가질 수 있다.
메모리(1100)는, 또한, 메모리(1100)의 동작을 제어하도록 외부적으로(예를 들어, CE#, CLE, ALE, CLK, W/R#, WP#) 또는 커맨드 버스(1126)를 통해 다수의 제어 신호를 수신하는 제어 로직(1110)을 포함한다. 커맨드 레지스터(1136)는, I/O 제어 회로(1120)에 의해 수신된 정보를 저장하고 그 정보를 제어 로직(1110)에 제공하도록 내부 커맨드 버스(1126)에 결합된다. 제어 로직(1110)은, 또한, 예를 들어, 상태 조건이 변경될 때 상태 비트를 갱신하도록, 상태 레지스터 버스(1132)를 통해 상태 레지스터(134)에 액세스할 수 있다. 제어 로직(1110)은, 또한, 메모리가 동작을 위한 레디(ready) 상태인지 또는 비지(busy) 상태인지를 나타내게끔 메모리(1100)에 의해 제공될 수 있는 레디/비지 신호(R/B#)의 값(예를 들어, 논리 값)을 제어하도록 레디/비지 회로(1138)에 결합된다. 제어 로직(1110)은 메모리(1100)의 다양한 회로에 내부 제어 신호를 제공하도록 구성될 수 있다. 예를 들어, 제어 로직(1110)은, 메모리 액세스 커맨드(예를 들어, 판독, 기입, 프로그램) 수신에 응답하여, 메모리 액세스 동작을 수행하도록 다양한 메모리 액세스 회로를 제어하는 내부 제어 신호를 제공할 수 있다. 다양한 메모리 액세스 회로는, 메모리 액세스 동작 동안 사용되며, 일반적으로, 행렬 디코더, 신호 라인 드라이버, 데이터 레지스터(1180), 캐시 레지스터(1170), I/O 회로, 기타 등의 회로들을 포함할 수 있다.
어드레스 레지스터(1125)는, 블록-행 어드레스 신호를 행 디코더(1140)에 제공하고 열 어드레스 신호를 열 디코더(1150)에 제공한다. 행 디코더(1140)와 열 디코더(1150)는, 예를 들어, 판독, 프로그램, 및 소거 동작과 같은 메모리 동작을 위한 메모리 셀 블록을 선택하는 데 사용될 수 있다. 행 디코더(1140) 및/또는 열 디코더(1150)는, 메모리 어레이(1160) 내의 신호 라인들 중 하나 이상에 바이어싱 신호를 제공하도록 구성된 하나 이상의 신호 라인 드라이버를 포함할 수 있다.
일부 실시형태에서, 메모리 어레이(1160)의 메모리 셀에 대한 기입 동작 동안, 제1 전압(예컨대, 0V)이 선택된 워드에 제공될 수 있고 제2 전압이 선택된 비트 라인에 제공될 수 있다. 메모리 셀은 선택된 워드 라인과 비트 라인의 교차점에 있을 수 있다. 제2 전압은, 선택된 워드 라인과 비트 라인에 대응하는 어드레스에 저장될 논리 상태에 기초하여 워드 라인에 제공된 전압보다 크거나 작을 수 있다(예를 들어, '1'에 대해서는 -6V 및 '0'에 대해서는 +6V). 일부 실시형태에서, 기입 동작 동안, 어드레스에 저장될 논리 상태에 기초하여, 선택된 비트 라인에는 항상 특정 전압이 제공될 수 있고, 워드 라인에는 비트 라인의 전압보다 크거나 작은 전압이 제공될 수 있다.
일부 실시형태에서, 메모리 셀의 판독 동작 동안, 선택된 워드 라인에는 제1 전압(예를 들어, 0V)이 제공될 수 있고, 선택된 비트 라인에는 제2 전압(예컨대, -5V, + 5V)이 제공될 수 있다. 메모리 셀은 선택된 워드 라인과 비트 라인의 교차점에 있을 수 있다. 제2 전압은 워드 라인에 제공된 제1 전압보다 크거나 작을 수 있지만, 제2 전압은 모든 판독 동작에 대해 동일한 전압 극성을 제공할 수 있다. 메모리 셀의 논리 상태는 선택된 비트 라인에 결합된 감지 증폭기에 의해 감지될 수 있다. 메모리 셀의 감지된 로직 상태는 데이터 레지스터(180)에 제공될 수 있다.
도 12는 본 개시내용의 일 실시형태에 따라 메모리 셀들의 어레이(1200)의 일부를 도시하는 도면이다. 어레이(1200)는 일부 실시형태에서 도 11의 메모리 어레이(1160)를 구현하는 데 사용될 수 있다. 도 12에 도시된 예에서, 어레이(1200)는, 제1수의 도전성 라인(1230-0, 1230-1,..., 1230-N), 예를 들어, 본 명세서에서 워드 라인이라 칭할 수 있는 액세스 라인, 및 제2수의 도전성 라인(1220-0, 1220-1,..., 1220-M), 예를 들어, 본 명세서에서 비트 라인이라 칭할 수 있는 액세스 라인을 포함하는 교차점 어레이이다. 메모리 셀(1225)은 워드 라인(1230-0, 1230-1,..., 1230-N)과 비트 라인(1220-0, 1220-1,..., 1220-M)의 교차점들의 각각에 위치되며, 메모리 셀들(1225)은, 예를 들어, 특정한 워드 라인(1230-0, 1230-1,..., 1230-N)과 비트 라인(1220-0, 1220-1,..., 1220-M)이 메모리 셀들(1225)을 위한 전극들로서 기능하는 2-단자 아키텍처에서 기능할 수 있다.
메모리 셀(1225)은, 다른 유형의 메모리 셀들 중 가변 저항 메모리 셀, 예컨대, RRAM 셀, CBRAM 셀, PCRAM 셀, 및/또는 STT-RAM 셀일 수 있다. 메모리 셀(1225)은, 상이한 데이터 상태들로 프로그래밍 가능한 물질(예를 들어, 칼코게나이드)을 포함할 수 있다. 예를 들어, 메모리 셀(1225)은, 인가되는 기입 전압 및/또는 전류 펄스에 응답하여 특정 데이터 상태에 대응하는 특정 레벨을 저장하도록 기입될 수 있다. 실시형태들은 특정 물질 또는 물질들로 한정되지 않는다. 예를 들어, 물질은 다양한 도핑된 물질 또는 도핑되지 않은 물질로 형성된 칼코게나이드일 수 있다. 저장 소자를 형성하는 데 사용될 수 있는 물질의 다른 예로는, 특히, 이원 금속 산화물 물질, 거대 자기 저항 물질, 및/또는 다양한 중합체 기반 가변 저항 물질이 있다.
동작 시, 어레이(1200)의 메모리 셀들(1225)은, 선택된 워드 라인(1230-0, 1230-1,..., 1230-N)과 비트 라인(1220-0, 1220-1,..., 1220-M)을 통해 메모리 셀들(1225)에 걸쳐 전압, 예를 들어, 기입 전압을 인가함으로써 기입될 수 있다. 감지, 예를 들어, 판독 동작은, 예를 들어, 각 셀이 결합되어 있는 선택된 워드 라인(1230-0, 1230-1,..., 1230-N)에 인가되는 특정 전압에 응답하여 각 메모리 셀에 대응하는 비트 라인(1220-0, 1220-1,...,1220-M) 상의 감지 전류에 의해, 메모리 셀(1225)의 데이터 상태를 결정하는 데 사용될 수 있다.
도 13은 메모리 셀들의 어레이(1300)의 일부를 도시하는 도면이다. 어레이(1300)는 일부 실시형태에서 도 11의 메모리 어레이(1160)를 구현하는 데 사용될 수 있다. 도 13에 도시된 예에서, 어레이(1300)는, 교차점 메모리 어레이 아키텍처로, 예를 들어, 3차원(3D) 교차점 메모리 어레이 아키텍처로 구성된다. 멀티-데크(multi-deck) 교차점 메모리 어레이(1300)는, 다수의 연속 메모리 셀, 예를 들어, 워드 라인들 예컨대 제1방향으로 연장되는 워드 라인들(1330-0, 1330-1,..., 1330-N 및 1312-0, 1312-1,..., 1312-N)과 비트 라인들 예컨대 제2방향으로 연장되는 비트 라인들(1320-0, 1320-1,..., 1320-M 및 1314-0, 1314-1,..., 1314-M)의 교번하는 예컨대 인터리빙된 데크들 사이에 배치된 메모리 셀들(1305, 1315, 1325)을 포함한다. 데크의 수는 예를 들어 증가될 수 있고 또는 감소될 수 있다. 메모리 셀들(1305, 1325)의 각각은, 예를 들어 워드 라인들(1330-0, 1330-1,..., 1330-N 및 1312-0, 1312-1,..., 1312-N)과 예를 들어 비트 라인들(1320-0, 1320-1,...,1320-M 및 1314-0, 1314-1,..., 1314-M) 사이에 구성될 수 있고, 이때, 단일 메모리 셀(1305, 1325)은 각 비트 라인 및 워드 라인과 직접 전기적으로 결합되며 이러한 비트 라인 및 워드 라인과 직렬로 도통한다. 예를 들어, 어레이(1300)는, 단일 저장 소자만큼 작거나 다수의 저장 소자만큼의 세분하여 데이터 동작, 예를 들어, 감지 및 기입을 위해 액세스될 수 있는 개별적으로 어드레싱 가능한, 예를 들어, 랜덤하게 액세스 가능한 메모리 셀들의 3차원 행렬을 포함할 수 있다. 다수의 실시형태에서, 메모리 어레이(1300)는, 도 13의 예에 도시된 것보다 많거나 적은 비트 라인, 워드 라인, 및/또는 메모리 셀을 포함할 수 있다.
본 발명의 실시형태들에 따른 메모리는, 컴퓨팅 시스템, 전자 저장 시스템, 카메라, 전화기, 무선 디바이스, 디스플레이, 칩 세트, 셋톱 박스, 또는 게이밍 시스템을 포함하지만 이에 한정되지 않는 다양한 전자 디바이스 중 임의의 것에 사용될 수 있다.
전술한 내용으로부터, 본 발명의 특정 실시형태들이 예시를 위해 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 이에 따라, 본 발명은 첨부된 청구 범위를 제외하고는 한정되지 않는다.

Claims (19)

  1. 장치로서,
    논리 상태를 저장하고 선택 디바이스로서 기능하도록 구성된 층을 포함하는 메모리 셀로서, 상기 층은 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge) 중 적어도 하나를 포함하는 칼코게나이드 물질을 포함하는, 메모리 셀;
    상기 메모리 셀에 결합된 제1 메모리 액세스 라인; 및
    상기 메모리 셀에 결합된 제2 메모리 액세스 라인을 포함하되,
    상기 제1 메모리 액세스 라인과 상기 제2 메모리 액세스 라인은, 상기 메모리 셀에 제1 논리 상태를 기입하도록 상기 메모리 셀에 걸쳐 제1 극성을 갖는 제1 전압을 제공하고 상기 메모리 셀에 제2 논리 상태를 기입하도록 상기 메모리 셀에 걸쳐 제2 극성을 갖는 제2 전압을 제공하도록 구성되고,
    상기 제1 메모리 액세스 라인과 상기 제2 메모리 액세스 라인은, 상기 제1 논리 상태 또는 상기 제2 논리 상태가 판독 동작 동안 상기 메모리 셀에 저장되는지를 결정하기 위해 상기 제1 전압 또는 상기 제2 전압 중 하나를 제공하도록 구성되는, 장치.
  2. 청구항 1에 있어서,
    상기 메모리 셀의 판독 동작 동안, 상기 메모리 셀은, 상기 메모리 셀에 기입되도록 제공되는 상기 제1 극성을 갖는 제1 전압에 응답하여 상기 제1 논리 상태를 표현하는 제1 임계 전압을 나타내거나,
    또는 상기 메모리 셀은, 상기 메모리 셀에 기입되도록 제공되는 상기 제2 극성을 갖는 제2 전압에 응답하여 상기 제2 논리 상태를 표현하는 제2 임계 전압을 나타내는, 장치.
  3. 청구항 1에 있어서,
    상기 칼코게나이드 물질은 상 변화 물질이 아닌, 장치.
  4. 청구항 1에 있어서,
    상기 메모리 셀은 2-단자 임계 스위칭형 디바이스인, 장치.
  5. 청구항 1에 있어서,
    상기 제1 극성을 갖는 제1 전압을 제공하도록 상기 제1 메모리 액세스 라인은 음 전압을 제공하도록 구성되고 상기 제2 메모리 액세스 라인은 양 전압을 제공하도록 구성된, 장치.
  6. 청구항 1에 있어서,
    상기 제1 극성을 갖는 제1 전압을 제공하도록 상기 제1 메모리 액세스 라인은 제1 비음(non-negative) 전압을 제공하도록 구성되고 상기 제2 메모리 액세스 라인은 제2 비음 전압을 제공하도록 구성되며, 상기 제2 비음 전압은 상기 제1 비음 전압보다 큰, 장치.
  7. 장치로서,
    판독 동작에 응답하여 제1 논리 상태를 저장할 때 제1 임계 전압을 나타내고 제2 논리 상태를 저장할 때 제2 임계 전압을 나타내도록 구성된 메모리 셀로서, 상기 메모리 셀은 상기 메모리 셀의 선택을 허용하고 데이터를 저장하도록 구성된 층을 포함하고, 상기 층은 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge) 중 적어도 하나를 포함하는 칼코게나이드 물질을 포함하는, 메모리 셀;
    상기 메모리 셀에 결합된 제1 메모리 액세스 라인; 및
    상기 메모리 셀에 결합된 제2 메모리 액세스 라인을 포함하되,
    상기 제1 메모리 액세스 라인과 상기 제2 메모리 액세스 라인은 상기 판독 동작 동안 제1 극성을 갖는 판독 펄스를 제공하도록 구성된, 장치.
  8. 청구항 7에 있어서,
    상기 제1 메모리 액세스 라인과 상기 제2 메모리 액세스 라인은, 기입 동작 동안 상기 제1 극성 또는 제2 극성을 갖는 기입 펄스를 제공하도록 더 구성된, 장치.
  9. 청구항 8에 있어서,
    상기 제1 극성을 갖는 기입 펄스를 제공하도록 상기 제1 메모리 액세스 라인은 음 전압을 제공하도록 구성되고 상기 제2 메모리 액세스 라인은 양 전압을 제공하도록 구성된, 장치.
  10. 청구항 8에 있어서,
    상기 제1 극성을 갖는 기입 펄스를 제공하도록 상기 제1 메모리 액세스 라인은 제1 비음 전압을 제공하도록 구성되고 상기 제2 메모리 액세스 라인은 제2 비음 전압을 제공하도록 구성되며, 상기 제2 비음 전압은 상기 제1 비음 전압보다 큰, 장치.
  11. 청구항 8에 있어서,
    상기 메모리 셀은 상기 기입 동작 동안 상기 제1 극성을 갖는 기입 펄스가 제공되었을 때 상기 판독 동작에 응답하여 상기 제1 임계 전압을 나타내고, 상기 메모리 셀은 상기 기입 동작 동안 상기 제2 극성을 갖는 기입 펄스가 제공되었을 때 상기 판독 동작에 응답하여 상기 제2 임계 전압을 나타내는, 장치.
  12. 청구항 7에 있어서,
    복수의 메모리 셀 및 상기 복수의 메모리 셀 중 적어도 일부에 결합된 복수의 메모리 액세스 라인을 포함하는 메모리 어레이를 더 포함하되,
    상기 메모리 셀은 상기 복수의 메모리 셀 중 하나이고, 상기 제1 메모리 액세스 라인과 상기 제2 메모리 액세스 라인은 상기 복수의 메모리 액세스 라인의 각각인, 장치.
  13. 청구항 12에 있어서,
    상기 메모리 어레이는 2차원 어레이인, 장치.
  14. 청구항 12에 있어서,
    상기 메모리 어레이는 3차원 어레이인, 장치.
  15. 상기 메모리 셀과 상기 제1 메모리 액세스 라인 간에 결합된 제1전극; 및
    상기 메모리 셀과 상기 제2 메모리 액세스 라인 간에 결합된 제2 전극을 더 포함하는, 장치.
  16. 청구항 7에 있어서,
    상기 제1 메모리 액세스 라인 또는 상기 제2 메모리 액세스 라인에 결합되고 상기 판독 동작에 응답하여 상기 메모리 셀을 통하는 전류를 감지하도록 구성된 감지 증폭기를 더 포함하는, 장치.
  17. 장치로서,
    메모리 셀로서, 논리 상태를 저장하고 상기 메모리 셀의 선택을 허용하도록 구성된 단일 층을 포함하며, 상기 단일 층은 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge) 중 적어도 하나를 포함하는 칼코게나이드 물질을 포함하는, 메모리 셀;
    상기 메모리 셀에 결합된 제1 메모리 액세스 라인; 및
    상기 메모리 셀에 결합된 제2 메모리 액세스 라인을 포함하되,
    상기 제1 메모리 액세스 라인과 상기 제2 메모리 액세스 라인은, 상기 메모리 셀에 제1 논리 상태를 기입하도록 상기 메모리 셀에 걸쳐 제1 극성을 갖는 제1 전압을 제공하고 상기 메모리 셀에 제2 논리 상태를 기입하도록 상기 메모리 셀에 걸쳐 제2 극성을 갖는 제2 전압을 제공하도록 구성되고,
    상기 메모리 셀의 판독 동작 동안, 상기 제1 극성을 갖는 판독 펄스가 상기 메모리 셀에 인가되고, 상기 메모리 셀은, 상기 메모리 셀의 임계 전압에 기초하여 상기 제1 논리 상태 또는 상기 제2 논리 상태에 있다고 결정되는, 장치.
  18. 청구항 17에 있어서,
    상기 임계 전압은, 상기 메모리 셀을 통하는 전류에 적어도 부분적으로 기초하여 결정되는, 장치.
  19. 장치로서,
    판독 동작에 응답하여 제1 논리 상태에 있을 때 제1 임계 전압을 나타내고 제2 논리 상태에 있을 때 제2 임계 전압을 나타내도록 구성된 메모리 셀로서, 상기 메모리 셀은 메모리 소자 및 선택 디바이스로서 기능하도록 구성된 층을 포함하고, 상기 층은 실리콘(Si), 셀레늄(Se), 비소(As) 또는 게르마늄(Ge) 중 적어도 하나를 포함하는 칼코게나이드 물질을 포함하는, 메모리 셀;
    상기 메모리 셀에 결합된 제1 메모리 액세스 라인; 및
    상기 메모리 셀에 결합된 제2 메모리 액세스 라인을 포함하되,
    상기 제1 메모리 액세스 라인과 상기 제2 메모리 액세스 라인은 상기 판독 동작 동안 제1 극성을 갖는 판독 펄스를 제공하도록 구성되며,
    상기 제1 극성을 갖는 기입 펄스가, 상기 메모리 셀에 상기 제1 논리 상태를 기입하도록 기입 동작 동안 상기 제1 메모리 액세스 라인 및 상기 제2 메모리 액세스 라인에 의해 제공되거나, 또는
    상기 제2 극성이, 상기 메모리 셀에 상기 제2 논리 상태를 기입하도록 상기 기입 동작 동안 상기 제1 메모리 액세스 라인 및 상기 제2 메모리 액세스 라인에 의해 제공되는, 장치.
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