KR101446581B1 - 멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 방법과 장치 - Google Patents

멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 방법과 장치 Download PDF

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루카 쥐. 파솔리
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Abstract

4개 레벨 수동 소자 셀은 감소 저항 레벨들에 대응하는 메모리 상태들을 가지며, 바람직하게는 데이터 상태들(11, 01, 00, 10)로 각각 맵핑된다. LSB 및 MSB는 바람직하게는 상이한 페이지들의 일부로서 맵핑된다. 메모리 셀 상태들을 판별하기 위해, 선택 비트 라인 전류는 기준 전류 레벨과 판독 바이어스 전압의 적어도 2개의 상이한 조합들에 대하여 감지된다. 중간 레벨 참조는 LSB를 판독하는데 사용된다. MSB를 판독할 경우, 10과 00 데이터 상태들 간의 제 1 기준, 01과 11 데이터 상태들 간의 제 2 기준가 사용될 수 있고, 중간 레벨 참조가 사용될 필요는 없다. 임의 실시예들에서, 비트 라인 전류는, 그 비트 라인 전류를 상이한 값으로 안정시키는데 지연이 요구되지 않아 제 1 및 제 2 기준에 대하여 동시 비교될 수 있으며, 그에 따라 MSB가 발생된다.
감소 저항 레벨, 멀티-레벨 수동 소자 메모리 셀, 메모리 어레이, 선택 비트 라인, 판독 바이어스 전압, 기준 전류 레벨, 집적 회로.

Description

멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 방법과 장치{METHOD AND APPARATUS FOR READING A MULTI-LEVEL PASSIVE ELEMENT MEMORY CELL ARRAY}
본 발명은 프로그래머블 멀티-레벨 메모리 셀 어레이들을 포함하는 반도체 집적 회로들에 관한 것으로, 구체적으로 말하면 수동 소자 메모리 셀들을 통합한 집적 회로의 어레이들에 관한 것이고, 보다 구체적으로 말하면 3차원 메모리 어레이를 가지는 집적 회로들에 관한 것이다.
각각의 셀에 저장된 2개 레벨 이상을 가지는 메모리 셀들의 기록 및 판독은, 다수의 기록 사이클 및 다수의 판독 사이클이 요구되기 때문에 성능 불이익들을 초래한다. 3D 수동 소자 어레이들에서, 이것은 이러한 어레이들의 다른 성능 제한들로 인해 두드러진 문제가 된다.
다른 멀티-레벨 메모리 셀들이 기술되며, 특히 부동 게이트와 같은 전하 축적 계층을 가지는 3-단자 디바이스들이 기술된다. 이러한 디바이스들에서, 메모리 셀의 게이트 단자는 워드 라인에 통상적으로 결합되고, 다양한 메모리 상태들은 워드 라인의 상이한 전압들의 인가에 의해 판독된다. 각각의 이러한 워드 라인 전압에서, 워드 라인 전압이 프로그래밍된 임계치 전압 이상인 경우 비트 라인에 전류가 흘러 감지된다.
임의 수동 소자 메모리 셀들은 재기록 가능 특성들을 나타낸다. 예를 들면, 임의 메모리 셀들에서, 프로그래밍은 대략 6~8V 전압으로 (예를 들면, 그 안의 다이오드의 극성을 참조하여) 메모리 셀을 순방향 바이어싱함으로써 이루어질 수 있으며, 제거는 대략 10~14V의 전압으로 메모리 셀을 역방향 바이어싱함으로써 이루어진다.
최하위 비트(LSB:least significant bit)와 최상위 비트(MSB:most significant bit)를 가지는 4개 레벨 수동 소자 셀에서, 하나는 4개 상태들 사이를 식별하기 위하여 3개의 지수형 계단 전류(즉, Iref) 레벨들을 통상적으로 감지해야 한다. 각각의 이러한 감지 동작 사이에서, (통상적으로 용량성 부하 노드인)비트 라인의 전류 레벨을 안정화시키는 데에 지연이 필요하며, 따라서 3개의 긴 판독 사이클이 거의 요구된다.
반대로, LSB는 한 페이지의 일부로 맵핑될 수 있으며, MSB는 또 다른 페이지의 일부로 맵핑될 수 있다. 또한, 데이터 상태들은 그레이 스케일(gray scale)에 할당될 수 있으며, 최고 저항 상태(즉, "언-팝피드(un-popped)" 상태)는 11 상태에 할당되고, 최저 저항 상태(즉, "팝피드(popped)" 상태)는 10 상태에 할당된다. 결국, 오직 중간-레벨 판독 기준만이 LSB를 판독하는데 요구된다. 나머지 2개 데이터 상태에 대한 상태 할당들은, LSB의 중간 레벨 판독 기준이 MSB에 상관없도록 선택될 수 있다. 바람직하게는, 나머지 2개 데이터 상태들은 "팝피드" 10 상태와 "언팝피드" 11 상태 사이의 저항을 가지며, "팝피드" 10 상태에 근접한 데이터 상태는 00 상태에 할당되고, "언-팝피드" 11 상태에 근접한 데이터 상태는 01 상태에 할당된다. MSB를 판독할 때, 10 과 00 데이터 상태들 간의 제 1 기준과, 01 과 11 데이터 상태들 간의 제 2 기준이 사용될 수 있으며, 중간-레벨 기준은 사용될 필요가 없다.
통상적으로, 본 발명은 멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 장치와, 멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 방법에 관한 것이다. 그러나, 본 발명은 첨부된 청구항들에 의해 정의되며, 이 구문의 어떠한 것도 이러한 청구항들을 한정하는 것으로 간주되지 않는다.
한가지 양상에서, 본 발명은, (a) 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들로 구성된 메모리 어레이와; (b) 기준 전류 레벨의 적어도 2개의 상이한 조합들에 대하여 선택된 비트 라인의 전류를 감지하고 그 선택된 비트 라인의 바이어스 전압을 판독함으로써 메모리 셀 상태들 사이를 판별하는 수단을 포함하는 집적 회로를 제공한다.
또 다른 양상에서, 본 발명은, (a) 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들로 구성된 메모리 어레이와; (b) 선택된 비트 라인을 판독 바이어스 전압으로 바이어싱하도록 구성된 비트 라인 바이어싱 회로와; (c) 선택된 워드 라인을 선택된 워드 라인 전압으로 바이어싱하도록 구성된 워드 라인 바이어싱 회로; (d) 제 1 기준 전류 레벨에 관하여 그리고 제 2 기준 전류 레벨에 관하여 선택된 비트 라인의 전류 각각을 나타내는 제 1 신호 및 제 2 신호를 발생하도록 구성된 감지 회로와; (e) 상기 제 1 및 제 2 신호들의 함수로서 제 1 데이터 비트에 대한 판독 데이터 값을 발생하도록 구성된 데이터 형성 회로를 포함하는 집적 회로를 제공한다.
또 다른 양상에서, 본 발명은, (a) 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들로 구성된 메모리 어레이와; (b) 선택된 워드 라인을 선택된 워드 라인 전압으로 바이어싱하도록 구성된 워드 바이어싱 회로와; (c) 제 1 판독 바이어스 전압으로 선택된 비트 라인을 때때로 바이어싱하고, 제 2 판독 바이어스 전압으로 선택된 비트 라인을 때때로 바이어싱하도록 구성된 비트 라인 바이어싱 회로와; (d) 제 1 판독 바이어스 전압으로 바이어싱되는 경우 제 1 기준 전류 레벨에 관하여 선택된 비트 라인의 전류를 나타내는 제 1 신호와, 제 2 판독 바이어스 전압으로 바이어싱되는 경우 제 2 기준 전류 레벨에 관하여 선택된 비트 라인의 전류를 나타내는 제 2 신호를 발생하도록 구성된 감지 회로와; (e) 제 1 및 제 2 신호들의 함수로서 제 1 데이터 비트에 대한 판독 데이터 값을 발생하도록 구성된 데이터 형성 회로를 포함하는 집적 회로를 제공한다.
또 다른 양상에서, 본 발명은 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀을 판독하는 방법을 제공한다. 이 방법은, 기준 전류 레벨의 적어도 2가지 상이한 조합들에 대하여 선택된 비트 라인의 전류를 감지하고 그 선택된 비트 라인의 바이어스 전압을 판독함으로써 메모리 셀 상태들 사이를 판별하는 단계를 포함한다.
또 다른 양상에서, 본 발명은 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀을 판독하는 방법을 제공한다. 이 방법은, 판독 바이어스 전압으로 선택된 비트 라인을 바이어싱하는 단계와, 선택된 워드 라인 전압으로 선택된 워드 라인을 바이어싱하는 단계와, 제 1 기준 전류 레벨에 관하여 그리고 제 2 기준 전류 레벨에 관하여 선택된 비트 라인의 전류를 각각 나타내는 제 1 신호 및 제 2 신호를 발생하는 단계와, 제 1 및 제 2 신호들의 함수로서 제 1 데이터 비트에 대한 판독 데이터 값을 발생하는 단계를 포함한다.
또 다른 양상에서, 본 발명은 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀을 판독하는 방법을 제공한다. 이 방법은, (a) 선택된 워드 라인 전압으로 선택된 워드 라인을 바이어싱하는 단계와; (b) 제 1 판독 바이어스 전압으로 선택된 비트 라인을 바이어싱하는 단계와; (c) 제 1 기준 전류 레벨에 관하여 제 1 판독 바이어스 전압으로 바이어싱되는 경우 선택된 비트 라인의 전류를 나타내는 제 1 신호를 발생하는 단계와; (d) 제 2 판독 바이어스 전압으로 선택된 비트 라인을 바이어싱하는 단계와; (e) 제 2 기준 전류 레벨에 관하여 제 2 판독 바이어스 전압으로 바이어싱되는 경우 선택된 비트 라인의 전류를 나타내는 제 2 신호를 발생하는 단계와; (f) 제 1 및 제 2 신호들의 함수로서 제 1 데이터 비트에 대한 판독 데이터 값을 결정하는 단계를 포함한다.
또 다른 양상에서, 본 발명은 메모리 제품을 제조하는 방법을 제공한다. 이 방법은 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들로 구성된 메모리 어레이를 형성하는 단계를 포함한다. 이 방법은, 기준 전류 레벨의 적어도 2가지 조합들에 대하여 선택된 비트 라인의 전류를 감지하고 그 선택된 비트 라인의 바이어스 전압을 판독함으로써 메모리 셀 상태들 사이를 판별하도록 구성된 데이터 회로를 형성하는 단계를 추가로 포함한다.
몇 가지 양상에서의 본 발명은 메모리 어레이를 가지는 집적 회로들과, 이러한 집적 회로들 및 메모리 어레이들을 동작시키는 방법들과, 이러한 집적 회로들 및 메모리 어레이들을 통합한 시스템들 및 디바이스들과, 이러한 시스템들, 디바이스들, 집적 회로들, 또는 메모리 어레이들의 컴퓨터 판독 가능 매체 엔코딩들에 적합하며, 이런 모든 것은 보다 상세하게 본 명세서에서 기술되고 첨부되는 청구항들에서 설명된다. 기술되는 기술들, 구조들 및 방법들은 단독으로 사용되거나 또는 조합하여 사용될 수 있다.
상술한 것은 개략적이며, 따라서 필연적으로 상세의 단일화들, 생성들과 생략들을 포함한다. 결과적으로, 당업자들은 상술한 요약은 단지 실례가 될 뿐이며 어떻든 본 발명을 한정하도록 의도되지 않는다는 것을 인식하게 된다. 청구항들에 의해서만 정의되는 다른 양상들, 발명의 특징들, 및 본 발명의 이점들은 후술되는 상세한 설명으로부터 명확해질 수 있다.
본 발명은 보다 잘 이해될 수 있으며, 그것의 수많은 목적, 특징들 및 이점들은 첨부되는 도면들을 참조하여 당업자들에게 명확해지게 된다.
도 1은 메모리 어레이의 개략도이며, 선택 및 비선택 워드 라인들 및 비트 라인들과, 그것들에 결합된 로우(row) 및 컬럼(column) 회로들을 도시하는 도면.
도 2는 도 1에 도시된 메모리 어레이의 개략도이지만, 동작의 판독 모드에서의 예시적인 바이어스 조건들을 도시하는 도면.
도 3은 도 1에 도시된 메모리 어레이의 개략도이며, 동작의 순방향 바이어스 프로그래밍 모드에서 예시적인 워드 라인 및 비트 라인 바이어스 조건들을 도시하는 도면.
도 4는 도 1에 도시된 메모리 어레이의 개략도이며, 동작의 역방향 바이어스 프로그래밍 모드에서 예시적인 워드 라인 및 비트 라인 바이어스 조건들을 도시하는 도면.
도 5는 메모리 셀의 4개 저항 레벨들에의 데이터 상태들의 예시적 할당과, 프로그래밍의 예시적 순서를 도시하는 도면.
도 6은 메모리 셀의 4개 저항 레벨들에의 데이터 상태들의 예시적 할당과 예시적 감지 전류 레벨들을 도시하는 도면.
도 7은 본 발명의 임의 실시예들에 따른 판독 조건을 도시한 I-V 도면.
도 8은 본 발명의 임의 실시예들에 따른 또 다른 판독 조건을 도시한 I-V 도면.
도 9는 본 발명의 임의 실시예들에 따른, 선택 메모리 셀을 통한 경로와 워드 라인 및 비트 라인 선택 경로들의 도시를 포함한 판독 회로의 개략/블록도.
도 10은 본 발명의 임의 실시예들에 유용한 기록 회로의 개략/블록도.
상이한 도면들에서의 동일 참조 부호들의 사용은 유사하거나 또는 동일한 항목들을 나타낸다.
도 1은 예시적인 수동 소자 메모리 어레이(100)의 개략도이다. 2개 워드 라인(102, 104)과, 2개 비트 라인들(106, 108)이 도시된다. 워드 라인(102)은 선택 워드 라인(SWL)인 것으로 가정되고, 워드 라인(104)은 비선택 워드 라인(UWL)인 것으로 가정된다. 동일하게는, 비트 라인(106)은 선택 비트 라인(SBL)인 것으로, 비트 라인(108)은 비선택 비트 라인(UBL)인 것으로 가정된다. 4개 수동 소자 메모리 셀들(101, 103, 105, 107)이 도시되며, 각각은 관련된 워드 라인과 관련된 비트 라인 사이에 결합된다.
메모리 셀(101)은 선택 워드 라인(102) 및 선택 비트 라인(106)과 관련되고, "S" 셀(즉, "선택" 셀)로 보여질 수 있다. 메모리 셀(103)은 비선택 워드 라인(104)과 선택 비트 라인(106)에 관련되며, "F" 셀(즉, "오프" 셀)로 보여질 수 있다. 메모리 셀(105)은 선택 워드 라인(102)과 비선택 비트 라인(108)과 관련되며, "H" 셀(즉, "반-선택" 셀)로 보여질 수 있다. 마지막으로, 메모리 셀(107)은 비선택 워드 라인(104)과 비선택 비트 라인(108)과 관련되며, "U" 셀(즉, "비선택" 셀)로 보여질 수 있다.
선택 및 비선택 워드 라인들은 로우 회로들 블록(110)에 의해 생성되는 것으로 도시되며, 이 블록은 로우 디코더 회로를 포함한다. 선택 및 비선택 비트 라인들은 컬럼 및 데이터 회로들 블록(112)에 의해서 생성되는 것으로 도시되며, 이 블록은 컬럼 디코더 회로 및 데이터 입력/출력 회로들을 포함한다. 로우 회로들(110)과 컬럼 및 데이터 회로들(112) 모두는 버스로 전달되는 어드레스 정보(즉, ADDRESS 신호들)에 반응하고, 컬럼 및 데이터 회로(112)는 I/O 버스(116)로 전달되는 데이터 신호들(즉, DATA 신호들)에 반응한다. 이러한 버스들(114, 116)은 집적 회로에 관하여 내부에 있거나, 또는 집적 회로 경계들을 통과하는 시스템 버스들을 나타낼 수 있다.
도 2에는 선택 메모리 셀(들)을 판독하는데 유용한 동작의 순방향 바이어스 모드에 대한 예시적 범용 바이어싱 조건들이 도시된다. 본 명세서의 다른 경우에서 기술되는 바와 같이, 이러한 순방향 바이어스 모드는, (비록 이러한 상이한 모드들에 대하여 상이한 전압 레벨들 또는 조건들이 통상 사용되기는 하지만) 판독 모드에 추가하여 프로그래밍 모드, 블록 소거 모드에 사용될 수도 있다. 도시된 바와 같이, 바이어스 조건들은 선택 어레이 블록에 대하여 동작의 판독 모드에 적절한 것으로 보여질 수 있으며, 이와 같이 기술되게 된다.
선택 워드 라인(102)은 VSX 전압(예, 접지)에서 바이어싱되고, 선택 비트 라인(106)은 VSB 전압(예, +2V)에서 바이어싱된다. 이 선택 비트 라인 바이어스 전압 VSB는, 대체로 이러한 전체 전압이 선택 메모리 셀(101) 양단에 가해지고(선택 워드 라인이 접지에서 바이어싱되므로), 버스들 및 그것들 자신의 어레이 라인들에서 보다 적은 임의 저항 강하가 있는 경우, 판독 전압 VRD로 보여질 수 있다. . 비선택 워드 라인(104)은 판독 전압 VRD(예, +2V)와 동일한 VUX 전압에서 바이어싱되고, 비선택 비트 라인(108)은 선택 워드 라인 전압(예, 접지)과 동일한 VUB 전압에서 바이어싱된다.
이러한 바이어싱 조건들 하에서, S 셀(101)은 VRD(예, +2V)와 동일한 순방향 바이어스 전압을 수신하며, F 셀(103) 및 H 셀(105)은 어떠한 바이어스 전압도 수신하지 않으며, U 셀(107)은 VRD(예, -2V)와 동일한 역방향 바이어스 전압을 수신한다. 이러한 조건들 하에서 바이어싱되는 경우, 선택 셀은 검출될 수 있는 선택 비트 라인에 전류를 발생시키고, F 및 H 셀들은 어떤 전류도 제공하지 않으며(이후 바이어스를 갖지 않음), U 셀들은 비선택 워드 라인들과 비트 라인들 간의 누설 전류들을 제공한다.
도 3에 관하여, 동작의 순방향 바이어스 프로그래밍 모드에 대하여 예시적 바이어싱 조건들이 도시된다. 선택 워드 라인(102)은 VSX 전압(예, 접지)에서 바이어싱되고, 선택된 비트 라인(106)은 VSB 전압(예, +8V)에서 바이어싱되고, 비선택 워드 라인(104)은 VUX 전압(예, +7.3V)에서 바이어싱되고, 비선택 비트 라인(108)은 VUB 전압(예, +7.0V)에서 바이어싱된다. 선택 비트 라인 바이어스 전압 VSB는, 대체로 이러한 전체 전압이 선택 메모리 셀(101) 양단에 인가되고(선택 워드 라인이 접지에서 바이어스 되므로), 버스들과 그것들 자신의 어레이 라인들에서 보다 적은 임의 저항 강하들이 있는 경우에, 프로그래밍 전압 VPP로 보여질 수 있다. 비선택 비트 라인 바이어스 전압 VUB는 바람직하게는 각각의 메모리 셀의 순방향 바 이어스 방향에서 겉보기 "임계 전압"으로 설정되고, 따라서 비선택 비트 라인(108)에 인가되는 전압 VT로 도시된다. 동일하게는, 비선택 워드 라인 바이어스 전압 VUX는 또한 바람직하게는 VPP-VT의 값으로 설정된다.
이러한 바이어싱 조건들 하에서, S 셀(101)은 VPP(예, +8V)와 동일한 순방향 바이어스 전압을 수신하고, F 셀(103)은 VT(예, +0.7V)와 동일한 순방향 바이어스 전압을 수신하고, H 셀(105)은 VT(예, +0.7V)와 동일한 순방향 바이어스 전압을 수신하고, U 셀(107)은 VPP-2VT(예, -6.6V)와 동일한 역방향 바이어스 전압을 수신한다. 이러한 조건들 하에서 바이어싱되는 경우, 선택 셀은 최저 값의 저항으로 변환되고, 반면에 F, H, U 셀들은 저항이 적절하게 변환되지 않는 예시적인 메모리 셀 기술들이 몇 가지 있다.
도 4에 관하여, 동작의 역방향 바이어스 모드에 대한 예시적 바이어싱 조건들(200)이 도시된다. 본 명세서의 어떤 경우에 기술되는 바와 같이, 이러한 역방향 바이어스 모드는 프로그래밍 모드 또는 블록 소거 모드에 사용될 수 있다(비록 이러한 상이한 모드에 대해서 상이한 조건들이 통상적으로 사용되기는 하지만). 도시되는 바와 같이, 바이어스 조건들은 선택 어레이 블록에 대하여 동작에 관한 프로그래밍 모드 또는 소거 모드에 적절한 것으로 보여질 수 있으며, 이와 같이 기술되게 된다.
바이어스 조건들 VSX, VUX, VSB, VUB 각각은 이제 동작의 현재 모드에 적절한 값들로 다시 정의된다. 선택 워드 라인(102)은 VRR/2(예, +5V)의 VSX 전압으로 바이어싱되고, 선택 비트 라인(106)은 -VRR/2(예, -5V)의 VSB 전압으로 바이어싱된 다. 비선택 워드 라인 전압 VUX 및 비선택 비트 라인 전압 VUB 모두는 접지된다.
이러한 바이어싱 조건들 하에서, S 셀(101)은 VRR(예, -10V) 크기와 동일한 역방향 바이어스 전압을 수신하고, F 셀(103)은 VRR/2(예, -5V) 크기와 동일한 역방향 바이어스 전압을 수신하고, H 셀(105)은 VRR/2(예, -5V) 크기와 동일한 역방향 바이어스 전압을 수신한다. 중요하게는, U 셀(107)은 셀을 지나는 어떠한 바이어스도 수신하지 않는다.
이러한 조건들 하에서 바이어싱되는 경우, 선택 셀은 최저 값의 저항에서 최고 값의 저항으로 변환되고, F, H 및 U 셀들은 저항이 적절하게 변환되지 않게 되는 예시적인 메모리 셀 기술들(후술됨)이 몇 가지 있다. 또한, 이러한 셀을 지나는 몇 개의 전압들로 바이어싱되는 경우 상당한 양의 누설 전류를 다른 방법으로 유지하는 비선택 U 메모리 셀들은 어떠한 바이어스도 가지지 않으며, 따라서 어떠한 누설 전류도 가지지 않는다는 것에 주목해야 한다. 더 나아가 상세하게 기술되는 바와 같이, 많은 유용한 메모리 어레이 실시예들은 F 셀들의 H 셀들보다 훨씬 더 많은 수의 U 셀을 포함하고, 이러한 어레이들은 어레이의 비선택 메모리 셀들에서 상당히 적은 누설 전류를 가지게 되고, 따라서 다른 바이어싱 스킴들보다 훨씬 적은 전력을 소비하게 된다.
도 5에서, 데이터 상태들의 예시적 할당은, 이 데이터 상태들에 관한 이러한 메모리 셀을 프로그래밍하는 선호 순서와 함께 예시적 멀티-레벨 수동 소자 메모리 셀에 대하여 다이어그램(180)으로 도시된다. 왼쪽에서 오른쪽으로, 데이터 상태들(190, 192, 194, 196)은 메모리 셀의 증가 저항을 나타낸다. 데이터 상태(196)는 메모리 셀의 "언-팝피드" 상태를 나타내며, 4개 데이터 상태 중 최고 값의 저항을 가진다. 이러한 데이터 상태(196)는 바람직하게는 데이터 "11"(즉, MSB=1, LSB=1)에 할당된다. 가장 낮은 저항 데이터 상태(190)는 바람직하게는 데이터 "10" (즉, MSB=1, LSB=0)에 할당된다. 여기서 전이(182)로 표시되는 초기 프로그래밍 동작은 메모리 셀은 "팝피드" 상태로 변환시키고, 데이터 상태(190), 즉 "10" 데이터 상태가 된다. "팝" 메모리 셀에 관한 이러한 프로그래밍은 동작의 순방향 바이어스 프로그래밍 모드를 사용하여 달성될 수 있다. 메모리 셀은 또한 메모리 셀의 저항을 증가시키는 동작의 역방향 바이어스 모드에 의해, 여기서 전이들(186, 184)로 각각 표시되는 나머지 2개 데이터 상태(192, 194) 중 어느 하나로 프로그래밍될 수 있다. 이러한 순방향 바이어스 및 역방향 바이어스 프로그래밍 모드들은 (참조로 본 명세서에 통합된 다른 기술적 자료를 포함하는) 본 명세서의 어떤 경우에서 추가로 기술된다.
초기 프로그래밍 동작은 LSB를 프로그래밍하는 것으로 보여질 수 있고, 제 2 프로그래밍 동작은 LSB를 유지하면서 MSB를 프로그래밍하는 것으로 보여질 수 있다. LSB 및 MSB는 바람직하게는 이러한 메모리 셀 판독에 관하여 후술되는 바와 같이 메모리의 개별 페이지들에 맵핑된다. 양호한 실시예들에서, LSB 데이터는 MSB 페이지 이전에 프로그래밍되고, LSB 페이지는 MSB 데이터에 대하여 프로그래밍 조건들을 결정하기 이전에 판독된다.
도 6에 관하여, 도면(198)은 다양한 데이터 상태들 사이를 식별하는데 사용될 수 있는 기준 레벨들을 도시하고 있다. 도시되는 데이터 할당들에 있어서, LSB는 단일 중간-레벨 참조를 사용하여 결정될 수 있으며, 여기서 Ref2로 도시된다. 메모리 셀의 저항이 이 Ref2보다 높은 것으로 결정되는 경우, LSB=1 이다. 반대로, 그 저항이 Ref2보다 낮은 경우, LSB=0이다.
MSB는 Ref1, Ref3을 사용하여 결정될 수 있다. Ref1 레벨은 01과 11 상태들 사이에 있으며, Ref3 레벨은 10과 00 상태들 사이에 있다. 중간-레벨 참조 Ref2는 사용되지 않는다. 메모리 셀의 저항이 2개 저항 레벨들 "이내에", 즉 그들 사이에 있는 것(즉, Ref3보다 크고 Ref1보다 작은 것)으로 결정된 경우, MSB=0이다. 반대로, 저항이 2개 기준 레벨들 "밖에"있는 경우(즉, Ref3 레벨보다 작거나 또는 Ref1 레벨보다 큰 경우), MSB=1 이다.
이러한 데이터 상태 할당의 한가지 이점은, 멀티-레벨 메모리 셀이 다운-그레이디드(down-graded)되며, 예를 들면 2개 비트이기보다는 오히려 각 메모리 셀의 단일 비트의 정보만을 저장하는데 사용되는 경우 명확해진다. 이러한 경우에서, 단일 기준 레벨은 LSB를 결정하는 데 사용될 수 있다. 또한, 실제 사용되는 2개 데이터 상태는, 2개 데이터 상태들 간의 감지에 상당한 마진을 제공하도록 저항에 있어서 최대 차이를 가지는 2개 상태이다. 이러한 감지 방법은 바람직하게는 이후에 참조되는 10519-149 및 10519-152에 기술되는 실시예들 중 일부에 사용된다.
도 7에 관하여, I-V(즉, 전류-전압) 그래프(200)는 예시적인 수동 소자 메모리 셀의 전류 전압 관계를 나타낸다. 4개 I-V 곡선들(202, 204, 206, 208)이 도시되며, 데이터 상태들(190, 192, 194, 196)에 각각 대응하고, 데이터 값들(10, 00, 01, 11)을 각각 나타낸다. 그래프에서 도시되는 바와 같이, 이러한 4개 상태들은, 도 6을 참조하여 전술되는 저항 기준 레벨들(Ref1, Ref2, Ref3)에 각각 대응하는 3개의 상이한 기준 전류 레벨들(Iref1(212), Iref2(214), Iref3(216))에 대하여 선택 비트 라인에서 생성되는 전류를 비교함으로써 선택 비트 라인의 단일 판독 전압(210)(VRD)을 사용하여 결정될 수 있다. 이러한 기술에서, 비트 라인의 전압은 VRD 전압과, 1개, 2개, 3개의 기준 전류 레벨들에 비교되는 비트 라인 전류로 설정된다. SBL 상의 VRD 전압의 오직 한가지 안정성만이 요구되며, 아직 모든 4개 데이터 상태는 3개 기준 전류 레벨들(212, 214, 216)의 적정 선택에 의해 결정될 수 있다. 이 방법은 100nA 또는 그 이상 정도의 메모리 셀 전류들에 특히 유용하며, 이 경우에 Iref1 전류의 크기는 대략 100nA일 수 있다.
도 8에 관하여, I-V 그래프(220)는 또 다른 기술을 나타낸다. 그래프에서 도시되는 바와 같이, 4개 데이터 상태들은, 전술된 저항 기준 레벨들(Ref1, Ref2, Ref3)에 각각 대응하는 3개 상이한 판독 전압 레벨들(Vref1(228), Vref2(226), Vref(224))에 대하여, 단일 기준 전류(Iref1)와 선택 비트 라인에서 생성되는 전류를 비교함으로써, 선택 비트 라인의 단일 판독 전류(222)를 사용하여 결정될 수 있다. 이 기술에서, 비트 라인의 전압은 3개 기준 전압(224, 226, 228) 중 하나와 동일한 판독 전압(VRD)과, 기준 전류(222)에 비교되는 비트 라인 전류로 설정된다. 선택 비트 라인의 VRD 전압의 2개 안정성이 MSB를 결정하는데 요구되지만, 선택 비트 라인의 VRD 전압의 오직 한가지 안정성만이 LSB를 결정하는데 요구된다.
이것은 단일 비트 라인 기준 전류가 사용되도록 Vref1, Vref2, Vref3 판독 전압들의 값들을 조작하는 경우에 특히 바람직하며, 이것은 이러한 바이어스 조건에 대하여 감지 증폭기 회로가 최적화되게 한다. 이 방법은 최고 저항 상태에 대하여 100nA 이하와 같은 비교적 낮은 전류들을 가지는 메모리 셀들에 특히 유용할 수 있다. 왜냐하면, 높은 저항 상태에 대한 전류 레벨은 VRD 레벨을 2.5볼트 또는 훨씬 더 높게 천이함으로써 도 7에 도시된 기술에서 보다도 더 높은 값으로 설정되기 때문이다. 비트 라인 바이어스 회로 및 감지 증폭기 회로는 보다 높은 값의 비트 라인 전류를 사용하는 경우 종종 더욱 용이하게 최적화될 수 있다.
기준들을 설정하는 또 다른 양호한 방법은 순전히 Iref 레벨들에 의해서만은 아니다. Icell이 다이오드 전류 변경으로 인해 셀들의 분산에 대하여 급격하게 변경하기 때문에, 3개 Iref 레벨들은 광범위하게 통과한다. 감지 증폭기는 광범위한 Iref 도처에서 이상적으로 민감하지 않을 수 있다. 따라서, 도 8에 의해 설명되는 이 방법은 최저 기준에 대해서는 최고 Vref을 최고 기준에 대해서는 최저 Vref를 사용한다. 모든 비교 동작들은 동일 Iref 값을 사용할 수 있고, 따라서 Iref 레벨은, 보다 높은 판독 속도와 보다 적은 회로 복잡성을 위해 제 1 판독 비교 및 제 2 판독 비교 사이에서 변경되지 않아도 된다. 도 9의 회로는 도 8에 의해 설명되는 기술에 적절하며, 여기서 오직 한가지 전류 비교 회로(308, 309)와 OUTA만이 요구된다. OUTB 회로는 요구되지 않는다. 또한, Vref 레벨들의 적정 선택에 있어서, Iref는 가능한 한 이상적으로 설계된 감지 증폭기의 민감도를 가지는 모든 3개 판독에 대해서 동일할 수 있다. 전술되는 바와 같이 대부분의 2개 판독 사이클들이 요구되고 그 사이클들 내에서 변경하지 않아도 되기 때문에 판독 동작이 더 빨라지게 된다.
도 7 및 도 8의 방법들은, 감지 과정에서 최대 마진의 에러를 생성하도록 3개 판별 레벨들에 대하여 Iref 및 Vref 모두를 변경함으로써 결합될 수 있다.
도 9는 선택 메모리 셀(101)에 관한 워드 라인 및 비트 라인 선택 경로들의 표시에 따라 멀티-레벨 메모리 셀을 판독하는 예시적인 회로 토폴로지(300)를 도시하고 있다. 이 회로는 통상적으로 도 7에 설명되는 기술에 해당한다. 워드 라인 선택 경로(322)는, 예를 들면 워드 라인 드라이버 회로(즉, 디코더 "헤드")를 통과하여 디코더 헤드들에 대한 디코딩된 소스 선택 버스를 발생시키는 회로로, 노드(324)에 전해지는 접지 전압으로의 경로를 나타낸다. 비트 라인 선택 경로(318)는 비트 라인 드라이버 회로를 통과하고 임의 버스 결합 회로들을 통과하여 판독 회로로의 경로를 나타낸다. SELB 데이터 버스(316)는 이러한 판독 회로로의 입력을 나타낸다. 유용한 디코딩 회로들에 관한 추가 상세들은 023-0048 및 023-0054 출원, 023-0051 및 023-0056 출원, 023-0053 및 023-0058 출원에 기술되며, 이 모든 것은 이후에 참조된다.
선택 비트 라인의 소망의 판독 전압 VRD는 그것의 게이트에 다이오드 전압 바이어스 신호(315)를 수신하는 클램프 디바이스(314)를 경유하여 제공된다. 클램프 디바이스(314)는 바람직하게는 네거티브 임계 NMOS 디바이스이다. 이 바이어스 신호(315)는 비트 라인을 따라 선택 메모리 셀의 위치에 관한 함수로 변경할 수 있으며, 선택 비트 라인(즉, 노드 106)의 소망의 판독 전압 VRD를 발생시키도록 조절된다. 프라차지(precharge) 트랜지스터(304)는 액티브-로우(active-low) 프리차지 신호(XBLP)에 응답하여 선택 비트 라인을 포함하고 이러한 비트 라인을 선택하는 경로들을 디코딩하는 이러한 토폴로지의 다양한 노드들을 프리차지하는데 사용된다. 전압들이 소망의 값들로 또는 그에 근접하게 설정된 후에, 프리차지 신호는 제거되고, 전류 미러 디바이스(306)는 선택 비트 라인에 대하여 전류 부하를 제공한다. 전류 미러 게이트 노드(312)에서 발생하는 전압은, 각각의 출력 신호(OUTA, OUTB)를 발생하는 높은 전압 이득 출력 회로를 제공하기 위해, 각각의 전류 소스(309, 311)를 각각 가지는 한 쌍의 출력 단들에 비트 라인 전류(동일 크기를 가지거나 또는 전류 미러에 의해 정해짐)를 반영하는 디바이스들(308, 310)에 결합된다. 이 회로는 노드(302)에 전해지는 공통 분배 전압에 의해 구동되며, 이 전압은 소망의 판독 전압 VRD보다 약간 더 크다.
이 회로는 선택 비트 라인의 소망의 판독 전압을 설정하기 위해 제공하며, 2개의 상이한 출력 신호들을 발생하도록 2개의 상이한 기준 전류들에 대하여 선택 비트 라인 전류를 동시 비교하기 위해 제공한다. 회로는, 디바이스(308) 및 전류 참조(309)로 구성된 제 1 전류 비교 회로와 디바이스(310) 및 전류 참조(311)로 구성된 제 2 전류 비교 회로에 의해 도시되는 바와 같이, 다수 Iref 전류들에 Icell을 동시 비교한다. OUTA 및 OUTB는 도 6을 참조하여 상기에서 보다 상세하게 기술되는 바와 같이 메모리 상태를 결정하는데 사용된다. 이것들의 신호들은 MSB를 생성하도록 데이터 형성 회로(326)에 의해 결합될 수 있다. 선택 비트 라인의 이러한 전압의 단일 안정 시간은 충분하다. OUTA 및 OUTB 출력들 중 단 하나는 요구되지 않는 다른 출력과 함께 (예, 상이한 값의 기준 전류를 사용하여) LSB를 직접 생성할 수 있다.
도 10은 멀티-레벨 메모리 셀을 기록하는 예시적인 회로 토폴로지(350)를 도시하고 있다. 이 회로에서, 선택 비트 라인의 전압 및 전류 모두는 특정 값으로 제어된다. 순방향 바이어스(즉, 세트) 동작 동안에, 분산 공급 노드는 버스(352)로 소망의 바이어스(VPP)를 제공한다. PMOS 트랜지스터(358)에 결합된 다이오드 전류 바이어스 신호(359)는 선택 비트 라인(106)에 소망의 전류 한계를 제공한다. 프리차지 디바이스(356)는 XBLP 프리차지 신호(357)에 응답하여 성능을 강화시키기 위해 선택 경로를 프리차지하는 기능을 한다. 디바이스들(356, 358) 모두는 노드(360)에 결합되며, 이것은 SELB 버스(316)에 결합된다. 아날로그 회로는 역방향 바이어스(즉, 리셋) 프로그램동안에 역방향 바이어스 전압 및 전류를 비트 라인에 공급한다. 분산 공급 노드는 버스(361)로 소망의 전압 바이어스(-VRR)를 공급한다. NMOS 트랜지스터(362)에 결합된 다이오드 전류 바이어스 신호(363)는 원하는 전류 한계를 선택된 비트 라인상에 제공한다. 프리차지 디바이스(364)는 BLP 프리차지 신호(365)에 응답하여 선택 경로를 프리차지하는 기능을 한다. 디바이스들(362, 364) 모두는 SELN 버스(367)에 결합되는 노드(366)에 결합된다.
다수 프로그래밍 동작들은 도 5에 관하여 전술되고, 후술되는 MA-163-1 출원에서 보다 상세하게 기술되는 바와 같이 다양한 저항 상태들을 프로그래밍하는데 사용될 수 있다. 경사진 프로그래밍 펄스들의 사용은 이후에 참조되는 SAND-01114US0 및 SAND-01114US1에서 기술되고, 다수 셀의 저항을 트리밍하는 기술들은 이후에 참조되는 SAND-01117US0, SAND-01117US1 출원에 기술된다. 이중 비트 라인 소스 선택 버스들 SELB 및 SELN은 이후에 참조되는 023-0051, 023-0056 출원에서 보다 상세하게 기술된다. 유용한 프로그래밍 기술들의 또 다른 통찰은 이후에 참조되는 미국 특허 제6,952,030호에서 발견될 수 있다.
예시적인 멀티-레벨 메모리 셀들은 금속 산화물(예, 전이 금속 산화물) 및 다이오드를 구비한 수동 소자 셀을 포함한다. 다른 적정 셀들은 다이오드 매트릭스에 저항 물질을 가지는 것들을 포함한다. 일례들로는, 프로그래머블 금속 접속, GST 물질 등의 위상 변경 레지스터, 유기 물질 가변 레지스터, 복합 금속 산화물, 탄소 중합체 필름, 도핑된 칼코겐의 이원 화합물 유리, 그리고 저항을 변화시키기 위한 이동 원자들을 포함한 쇼트키 장벽 다이오드가 있다. 선택된 저항 물질은 원-타임-프로그래머블(OTP) 메모리 셀들 또는 기록용 메모리 셀들을 제공할 수 있다. 또한, 역방향 바이어스 스트레스에 의해 변경되는 전도를 가지는 폴리실리콘 다이오드가 사용될 수 있다.
역방향 리셋 동작에 유용한 메모리 셀들은, 에스. 브래드 헤너 등에 의한 "고밀도 3차원 메모리 셀"이라는 제목의 미국 특허 제6,952,030호와; 2005년 9월 28일자로 출원되고, 2007년 4월 26일자로 미국 특허 출원 공고 제2007-0090425호로 공개된, 탄메이 쿠마 등에 의한 "트리밍 가능한 저항을 가진 스위치 가능 반도체 메모리 소자로 구성된 메모리 셀을 사용하는 방법"이라는 제목의 미국 출원 제11/237,167호에 기술된다. 적절한 금속 산화물 메모리 셀은 2006년 3월 31일자로 출원된, 에스.브레드 헤너에 의한 "저항률-스위칭 산화물 또는 질화물 및 안티퓨즈로 구성된 멀티레벨 비휘발성 메모리 셀"이라는 제목의 미국 출원 제11/394,903호에 도시된다. 다수 저항 상태들을 제공할 수 있는 위상 변경 물질을 이용하는 적절 한 메모리 셀은, 로이 이. 쉐얼라인 등에 의한 "절연 계층 및 위상 변경 물질로 연속하여 구성되는 비휘발성 메모리 셀"이라는 제목의 미국 특허 출원 공고 제2005-0158950호에 도시된다. 이러한 상기 참조 명세들 각각은 전반적으로 참조로 본 명세서에 통합된다. 전이-금속 산화물(예, 코발트를 가지는 것들을 포함함)을 가지는 다른 예시적인 메모리 셀들과, 스티어링 소자 자체의 폴리실리콘 물질이 스위칭 가능한 저항 물질로 구성되는 예시적인 셀들은 이후 참조되는 MA-163-1 어플리케이션에 기술된다.
또한, 2005년 5월 9일자로 출원되고, 2006년 11월 9일자로 미국 특허 출원 공고 제2006-0250836호로 공고되는, 에스. 브레드 헤너 등에 의한 "다이오드 및 저항 스위칭 물질로 구성되는 재기록 가능 메모리 셀"이라는 제목의 미국 출원 제11/125,939호는, 니켈 산화물 등의 산화물과 다이오드를 직렬로 통합한 유용한 재기록 가능 메모리 셀을 공개하며, 여기서 메모리 셀의 저항은 낮은 것에서 높은 것으로 그리고 높은 것에서 낮은 저항 상태들로 반복적으로 스위칭될 수 있다. 2006년 3월 31일자로 출원되고 2006년 11월 9일자로 미국 특허 출원 공고 제200-0250837호 공고되는, 에스. 브레드 헤너 등에 의한 "다이오드 및 저항 스위칭 물질로 구성된 비휘발성 메모리 셀"이라는 제목의 미국 출원 제11/395,995호는, 순방향 바이어스를 이용하여 세팅되고 역방향 바이어스를 이용하여 리셋되는 OTP 멀티-레벨 메모리 셀을 공개한다. 이러한 상기 참조 명세들 각각은 전반적으로 참조로 본 명세서에 통합된다.
예시적인 멀티레벨 메모리 셀들은 전술된 미국 출원 제11/237,167호와, 이후 에 참조되는 MA-163-1 출원에 기술된다.
본 발명을 실행하는데 유용할 수 있는 예시적인 수동 소자 메모리 셀들과 관련된 비휘발성 메모리 구조들은 이하의 문서들에 기술되며, 그것들 각각은 전반적으로 참조로 본 명세서에 통합된다.
마크 지. 존슨 등의 "수직 적층 필드 프로그래머블 비휘발성 메모리 및 그 제조 방법"이라는 제목의 미국 특허 제6,034,882호;
엔. 조한 크널 등의 "3차원 메모리 어레이 및 그 제조 방법"이라는 제목의 미국 특허 제6,420,215호;
마크 존슨 등의 "수직 적층, 필드 프로그래머블 비휘발성 메모리 및 그 제조 방법"이라는 제목의 미국 특허 제6,525,953호;
미첼 비보다 등의 "다수-비트 디지털 데이터를 저장하는 디지털 메모리 방법 및 시스템"이라는 제목의 미국 특허 6,490,218호;
미첼 비보다 등의 "액티브 디바이스들의 전기적으로 절연되는 필라들"이라는 제목의 미국 특허 제6,952,043호;
에스. 브레드 헤너 등에 의한 "고- 및 저-임피던스 상태들을 가지는 절연 안티퓨즈를 구비하지 않는 비휘발성 메모리 셀"이라는 제목의 미국 특허 출원 공고 제US2005-0052915호.
각각이 2006년 7월 31일자로 출원된 다음의 출원들은, 본 발명을 실행하는데 유용할 수 있는 메모리 셀 구조들, 회로들, 시스템들, 그리고 방법들을 기술하며, 각각은 전반적으로 참조로 본 명세서에 통합된다.
로이 쉐얼라인 및 탄메이 쿠마르에 의한 "다중 메모리 셀 및 메모리 어레이"이라는 제목의 미국 출원 제11/496,985호("10519-141" 출원);
로이 쉐얼라인 및 탄메이 쿠마르에 의한 "다중 메모리 셀 및 메모리 어레이를 이용하는 방법"이라는 제목의 미국 출원 제11/496,984호("10519-150" 출원);
로이 쉐얼라인에 의한 "다용도 메모리 어레이"이라는 제목의 미국 출원 제11/496,874호("10519-142" 출원);
로이 쉐얼라인에 의한 "다용도 메모리 셀 어레이를 사용하는 방법"이라는 제목의 미국 출원 제11/496,983호("10519-151" 출원);
로이 쉐얼라인 및 크리스토퍼 페티에 의한 "상이한 데이터 상태들을 가지는 다용도 메모리 어레이"이라는 제목의 미국 출원 제11/496,870호("10519-149" 출원);
로이 쉐얼라인 및 크리스토퍼 페티에 의한 "상이한 데이터 상태들을 가지는 다용도 메모리 어레이를 이용하는 방법"이라는 제목의 미국 출원 제11/497,021호("10519-152" 출원);
로이 쉐얼라인에 의한 "비휘발성 메모리의 제어 펄스 작동"이라는 제목의 미국 출원 제11/461,393호("SAND-01114US0" 출원);
로이 쉐얼라인에 의한 "비휘발성 메모리의 제어 펄스 작동용 시스템들"이라는 제목의 미국 출원 제11/461,399호("SAND-01114US1" 출원);
로이 쉐얼라인 및 크리스토포 제이. 페티에 의한 "고 대역폭 원-타임 필드-프로그래머블 메모리"이라는 제목의 미국 출원 제11/461,410호("SAND-01115US0" 출 원);
로이 쉐얼라인 및 크리스토포 제이.페티에 의한 "고 대역폭 원-타임 필드-프로그래머블 메모리용 시스템들"이라는 제목의 미국 출원 제11/461,419호("SAND-01115US1" 출원);
로이 쉐얼라인 및 탄메이 쿠마르에 의한 "비휘발성 메모리의 역방향 바이어스 트림 동작들"이라는 제목의 미국 출원 제11/461,424호("SAND-01117US0" 출원);
로이 쉐얼라인 및 탄메이 쿠마르에 의한 "비휘발성 메모리의 역방향 바이어스 트림 동작용 시스템들"이라는 제목의 미국 출원 제11/461,431호("SAND-01117US1" 출원);
탄메이 쿠마르, 에스. 브레드 헤너, 로이 이. 쉐얼라인, 크리스토퍼 제이.페티에 의한 "트리밍 가능 저항을 구비한 스위칭 가능 반도체 메모리 소자로 구성된 메모리 셀을 이용하는 방법"이라는 제목의 미국 출원 제11/496,986호("MA-163-1" 출원);
루카 지. 하솔리, 크리스토퍼 지. 페티, 로이 이. 쉐얼라인에 의한 "가역 극성 워드 라인 및 비트 라인 디코더들을 통합한 수동 소자 메모리 어레이"라는 제목의 미국 출원 제11/461,339호("023-0048" 출원);
루카 지. 하솔리, 크리스토퍼 지. 페티, 로이 이. 쉐얼라인에 의한 "가역 극성 워드 라인 및 비트 라인 디코더들을 통합한 수동 소자 메모리 어레이를 이용하는 방법"이라는 제목의 미국 출원 제11/461,364호("023-0054 출원);
로이 이. 쉐얼라인, 타일러 소프, 루카 지. 파솔리에 의한 "멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 장치"라는 제목의 미국 출원 제11/461,343호("023-0049" 출원);
로이 이.쉐얼라인, 타일러 소프, 루카 지. 파솔리에 의한 "멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 방법"이라는 제목의 미국 출원 제11/461,367호("023-0055" 출원);
로이 이. 쉐얼라인, 루카 지. 파솔리에 의한 "메모리 어레이에 판독/기록 회로들을 결합하는 이중 데이터-종속 버스들"이라는 제목의 미국 출원 제11/461,352호("023-0051" 출원);
로이 이.쉐얼라인, 루카 지. 파솔리에 의한 "메모리 어레이에 판독/기록 회로들을 결합하는 이중 데이터-종속 버스들을 이용하는 방법"이라는 제목의 미국 출원 제11/461,369호("023-0056" 출원);
로이 이. 쉐얼라인, 루카 지. 파솔리, 크리스토퍼 제이.페티에 의한 "메모리 어레이 블록 선택을 위해 2개 데이터 버스를 통합하는 메모리 어레이"라는 제목의 미국 출원 제11/461,359호("023-0052" 출원);
로이 이. 쉐얼라인, 루카 지. 파솔리, 크리스토퍼 제이.페티에 의한 "메모리 어레이 블록 선택을 위해 2개 데이터 버스를 이용하는 방법"이라는 제목의 미국 출원 제11/461,372호("023-0057" 출원);
로이 이. 쉐얼라인, 루카 지. 파솔리에 의한 "블록 선택 가능 메모리 어레이용 계층적 비트 라인 버스"라는 제목의 미국 출원 제11/461,362호("023-0053" 출원);
로이 이. 쉐얼라인, 루카 지. 파솔리에 의한 "블록 선택 가능 메모리 어레이용 계층적 비트 라인 버스를 이용하는 방법"이라는 제목의 미국 출원 제11/461,376호("023-0058" 출원);
바람직하게는, 메모리 어레이는 세그먼트 워드 라인 구조를 바람직하게는 3D 어레이를 포함한다. 임의 실시예들에서, 소정의 워드 라인 계층의 워드 라인들은 단일 비트 라인 계층의 비트 라인들과 관련되며, 임의 실시예들에서는 소정의 워드 라인 계층의 워드 라인들은 2개 비트 라인 계층들 사이에서 공유이되(즉, 단일 워드 라인 계층과 2개 비트 라인 계층들이 2개의 메모리 플레인을 정의한다), 이것은 소위 "하프-미러드(half-mirrored)" 배열이라 칭해진다. 이러한 메모리 어레이 구조는 또한 미국 특허 제6,879,505호에서 기술되며, 이것은 본 명세서에 모두 참조로 포함되어 있다.
명칭 상, 좌, 하, 우는 단지 메모리 어레이의 4개 측면에 대한 편리한 기술적 용어일 뿐임을 인지하게 된다. 블록의 워드 라인 세그먼트들은 수평으로 지향되는 워드 라인 세그먼트들의 2개 교차 연결된 그룹으로서 실행될 수 있고, 블록의 비트 라인들은 수직으로 지향되는 비트 라인들의 2개 교차 연결된 그룹으로서 실행될 수 있다. 워드 라인들 또는 비트 라인들의 각각의 그룹은 어레이의 4개 측면들 중 한 측면의 각각의 디코더/드라이버 회로 및 각각의 감지 회로에 의해 제공될 수 있다.
이러한 디코딩의 계층적 레벨들, 디코딩된 버스들의 바이어스 회로 구성, 및 관련된 지원 회로들을 포함하는 적절한 컬럼 및 로우 회로들은, 로이 이. 쉐얼라인 및 매튜 피. 크로레이에 의한 제목 "이중 목적 드라이버 디바이스를 구비한 메모리 어레이 라인 드라이버를 이용하는 다수-헤드 디코더 구조"라는 제목의 미국 특허 제6,856,572호와; 로이 이. 쉐얼라인 및 매튜 피.크로라이에 의한 "극소형 레이아웃 피치를 가지는 인터페이싱 어레이 라인들에 특히 가장 잘 맞는 3개 디코더 구조"라는 제목의 미국 특허 제6,859,410호와; 2004년 12월 30일에 출원되고 2006년 7월 6일자로 미국 특허 출원 공고 제2006-0145193호로 공개된, 케네쓰 케이. 소 등에 의한 "이중-모드 디코더 회로와, 이것을 통합한 집적 회로 메모리 어레이, 그리고 그와 관련된 동작 방법들"이라는 제목의 미국 출원 제11/026,493호와; 루카 지. 파솔리 등에 의한 "다수-헤드 디코더의 다수 레벨들을 이용하는 조밀 메모리 어레이들의 계층적 디코딩 장치 및 방법"이라는 제목의 미국 특허 출원 공고 제2006-0146639A1에 기술된다.
넌-미러드(Non-mirrored) 메모리 어레이들(예, 단지 단일 비트 라인 계층에만 관련된 워드 라인 계층)은 루카 지. 파솔리 등에 의해 2005년 3월 31일자로 출원된 "메모리 어레이에 블록 리던던시를 통합하는 방법 및 장치"라는 제목의 미국 출원 제11/095,907호에 기술되며, 그것은 본 명세서에 모두 참조로 포함되어 있다.
본 명세서에 사용되는 바와 같이, 로우는 전체 메모리 베이(전체 스트라이프를 지나지 않는 경우)를 지나 확장하고, 많은 워드 라인을 포함한다. 본 명세서에 사용되는 바와 같이, "통상적으로 다수의 어레이 블록들에 연결되는" 버스 또는 라인은 대부분의 모든 어레이 블록들에 연결되어 있으며, 예를 들면 최종 블록(예, 소정의 버스가 결합되지 않는 최종 블록)을 제외한 모든 블록들에 연결되어 있다. 본 명세서에 사용되는 바와 같이, "선택 비트 라인들을 제 1 버스에 결합하는 것"은 제 1 버스의 대응 버스 라인에 각각의 이러한 선택 비트 라인을 각각 결합하는 것을 의미한다. 본 명세서에 사용되는 바와 같이, 워드 라인들(예, 워드 라인 세그먼트들을 포함) 및 비트 라인들은 보통 직각 어레이 라인들을 나타내며, 그리고 통상적으로 최소한 판독 동작 동안에 워드 라인들이 구동되고 비트 라인들이 감지되는 기술에서의 공통 가정을 따른다. 또한, 본 명세서에 사용되는 바와 같이, "글로벌 라인"(예, 글로벌 선택 라인)은 하나의 메모리 블록 이상에 연결된 어레이 라인이지만, 이러한 글로벌 라인이 전체 메모리 어레이를 횡단하거나 또는 대체로 전체 집적 회로를 횡단한다고 가정할 경우 어떠한 특정 추론도 초래되지 않는다. 본 명세서에서 사용되는 바와 같이, "기준 전류에 관한 전류 감지"는, "감지된" 전류가 기준 전류보다 크거나 또는 작은 지를 결정하는 것을 의미하는 것으로 간주된다.
본 명세서에 사용되는 바와 같이, 수동 소자 메모리 어레이는 다수의 2-단자 메모리 셀들을 포함하며, 각각은 관련 X-라인(예, 워드 라인) 및 관련 Y-라인(예, 비트 라인) 사이에 접속된다. 이러한 메모리 어레이는 메모리 셀들의 한 평면 이상을 가지는, 2차원(평면) 어레이이거나 또는 3차원 어레이일 수 있다. 각각의 이러한 메모리 셀은, 역방향(즉, 캐소드에서 애노드로의) 전류가 순방향 전류보다 작은 비선형 전도성을 가진다. 수동 소자 메모리 어레이는 원-타임 프로그래머블(즉, 단 한 번의 기록) 메모리 어레이거나 또는 판독/기록(즉, 다수 기록) 메모리 어레이일 수 있다.
이러한 수동 소자 메모리 셀들은, 그것의 상태를 변화시킬 수 있는 다른 구 성 소자와 한 방향으로 전류가 흐르는 전류 스티어링 소자(예, 퓨즈, 안티퓨즈, 커패시터, 저항 소자 등)를 구비하는 것처럼 통상 보여질 수 있다. 메모리 소자의 프로그래밍 상태는 메모리 소자가 선택되는 경우에 전류 흐름 또는 전압 강하를 감지함으로써 판독될 수 있다.
여러 도면들에서의 다양한 어레이 라인들의 방향은 단지 어레이에서 라인들을 가로지르는 2개 그룹을 용이하게 표시하는데 편리하다. 본 명세서에 사용되는 바와 같이, 집적 회로 메모리 어레이는, 함께 또는 아주 근접하게 패키지화된 하나 이상의 집적 회로라기보다는 모놀리식 집적 회로 구조이다.
명확하게 하기 위하여, 본 명세서에서 기술되는 구현들의 통상적인 특징들 모두가 도시되고 기술되지 않는다. 본 명세서의 블록도들은 블록들을 접속하는 단일 노드의 용어를 사용하여 기술될 수 있다. 그럼에도 불구하고, 문맥에 의해 요구되는 경우, 이러한 "노드"가 사실상 상이한 신호를 전달하는 한 쌍의 노드를 나타내거나, 또는 몇 개의 관련 신호들을 전송하거나, 또는 디지털 워드 또는 다수 미트 신호를 형성하는 다수의 신호를 전송하는 다수의 개별 와이어들(예, 버스)를 나타내기도 한다는 것을 인식하게 된다.
회로들 및 물리적 구조들이 통상적으로 가정되는 반면, 현대 반도체 설계 및 제조에서, 물리적 구조들 및 회로들은, 결과로서 제조된 반도체 집적 회로에서뿐만 아니라, 차후 설계, 테스트 또는 제조 단계들에 사용하기에 적절한 컴퓨터 판독 가능한 기술적 형태로 구현될 수 있다. 따라서, 종래의 회로들 또는 구조들에 관련되고 그들의 특정 언어로 일관된 청구항들은, 매체로 구현되거나 또는 대응하는 회로 들 및/또는 구조들의 제조, 테스트 또는 설계 세분화를 허용하기에 적절한 판독 설비들과 결합되든지 간에, 컴퓨터 판독 가능 엔코딩들 및 동일한 것의 표시들로 해석될 수 있다. 본 발명은 회로들, 관련 방법들 또는 동작, 이러한 회로들을 제조하는 관련 방법들, 이러한 회로들의 컴퓨터-판독 가능 매체 엔코딩들을 포함하는 것으로 생각되며, 모든 것은 본 명세서에 기술되며, 첨부된 청구항들에서 정의된다. 본 명세서에 사용되는 바와 같이, 컴퓨터 판독 가능 매체에는 적어도 디스크, 테이프, 또는 다른 자기, 광학, 반도체(예, 플래시 메모리 카드들, ROM), 또는 전자 매체 및 네트워크, 유선, 무선 또는 다른 통신 매체가 있다. 회로의 엔코딩은 회로 개략 정보, 물리적 레이아웃 정보, 행동 시뮬레이션 정보를 포함하기도 하며, 그리고/또는 회로가 표시되거나 또는 통신될 수 있는 임의 다른 엔코딩을 포함하기도 한다.
전술된 상세한 기술은 본 발명의 많은 가능 구현들 중 몇 개만을 기술하고 있다. 이러한 이유로, 이러한 상세 기술은 한정으로서가 아닌 실례로서 의도된다. 본 명세서에서 기재되는 실시예들의 변경들 및 수정들은 본 발명의 범위 및 사상에서 벗어나지 않는 범위 내에서 본 명세서에서 설명되는 기술에 기초하여 행해질 수 있다. 본 발명의 범위를 정의하도록 의도되는 것은, 동등한 것들을 모두 포함하는 이하의 청구항들뿐이다. 또한, 본 명세서에서 기술되지 않는 다른 실시예들, 변경들, 개선들은 본 발명의 범위에서 반드시 배제되는 것은 아니다.
상술한 바와 같이, 본 발명은, 프로그래머블 멀티-레벨 메모리 셀 어레이를 포함하는 반도체 집적 회로, 구체적으로 3차원 메모리 어레이를 가지는 집적 회로를 제공하는데 사용된다.

Claims (62)

  1. 제 1, 제 2, 제 3 및 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3 및 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들을 포함하는 메모리 어레이와;
    선택 비트 라인의 판독 바이어스 전압과 기준 전류 레벨의 적어도 2개의 상이한 조합들에 대하여 상기 선택 비트 라인의 전류를 감지함으로써 메모리 셀 상태들 사이를 판별하는 수단을 포함하고, 상기 판별하는 수단은 상기 선택 비트 라인의 적어도 2개의 상이한 판독 바이어스 전압들에 대한 선택 비트 라인 상의 전류를 감지함으로써 메모리 셀 상태들 사이를 판별하기 위한 수단들을
    포함하는 것을 특징으로 하는, 집적 회로.
  2. 제 1 항에 있어서, 상기 제 1 및 제 4 메모리 셀 상태들은 제 1 데이터 비트의 한 개 값과 관련되고, 상기 제 2 및 제 3 메모리 셀 상태들은 상기 제 1 데이터 비트의 다른 값과 관련되고,
    상기 제 1 및 제 2 메모리 셀 상태들은 제 2 데이터 비트의 한 개 값과 관련되고, 상기 제 3 및 제 4 메모리 셀 상태들은 상기 제 2 데이터 비트의 다른 값과 관련되는, 집적 회로.
  3. 제 2 항에 있어서, 상기 제 1 데이터 비트는 최상위 비트(MSB)를 포함하고, 상기 제 2 데이터 비트는 최하위 비트(LSB)를 포함하며,
    상기 제 1, 제 2, 제 3 및 제 4 메모리 셀 상태들은 데이터 상태들(11, 01, 00, 10)에 각각 대응하는, 집적 회로.
  4. 제 2 항에 있어서, 상기 제 1 및 제 2 데이터 비트 값들은 개별 사용자 동작들에 의해 결정되는, 집적 회로.
  5. 제 4 항에 있어서, 상기 제 1 및 제 2 데이터 비트들은 개별 메모리 페이지들에 매핑되는, 집적 회로.
  6. 제 1 항에 있어서, 상기 판별 수단은, 적어도 2개의 상이한 기준 전류 레벨들에 관하여 상기 선택 비트 라인의 전류를 감지하는 수단을 포함하는, 집적 회로.
  7. 제 6 항에 있어서, 상기 판별 수단은:
    판독 바이어스 전압으로 선택 비트 라인을 바이어싱하는 수단과;
    제 1 기준 전류 레벨에 관하여 그리고 제 2 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 감지하는 수단과;
    상기 제 1 및 제 2 기준 전류 레벨들에 관하여 상기 선택 비트 라인의 전류에 대한 감지된 전류의 함수로서 제 1 데이터 비트의 판독 데이터 값을 발생하는 수단을
    더 포함하는, 집적 회로.
  8. 제 7 항에 있어서, 상기 감지 수단은 상기 제 1 및 제 2 기준 전류 레벨들에 관하여 상기 선택 비트 라인의 전류를 동시 감지하도록 구성되는, 집적 회로.
  9. 제 7 항에 있어서, 제 1 데이터 비트의 판독 데이터 값을 발생하는 상기 수단은:
    상기 감지된 선택 비트 라인 전류가 상기 제 1 및 제 2 기준 전류 레벨들 사이에 있는 경우, 상기 제 1 데이터 비트의 제 1 판독 데이터 값을 발생하고,
    상기 감지된 선택 비트 라인 전류가 상기 제 1 및 제 2 기준 전류 레벨들 밖에 있는 경우, 상기 제 1 데이터 비트의 제 2 판독 데이터 값을 발생하도록 구성되는, 집적 회로.
  10. 삭제
  11. 제 1 항에 있어서, 각각의 시간에, 제 1 판독 바이어스 전압과 제 2 판독 바이어스 전압으로 선택 비트 라인을 바이어싱하는 수단과;
    상기 제 1 및 제 2 판독 바이어스 전압들 각각에 대하여, 각각의 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 감지하는 수단과;
    상기 제 1 및 제 2 판독 바이어스 전압들에 대하여, 상기 선택 비트 라인에 관한 감지된 전류의 함수로서 제 1 데이터 비트의 판독 데이터 값을 발생하는 수단을
    더 포함하는, 집적 회로.
  12. 제 11 항에 있어서, 상기 제 1 및 제 2 판독 바이어스 전압들에 대응하는 상기 각각의 기준 전류 레벨들은 동일한 값인, 집적 회로.
  13. 삭제
  14. 제 1 항의 집적 회로를 포함하는 패키지 모듈.
  15. 제 1, 제 2, 제 3 및 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3 및 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들을 포함하는 메모리 어레이와;
    판독 바이어스 전압으로 선택 비트 라인을 바이어싱하도록 구성되는 비트 라인 바이어싱 회로와;
    선택 워드 라인 전압으로 선택 워드 라인을 바이어싱하도록 구성된 워드 라인 바이어싱 회로와;
    제 1 기준 전류 레벨에 관하여 그리고 제 2 기준 전류 레벨에 관하여, 상기 선택 비트 라인의 전류를 각각 표시하는 제 1 신호 및 제 2 신호를 발생하도록 구성된 감지 회로와;
    상기 제 1 및 제 2 신호들의 함수로서 제 1 데이터 비트의 판독 데이터 값을 발생하도록 구성된 데이터 형성 회로를 포함하고,
    상기 감지 회로는 제3 기준 전류 레벨과 비교하여 상기 선택 비트 라인의 전류를 표시하는 제3 신호를 발생하기 위하여 구성되고;
    상기 데이터 형성 회로는 상기 제3 신호의 함수로서 제2 데이터 비트에 대한 판독 데이터 값을 발생하기 위하여 구성되며; 및
    상기 제1 및 제2 데이터 비트 값들은 개별 사용자 작동으로 결정되는,
    집적 회로.
  16. 제 15 항에 있어서, 상기 감지 회로는 상기 제 1 및 제 2 신호를 동시 발생하도록 구성되는, 집적 회로.
  17. 제 15 항에 있어서, 상기 데이터 형성 회로는:
    상기 제 1 및 제 2 신호들이 상기 제 1 및 제 2 기준 전류 레벨들 사이에 있는 상기 감지된 선택 비트 라인 전류에 대응하는 경우, 상기 제 1 데이터 비트의 제 1 판독 데이터 값을 발생하고,
    상기 제 1 및 제 2 신호들이 상기 제 1 및 제 2 기준 전류 레벨들 밖에 있는 상기 감지된 선택 비트 라인 전류에 대응하는 경우, 상기 제 1 데이터 비트의 제 2 판독 데이터 값을 발생하도록 구성되는, 집적 회로.
  18. 제 17 항에 있어서, 상기 제 1 및 제 2 기준 전류 레벨들은 상기 제 1 및 제 2 저항 레벨들 사이의 중간과, 상기 제 3 및 제 4 저항 레벨들 사이의 중간에 각각 대응하는, 집적 회로.
  19. 삭제
  20. 제 15 항에 있어서, 상기 데이터 형성 회로는:
    상기 제 3 신호가 상기 제 3 기준 전류 레벨 이하인 상기 감지된 선택 비트 라인 전류에 대응하는 경우, 상기 제 2 데이터 비트의 제 1 판독 데이터 값을 발생하고,
    상기 제 3 신호가 상기 제 3 기준 전류 레벨 이상인 상기 감지된 선택 비트 라인 전류에 대응하는 경우, 상기 제 2 데이터 비트의 제 2 판독 데이터 값을 발생하도록 구성되는, 집적 회로.
  21. 삭제
  22. 제 1, 제 2, 제 3 및 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3 및 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들을 포함하는 메모리 어레이와;
    선택 워드 라인 전압으로 선택 워드 라인을 바이어싱하도록 구성되는 워드 라인 바이어싱 회로와;
    제 1 판독 바이어스 전압으로 선택 비트 라인을 때때로 바이어싱하고, 제 2 판독 바이어스 전압으로 상기 선택 비트 라인을 때때로 바이어싱하도록 구성되는 비트 라인 바이어싱 회로와;
    상기 제 1 판독 바이어스 전압에서 바이어싱되는 경우, 제 1 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 표시하는 제 1 신호를 발생하고, 상기 제 2 판독 바이어스 전압에서 바이어싱되는 경우, 제 2 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 표시하는 제 2 신호를 발생하도록 구성되는 감지 회로와;
    상기 제 1 및 제 2 신호들의 함수로서 제 1 데이터 비트의 판독 데이터 값을 발생하도록 구성된 데이터 형성 회로를
    포함하는 것을 특징으로 하는, 집적 회로.
  23. 제 22 항에 있어서, 상기 제 1 및 제 2 기준 전류 레벨들은 동일한 값인, 집적 회로.
  24. 제 22 항에 있어서, 상기 제 1 판독 바이어스 전압은 상기 제 2 판독 바이어스 전압보다 크고, 상기 제 1 기준 전류 레벨은 상기 제 2 기준 전류 레벨보다 작거나 또는 동일한, 집적 회로.
  25. 제 22 항에 있어서, 상기 제 1 판독 바이어스 전압은 상기 제 2 판독 바이어스 전압보다 크고,
    상기 데이터 형성 회로는:
    상기 제 1 및 제 2 신호들이 상기 제 2 기준 전류보다 작은 상기 감지된 선택 비트 라인 전류에 대응하고, 또 상기 제 1 기준 전류보다 큰 상기 감지된 선택 비트 라인에 대응하는 경우, 상기 제 1 데이터 비트의 제 1 판독 데이터 값을 발생하고,
    상기 제 1 데이터 비트의 제 2 판독 데이터 값을 발생하도록 구성되는, 집적 회로.
  26. 제 22 항에 있어서, 상기 비트 라인 바이어싱 회로는 제 3 판독 바이어스 전압으로 때때로 상기 선택 비트 라인을 바이어싱하도록 구성되고,
    상기 감지 회로는 제 3 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 표시하는 제 3 신호를 발생하도록 구성되고,
    상기 데이터 형성 회로는 상기 제 3 신호의 함수로서 제 2 데이터 비트의 판독 데이터 값을 발생하도록 구성되는, 집적 회로.
  27. 제 26 항에 있어서, 상기 제 1 및 제 2 데이터 비트 값들은 개별 사용자 동작들에 의해 결정되는, 집적 회로.
  28. 제 26 항에 있어서, 상기 제 1, 제 2, 제 3 기준 전류 레벨들은 동일한 값인, 집적 회로.
  29. 제 1, 제 2, 제 3 및 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3 및 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀을 판독하는 방법에 있어서,
    기준 전류 레벨과 선택 비트 라인의 판독 바이어스 전압의 적어도 2개의 상이한 조합들에 대하여 상기 선택 비트 라인의 전류를 감지함으로써 메모리 셀 상태들 사이를 판별하는 단계; 및
    상기 선택 비트 라인의 적어도 2개의 상이한 판독 바이어스 전압들에 대한 상기 선택 비트 라인의 전류를 감지하여 메모리 셀 상태들 사이를 판별하는 단계
    포함하는 것을 특징으로 하는, 방법.
  30. 제 29 항에 있어서, 제 1 데이터 비트의 하나의 값과 상기 제 1 및 제 3 메모리 셀 상태들을 관련시키고, 상기 제 1 데이터 비트의 다른 값과 상기 제 2 및 제 4 메모리 셀 상태들을 관련시키는 단계와;
    제 2 데이터 비트의 하나의 값과 상기 제 1 및 제 2 메모리 셀 상태들을 관련시키고, 상기 제 2 데이터 비트의 다른 값과 상기 제 3 및 제 4 메모리 셀 상태들을 관련시키는 단계를
    더 포함하는, 방법.
  31. 제 30 항에 있어서, 상기 제 1 데이터 비트는 최상위 비트(MSB)를 포함하며, 상기 제 2 데이터 비트는 최하위 비트(LSB)를 포함하고,
    상기 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들은 데이터 상태들(11, 01, 00, 10)에 각각 대응하는, 방법.
  32. 제 30 항에 있어서, 상기 제 1 및 제 2 데이터 비트 값들은 개별 사용자 동작들에 의해 결정되는, 방법.
  33. 제 32 항에 있어서, 상기 제 1 및 제 2 데이터 비트들은 개별 메모리 페이지들에 매핑되는, 방법.
  34. 제 29 항에 있어서, 적어도 2개의 상이한 기준 전류 레벨들에 관하여 상기 선택 비트 라인의 전류를 감지함으로써 메모리 셀 상태들 사이를 판별하는 단계를 더 포함하는, 방법.
  35. 제 34 항에 있어서, 판독 바이어스 전압으로 선택 비트 라인을 바이어싱하는 단계와;
    제 1 기준 전류 레벨에 관하여 그리고 제 2 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 감지하는 단계와;
    상기 제 1 및 제 2 기준 전류 레벨들에 관하여 상기 선택 비트 라인의 전류에 대한 감지된 전류의 함수로서 제 1 데이터 비트의 판독 데이터 값을 발생하는 단계를
    더 포함하는, 방법.
  36. 제 35 항에 있어서, 상기 제 1 및 제 2 기준 전류 레벨들에 관하여 상기 선택 비트 라인을 동시 감지하는 단계를 더 포함하는, 방법.
  37. 제 35 항에 있어서, 판독 데이터 값을 발생하는 상기 단계는, 상기 감지된 선택 비트 라인 전류가 상기 제 1 및 제 2 기준 전류 레벨들 사이에 있는 경우 상기 제 1 데이터 비트의 제 1 판독 데이터 값을 발생하고, 상기 감지된 선택 비트 라인 전류가 상기 제 1 및 제 2 기준 전류 레벨들 외부에 있는 경우 상기 제 1 데이터 비트의 제 2 판독 데이터 값을 발생하는 단계를 포함하는, 방법.
  38. 삭제
  39. 제 29 항에 있어서,
    각각의 시간에, 제 1 판독 바이어스 전압 및 제 2 판독 바이어스 전압으로 선택 비트 라인을 바이어싱하는 단계와;
    상기 제 1 및 제 2 판독 바이어스 전압들 각각에 대하여, 각각의 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 감지하는 단계와;
    상기 제 1 및 제 2 판독 바이어스 전압들에 대하여 상기 선택 비트 라인의 상기 감지된 전류의 함수로서 제 1 데이터 비트의 판독 데이터 값을 발생하는 단계를
    더 포함하는, 방법.
  40. 제 39 항에 있어서, 상기 제 1 및 제 2 판독 바이어스 전압들에 대응하는 상기 각각의 기준 전류 레벨들은 동일한 값인, 방법.
  41. 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀을 판독하는 방법에 있어서,
    판독 바이어스 전압으로 선택 비트 라인을 바이어싱하는 단계와;
    선택 워드 라인 전압으로 선택 워드 라인을 바이어싱하는 단계와;
    제 1 기준 전류 레벨에 관하여 그리고 제 2 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 각각 표시하는 제 1 신호 및 제 2 신호를 발생하는 단계와;
    상기 제 1 및 제 2 신호들의 함수로서 제 1 데이터 비트의 판독 데이터 값을 발생하는 단계;
    제3 기준 전류 레벨에 대하여 상기 선택 비트 라인의 전류를 표시하는 제3 신호를 발생하는 단계; 및
    상기 제3 신호의 함수로서 제2 데이터 비트의 판독 데이터 값을 발생하는 단계를 포함하고,
    상기 제1 및 제2 데이터 비트 값들은 개별 사용자 동작들에 의해 결정되는,
    방법.
  42. 제 41 항에 있어서, 상기 제 1 및 제 2 신호들을 동시 발생하는 단계를 더 포함하는, 방법.
  43. 제 41 항에 있어서, 판독 데이터 값을 발생하는 상기 단계는, 상기 제 1 및 제 2 신호들이 상기 제 1 및 제 2 기준 전류 레벨들 사이에 있는 상기 선택 비트 라인의 전류에 대응하는 경우 상기 제 1 데이터 비트의 제 1 판독 데이터 값을 발생하고, 상기 제 1 및 제 2 신호들이 상기 제 1 및 제 2 기준 전류 레벨들 외부에 있는 상기 선택 비트 라인의 전류에 대응하는 경우 상기 제 1 데이터 비트의 제 2 판독 데이터 값을 발생하는 단계를 포함하는, 방법.
  44. 제 43 항에 있어서, 상기 제 1 및 제 2 기준 전류 레벨들은 상기 제 1 및 제 2 저항 레벨들 사이의 중간과 상기 제 3 및 제 4 저항 레벨들 사이의 중간에 각각 대응하는, 방법.
  45. 삭제
  46. 제 41 항에 있어서, 제 2 데이터 비트의 판독 데이터 값을 발생하는 상기 단계는, 상기 제 3 신호가 상기 제 3 기준 전류 레벨보다 작은 상기 선택 비트 라인의 전류에 대응하는 경우, 상기 제 2 데이터 비트의 제 1 판독 데이터 값을 발생하고, 상기 제 3 신호가 상기 제 3 기준 전류 레벨보다 큰 상기 선택 비트 라인의 전류에 대응하는 경우, 상기 제 2 데이터 비트의 제 2 판독 데이터 값을 발생하는 단계를 포함하는, 방법.
  47. 제 46 항에 있어서, 상기 제 3 전류 레벨은 상기 제 2 및 제 3 저항 레벨들 사이의 중간에 대응하는, 방법.
  48. 제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀을 판독하는 방법에 있어서,
    선택 워드 라인 전압으로 선택 워드 라인을 바이어싱하는 단계와;
    제 1 판독 바이어스 전압으로 선택 비트 라인을 바이어싱하는 단계와;
    제 1 기준 전류 레벨에 관하여 상기 제 1 판독 바이어스 전압으로 바이어싱되는 경우, 상기 선택 비트 라인의 전류를 표시하는 제 1 신호를 발생하는 단계와;
    제 2 판독 바이어스 전압으로 상기 선택 비트 라인을 바이어싱하는 단계와;
    제 2 기준 전류 레벨에 관하여 상기 제 2 판독 바이어스 전압으로 바이어싱되는 경우, 상기 선택 비트 라인의 전류를 표시하는 제 2 신호를 발생하는 단계와;
    상기 제 1 및 제 2 신호들의 함수로 제 1 데이터 비트의 판독 데이터 값을 결정하는 단계를
    포함하는 것을 특징으로 하는, 방법.
  49. 제 48 항에 있어서, 상기 제 1 및 제 2 기준 전류 레벨들은 동일한 값인, 방법.
  50. 제 48 항에 있어서, 상기 제 1 판독 바이어스 전압은 상기 제 2 판독 바이어스 전압보다 크고, 상기 제 1 기준 전류 레벨은 상기 제 2 기준 전류 레벨보다 작거나 또는 동일한, 방법.
  51. 제 48 항에 있어서, 상기 제 1 판독 전압은 상기 제 2 판독 바이어스 전압 보다 크고,
    제 1 데이터 비트의 판독 데이터 값을 결정하는 상기 단계는:
    상기 제 1 및 제 2 신호들이 상기 제 2 기준 전류보다 작은 상기 선택 비트 라인의 전류에 대응하고, 또 상기 제 1 기준 전류보다 큰 상기 선택 비트 라인의 전류에 대응하는 경우 상기 제 1 데이터 비트의 제 1 판독 데이터 값을 발생하는 단계와;
    상기 제 1 데이터 비트의 제 2 판독 데이터 값을 발생하는 단계를
    포함하는, 방법.
  52. 제 48 항에 있어서,
    제 3 판독 바이어스 전압으로 상기 선택 비트 라인을 바이어싱하는 단계와;
    제 3 기준 전류 레벨에 관하여 상기 선택 비트 라인의 전류를 표시하는 제 3 신호를 발생하는 단계와;
    상기 제 3 신호의 함수로 제 2 데이터 비트의 판독 데이터 값을 결정하는 단계를
    더 포함하는, 방법.
  53. 제 52 항에 있어서, 상기 제 1 및 제 2 데이터 비트 값들은 개별 사용자 동작들에 의해 결정되는, 방법.
  54. 제 52 항에 있어서, 상기 제 1, 제 2, 제 3 기준 전류 레벨들은 동일한 값인, 방법.
  55. 메모리 제품을 제조하는 방법에 있어서,
    제 1, 제 2, 제 3, 제 4 감소 저항 레벨들에 각각 대응하는 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들을 가지는 멀티-레벨 수동 소자 메모리 셀들를 포함하는 메모리 어레이를 형성하는 단계와;
    선택 비트 라인의 판독 바이어스 전압과 기준 전류 레벨의 적어도 2개의 상이한 조합들에 대하여 선택 비트 라인의 전류를 감지함으로써 메모리 셀 상태들 사이를 판별하도록 구성된 데이터 회로를 형성하는 단계; 및
    상기 선택 비트 라인의 적어도 2개의 상이한 판독 바이어스 전압들에 대한 상기 선택 비트 라인의 전류를 감지하기 위해 구성된 데이터 회로를 형성하는 단계를
    포함하는 것을 특징으로 하는, 방법.
  56. 제 55 항에 있어서, 상기 제 1 및 제 4 메모리 셀 상태들은 제 1 데이터 비트의 한 개 값에 관련되고, 상기 제 2 및 제 3 메모리 셀 상태들은 상기 제 1 데이터 비트의 다른 값에 관련되며,
    상기 제 1 및 제 2 메모리 셀 상태들은 제 2 데이터 비트의 한 개 값에 관련되고, 상기 제 3 및 제 4 메모리 셀 상태들은 상기 제 2 데이터 비트의 다른 값에 관련되는, 방법.
  57. 제 56 항에 있어서, 상기 제 1 데이터 비트는 최상위 비트(MSB)이고, 상기 제 2 데이터 비트는 최하위 비트(LSB)이며,
    상기 제 1, 제 2, 제 3, 제 4 메모리 셀 상태들은 데이터 상태들(11, 01, 00, 10)에 각각 대응하는, 방법.
  58. 제 56 항에 있어서, 상기 제 1 및 제 2 데이터 비트 값들은 개별 사용자 동작들에 의해 결정되는, 방법.
  59. 제 58 항에 있어서, 상기 제 1 및 제 2 데이터 비트들은 개별 메모리 페이지들에 매핑되는, 방법.
  60. 제 55 항에 있어서, 적어도 2개의 상이한 기준 전류 레벨들에 관하여 상기 선택 비트의 전류를 감지하도록 구성되는 데이터 회로를 형성하는 단계를 더 포함하는, 방법.
  61. 삭제
  62. 제 55 항에 있어서, 상기 메모리 제품은 패키지 모듈을 포함하는, 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7885101B2 (en) * 2008-12-29 2011-02-08 Numonyx B.V. Method for low-stress multilevel reading of phase change memory cells and multilevel phase change memory
US8482955B2 (en) * 2011-02-25 2013-07-09 Micron Technology, Inc. Resistive memory sensing methods and devices
JP5763004B2 (ja) * 2012-03-26 2015-08-12 株式会社東芝 不揮発性半導体記憶装置
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10134470B2 (en) * 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060048374A (ko) * 2004-06-15 2006-05-18 샤프 가부시키가이샤 반도체 기억장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7082056B2 (en) * 2004-03-12 2006-07-25 Super Talent Electronics, Inc. Flash memory device and architecture with multi level cells
JP3942342B2 (ja) * 2000-06-30 2007-07-11 富士通株式会社 多値データを記録する不揮発性メモリ
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
US6859382B2 (en) * 2002-08-02 2005-02-22 Unity Semiconductor Corporation Memory array of a non-volatile ram
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
JP4670252B2 (ja) * 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
TWI261356B (en) * 2005-01-03 2006-09-01 Macronix Int Co Ltd Phase-change multi-level cell and operating method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060048374A (ko) * 2004-06-15 2006-05-18 샤프 가부시키가이샤 반도체 기억장치

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