JP2009545836A - マルチレベル受動素子メモリセルアレイを読出す方法および機器 - Google Patents

マルチレベル受動素子メモリセルアレイを読出す方法および機器 Download PDF

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Abstract

４レベルの受動素子セルは低下する抵抗レベルに対応するメモリ状態を有し、それはデータ状態１１、０１、００および１０に好ましくはそれぞれマップされる。ＬＳＢおよびＭＳＢは異なるページの一部として好ましくはマップされる。メモリセル状態を区別するために、選択されたビット線電流は、基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて検知される。中間レベルの基準はＬＳＢを読出すために用いられる。ＭＳＢを読出すとき、１０から００データ状態の間の第１の基準および０１から１１データ状態の間の第２の基準が用いられてもよく、中間レベルの基準を用いる必要はない。一定の実施例では、ビット線電流は、ビット線電流を異なる値に安定させるための遅延を必要とすることなく、同時に第１および第２の基準に比較され、これにしたがってＭＳＢが生成される。

Description

技術分野
本発明は、プログラム可能なマルチレベルメモリセルアレイを包含する半導体集積回路に関し、特定的には受動素子メモリセルを組み込むアレイに関し、より特定的には三次元メモリアレイを有するものに関する。
背景技術
各セルに格納された２を超えるレベルを用いてメモリセルを読み書きすることは、複数の書込サイクルおよび複数の読出サイクルが必要であるため、性能について不利な条件となる。３Ｄ受動素子アレイでは、これらのアレイに他の性能制限があるために特に問題となる。
他のマルチレベルメモリセル、特にフローティングゲートなどの電荷蓄積層を有する３端末の装置が説明されてきた。これらの装置では、メモリセルのゲート端子は通常ワード線に結合され、ワード線に異なる電圧を加えることによってさまざまなメモリ状態が読出される。このようなワード線電圧の各々において、ワード線電圧がプログラムされたしきい電圧を上回り、検知されると、ビット線上に電流が流れる。
一定の受動素子メモリセルは再書込可能な特性を示す。たとえば、一定のメモリセルでは、（たとえばその間のダイオードの極性に関連して）およそ６−８Ｖの電圧でメモリセルを順方向にバイアスすることによってプログラミングが達成され得る一方、およそ１０−１４Ｖの電圧でメモリセルを逆バイアスすることによって消去が達成され得る。
発明の開示
最下位ビット（ＬＳＢ）および最上位ビット（ＭＳＢ）を有する４レベルの受動素子セルでは、伝統的には４つの状態を区別するために３つの指数関数的に段階付けられた（stepped）電流（すなわちＩｒｅｆ）レベルで検知しなければならない。各々のこのような検知動作間には、（典型的には容量的に高い負荷をかけられたノードである）ビット線の電流レベルを安定させるために必要な遅延が存在し、したがって３つの長い読出サイクルが必要となる可能性が高い。
対照的に、ＬＳＢが１ページの一部としてマップされ、ＭＳＢが別ページの一部としてマップされることができる。またデータ状態がグレイスケールに割り当てられ、そこで最大抵抗状態（すなわち「ポップされていない（ｕｎｐｏｐｐｅｄ）」状態）が１１状態を割り当てられ、最小抵抗状態（すなわち「ポップされた（ｐｏｐｐｅｄ）」状態）は１０状態を割り当てられる。その結果、ＬＳＢを読出すために中間レベルの読出基準しか必要でない。他の２つのデータ状態のための状態割り当ては、ＬＳＢのための中間レベルの読出基準がＭＳＢから独立しているように選ばれることができる。好ましくは、他の２つのデータ状態は「ポップされた」１０状態と「ポップされていない」１１状態との間の抵抗を有し、「ポップされた」１０状態により近いデータ状態は００状態を割り当てられ、「ポップされていない」１１状態により近いデータ状態は０１状態を割り当てられている。ＭＳＢを読出すとき、１０データ状態から００データ状態の間の第１の基準および０１データ状態から１１データ状態の間の第２の基準が用いられることができ、中間レベルの基準を用いる必要はない。
一般に、本発明は、マルチレベル受動素子メモリセルアレイを読出すための機器およびマルチレベル受動素子メモリセルアレイを読出すための方法に向けられる。しかしながら本発明は、添付された請求項によって規定され、この部分のいかなる記述も請求項の限定として受取られてはならない。
１つの局面では、本発明は集積回路を与え、集積回路は、（ａ）第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイと、（ｂ）選択されたビット線における基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて、その選択されたビット線における電流を検知することにより、メモリセル状態を区別するための手段とを含む。
別の局面では、本発明は集積回路を与え、集積回路は、（ａ）第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイと、（ｂ）選択されたビット線を読出バイアス電圧でバイアスするよう構成されたビット線バイアス回路と、（ｃ）選択されたワード線を選択されたワード線電圧でバイアスするよう構成されたワード線バイアス回路と、（ｄ）選択されたビット線上の、第１の基準電流レベルに比較した電流、および第２の基準電流レベルに比較した電流をそれぞれ示す、第１の信号および第２の信号を生成するよう構成された検知回路と、（ｅ）第１のデータビットの読出データ値を第１および第２の信号の関数として生成するよう構成されたデータ形成回路とを含む。
さらに別の局面では、本発明は集積回路を与え、集積回路は、（ａ）第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイと、（ｂ）選択されたワード線を選択されたワード線電圧でバイアスするよう構成されたワード線バイアス回路と、（ｃ）選択されたビット線を、時には第１の読出バイアス電圧でバイアスするよう、かつ、その選択されたビット線を、時には第２の読出バイアス電圧でバイアスするよう構成された、ビット線バイアス回路と、（ｄ）第１の読出バイアス電圧においてバイアスされると、第１の基準電流レベルに比較した、選択されたビット線の電流を示す第１の信号を生成し、第２の読出バイアス電圧においてバイアスされると、第２の基準電流レベルに比較した、選択されたビット線の電流を示す第２の信号を生成するよう構成された検知回路と、（ｅ）第１のデータビットの読出データ値を第１および第２の信号の関数として生成するよう構成されたデータ形成回路とを含む。
別の局面では、本発明は、第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを読出すための方法を与える。この方法は、選択されたビット線における基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて、その選択されたビット線上の電流を検知することにより、メモリセル状態を区別することを含む。
別の局面では、本発明は、第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを読出すための方法を与える。この方法は、選択されたビット線を読出バイアス電圧でバイアスすることと、選択されたワード線を選択されたワード線電圧でバイアスすることと、選択されたビット線上の、第１の基準電流レベルに比較した電流、および第２の基準電流レベルに比較した電流をそれぞれ示す、第１の信号および第２の信号
を生成することと、第１のデータビットの読出データ値を第１および第２の信号の関数として生成することとを含む。
別の局面では、本発明は、第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを読出すための方法を与える。この方法は、（ａ）選択されたワード線を選択されたワード線電圧でバイアスすることと、（ｂ）選択されたビット線を第１の読出バイアス電圧でバイアスすることと、（ｃ）第１の読出バイアス電圧でバイアスされると、第１の基準電流レベルに比較した、選択されたビット線上の電流を示す第１の信号を生成することと、（ｄ）選択されたビット線を第２の読出バイアス電圧でバイアスすることと、（ｅ）第２の読出バイアス電圧でバイアスされると、第２の基準電流レベルに比較した、選択されたビット線上の電流を示す第２の信号を生成することと、（ｆ）第１のデータビットの読出データ値を第１および第２の信号の関数として決定することとを含む。
別の局面では、本発明は、メモリ製品を作る方法を与える。この方法は、第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイを形成することを含む。この方法はさらに、選択されたビット線上の基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて、選択されたビット線上の電流を検知することにより、メモリセル状態を区別するよう構成されたデータ回路を形成することを含む。
いくつかの局面における本発明は、すべて本願明細書により極めて詳細に記載され、添付の請求項に述べられたように、メモリアレイを有する集積回路と、このような集積回路およびメモリアレイを動作するための方法と、このような集積回路およびメモリアレイを組み込むシステムおよび装置と、このようなシステム、装置、集積回路、またはメモリアレイのコンピュータ読取可能な媒体エンコーディングとに適する。記載された技術、構造および方法は、単独でまたは組合わせて用いられてもよい。
前述したものは概要であって、必要により、詳細の単純化、一般化および省略を包含している。したがって、当業者は、前述の概要が例示にすぎず、いかなる意味でも本発明の限定を意図しないことを認識する。本発明の他の局面、発明的な特徴および利点は、もっぱら請求項によって規定されるように、下記に述べられた詳細な説明から明らかとなり得る。
添付図面を参照することにより、本発明は一層よく理解され、その多数の目的、特徴、および利点が当業者に明らかになるであろう。
異なる図面における同じ参照記号の使用は同様同一の項目を表示する。
選択された、および非選択のワード線およびビット線を示すメモリアレイの概略図であって、そこに結合される行回路および列回路を示す。 図１に示されたメモリアレイの概略図だが、読出動作モードの例示的なバイアス条件を示す。 図１に示されたメモリアレイの概略図であって、順方向バイアスプログラミング動作モードにおける例示的なワード線およびビット線バイアス条件を示す。 図１に示されたメモリアレイの概略図であって、逆バイアスプログラミング動作モードにおける例示的なワード線およびビット線バイアス条件を示す。 メモリセルの４つの抵抗レベルへのデータ状態の例示的な割り当ておよびプログラミングの例示的な順序を示す図である。 メモリセルの４つの抵抗レベルへのデータ状態の例示的な割り当ておよび例示的なセンス電流レベルを示す図である。 本発明の一定の実施例に従う読出条件を示すＩ−Ｖ図である。 本発明の一定の実施例に従う別の読出条件を示すＩ−Ｖ図である。 読出回路の概略／ブロック図であって、本発明の一定の実施例に従う、選択されたメモリセルを通る経路ならびにワード線およびビット線選択経路の例示を含む。 本発明の一定の実施例に有用な書込回路の概略／ブロック図である。
発明の実施の形態
図１は、例示的な受動素子メモリアレイ１００の概略図である。２本のワード線１０２、１０４が、２本のビット線１０６、１０８と同様に示される。ワード線１０２は選択されたワード線（ＳＷＬ）であると仮定され、ワード線１０４は非選択のワード線（ＵＷＬ）であると仮定される。同様に、ビット線１０６は選択されたビット線（ＳＢＬ）であると仮定され、ビット線１０８は非選択のビット線（ＵＢＬ）であると仮定される。４つの受動素子メモリセル１０１、１０３、１０５、１０７が、関連付けられたワード線と関連付けられたビット線との間に各々結合されて示される。
メモリセル１０１は選択されたワード線１０２および選択されたビット線１０６に関連付けられ、「Ｓ」セル（すなわち「選択された」セル）として見られるであろう。メモリセル１０３は非選択のワード線１０４および選択されたビット線１０６に関連付けられ、「Ｆ」セル（すなわち、「オフ」のセル）として見られるであろう。メモリセル１０５は選択されたワード線１０２および非選択のビット線１０８に関連付けられ、「Ｈ」セル（すなわち「半分選択された」セル）として見られるであろう。最後に、メモリセル１０７は非選択のワード線１０４および非選択のビット線１０８に関連付けられ、「Ｕ」セル（すなわち「非選択の」セル）として見られるであろう。
選択された、および非選択のワード線は、行デコーダ回路を含む行回路ブロック１１０によって生成されるとして示される。選択された、および非選択のビット線は、列デコーダ回路およびデータ入／出力回路を含む、列およびデータ回路ブロック１１２によって生成されるとして示される。行回路１１０ならびに列およびデータ回路１１２の両方はバス１１４で伝えられたアドレス情報（すなわちＡＤＤＲＥＳＳ信号）に反応し、列およびデータ回路１１２は、Ｉ／Ｏバス１１６で伝えられたデータ信号（すなわちＤＡＴＡ信号）に反応する（かつ時には、このデータ信号を生成する）。このようなバス１１４、１１６は集積回路の内部にあってもよく、または集積回路の境界を横断して他の集積回路に結合されるシステムバスを代表してもよい。
選択されたメモリセルを読出すのに有用な順方向バイアス動作モードのための例示的な一般的バイアス条件が図２に示される。本願明細書に別記されるように、このような順方向バイアスモードはまた、読出モードに加えて、（このような異なるモードについては異なる電圧レベルまたは条件を通常は伴うが）プログラミングモード、ブロック消去モードに用いられてもよい。示されるように、バイアス条件は選択されたアレイブロックのための読出動作モードについて適切であるように見え、そのように記載される。
選択されたワード線１０２はＶＳＸ電圧（たとえば接地）でバイアスされ、選択されたビット線１０６はＶＳＢ電圧（たとえば＋２ボルト）でバイアスされる。この選択されたビット線バイアス電圧ＶＳＢは、バスおよびアレイ線自体におけるさほど確かでない抵抗低下である、読出電圧ＶＲＤとして見られることができる。なぜならば、実質的にこの全電圧は、（選択されたワード線が接地でバイアスされるので）選択されたメモリセル１０
１にわたって与えられるからである。非選択のワード線１０４は、読出電圧ＶＲＤ（たとえば＋２ボルト）に等しいＶＵＸ電圧でバイアスされ、非選択のビット線１０８は、選択されたワード線電圧（たとえば接地）に等しいＶＵＢ電圧でバイアスされる。
これらのバイアス条件下では、Ｓセル１０１はＶＲＤ（たとえば＋２ボルト）に等しい順方向バイアス電圧を受け取る一方、Ｆセル１０３およびＨセル１０５はバイアス電圧を受け取らず、Ｕセル１０７はＶＲＤ（たとえば−２ボルト）に等しい逆バイアス電圧を受け取る。これらの条件下でバイアスされると、選択されたセルは検出され得る電流を選択されたビット線上に生成する一方、ＦセルおよびＨセルは電流を与えず（そこにわたるバイアスがなく）、Ｕセルは非選択のワード線とビット線との間に漏れ電流を寄与する。
ここで図３を参照して、例示的なバイアス条件が順方向バイアスプログラミング動作モードについて示される。選択されたワード線１０２はＶＳＸ電圧（たとえば接地）でバイアスされ、選択されたビット線１０６はＶＳＢ電圧（たとえば＋８ボルト）でバイアスされ、非選択のワード線１０４はＶＵＸ電圧（たとえば＋７．３ボルト）でバイアスされ、非選択のビット線１０８はＶＵＢ電圧（たとえば＋０．７ボルト）でバイアスされる。ここで選択されたビット線バイアス電圧ＶＳＢはプログラミング電圧ＶＰＰとして見られることができる。なぜならば、実質的にこの全電圧は、（選択されたワード線が接地でバイアスされるので）選択されたメモリセル１０１にわたって与えられるからである。バスおよびアレイ線自体におけるさほど確かでない抵抗低下、。非選択のビット線バイアス電圧ＶＵＢは、各メモリセルの順方向バイアスされた方向に明らかな「しきい電圧」で好ましくは設定され、したがって非選択のビット線１０８に与えられた電圧ＶＴとして示される。同様に、非選択のワード線バイアス電圧ＶＵＸもまた、ＶＰＰ−ＶＴ値で好ましくは設定される。
これらのバイアス条件下では、Ｓセル１０１はＶＰＰ（たとえば＋８ボルト）に等しい順方向バイアス電圧を受け取り、Ｆセル１０３はＶＴ（たとえば＋０．７ボルト）に等しい順方向バイアス電圧を受け取り、Ｈセル１０５はＶＴ（たとえば＋０．７ボルト）に等しい順方向バイアス電圧を受け取り、Ｕセル１０７はＶＰＰ−２ＶＴ（たとえば−６．６ボルト）に等しい逆バイアス電圧を受け取る。これらの条件下でバイアスされると、選択されたセルはより低い抵抗値に変化する一方、Ｆセル、ＨセルおよびＵセルは抵抗値にはさほど変化がない、いくつかの例示的なメモリセル技術がある。
ここで図４を参照して、例示的なバイアス条件２００が逆バイアス動作モードについて示される。本願明細書で別記されるように、このような逆バイアスモードは、（通常はこのような異なるモードについては異なる条件を伴うが）プログラミングモードまたはブロック消去モードに用いられてもよい。示されるように、バイアス条件は、選択されたアレイブロックについて、プログラミング動作モードまたは消去動作モードのいずれかについて適切に見られ、そのように記載される。
バイアス条件ＶＳＸ、ＶＵＸ、ＶＳＢ、およびＶＵＢの各々は、現在の動作モードに適切な値についてここで再定義される。選択されたワード線１０２はＶＲＲ／２のＶＳＸ電圧（たとえば＋５ボルト）でバイアスされ、選択されたビット線１０６は−ＶＲＲ／２のＶＳＢ電圧（たとえば５ボルト）でバイアスされる。非選択のワード線電圧ＶＵＸおよび非選択のビット線電圧ＶＵＢは両方とも接地である。
これらのバイアス条件下では、Ｓセル１０１は大きさにおいてＶＲＲに等しい逆バイアス電圧（たとえば−１０ボルト）を受け取り、Ｆセル１０３はＶＲＲ／２に等しい逆バイアス電圧（たとえば−５ボルト）を受け取り、Ｈセル１０５はＶＲＲ／２に等しい逆バイアス電圧（たとえば−５ボルト）を受け取る。Ｕセル１０７はセルにわたるバイアスを受
け取らないことに注意される。
これらの条件下でバイアスされると、選択されたセルはより低い抵抗値からより高い抵抗値へと変化する一方、Ｆセル、ＨセルおよびＵセルは抵抗値にさほど変化がない、いくつかの例示的なメモリセル技術がある（下記に記載）。非選択のＵメモリセルは、そうでなければこのようなセルにわたって数ボルトでバイアスされると相当量の漏れ電流をサポートするかもしれないが、バイアスがなく、したがって漏れ電流も有しないことにさらに注意されるべきである。さらに詳細に記載されるように、多くの有用なメモリアレイの実施例は、ＦセルのＨセルよりもはるかに多数のＵセルを含んでおり、このようなアレイは、他のバイアススキームよりも、そのアレイの非選択のメモリセルにおいて、漏れ電流がより著しく少なく、その結果はるかに消費電力が少ない。
図５では、例示的なマルチレベル受動素子メモリセルについての図１８０によって、このようなメモリセルをこれらのデータ状態へプログラムするのに好ましい順序とともに、データ状態の例示的な割り当てが示される。左から右へ、データ状態１９０、１９２、１９４および１９６はメモリセルの増大する抵抗を表わす。データ状態１９６は、メモリセルの初期の「ポップされていない」状態を表わし、４つのデータ状態の中で最も高い抵抗値を有する。このデータ状態１９６は、データ「１１」（すなわちＭＳＢ＝１、ＬＳＢ＝１）に好ましくは割当られる。最も低い抵抗データ状態１９０は、データ「１０」（すなわちＭＳＢ＝１、ＬＳＢ＝０）に好ましくは割当てられる。ここで遷移１８２によって表わされた初期のプログラミング動作は、メモリセルを「ポップされた」状態に変更し、結果としてデータ状態１９０、すなわち「１０」データ状態を生じる。メモリセルを「ポップする」このようなプログラミングは、順方向バイアスプログラミング動作モードを用いて達成され得る。メモリセルは、メモリセルの抵抗を増大させる逆バイアス動作モードによって、ここでは遷移１８６、１８４によってそれぞれ表わされる残った２つのデータ状態１９２、１９４のいずれかにさらにプログラミングされてもよい。このような順方向バイアスおよび逆バイアスプログラミングモードは、本願明細書にさらに（引用によって本願明細書に援用する他の説明的な材料を含んで）別記される。
初めのプログラミング動作はＬＳＢをプログラミングすると見なされる一方、第２のプログラミング動作は、ＬＳＢを保存しつつＭＳＢをプログラミングすると見られ得る。ＬＳＢおよびＭＳＢは、下記に記載されるこのようなメモリセルの読出しに関して記載されるように、メモリの別個のページに好ましくはマップされる。好ましい実施例では、ＬＳＢデータはＭＳＢページの前にプログラミングされ、ＬＳＢページは、ＭＳＢデータのプログラミング条件を決定する前に読出される。
ここで図６を参照して、図面１９８が、さまざまなデータ状態を区別するために用いられ得る基準レベルとして示される。示されるデータ割り当てでは、ＬＳＢはここではＲｅｆ２として示される単一の中間レベル基準を用いて決定され得る。メモリセルの抵抗がこのＲｅｆ２レベルより高いと判断される場合、ＬＳＢ＝１である。反対に、抵抗がこのＲｅｆ２レベルより低い場合、ＬＳＢ＝０である。
ＭＳＢは２つの基準レベルＲｅｆ１、Ｒｅｆ３を用いて判断され得る。Ｒｅｆ１レベルは０１状態と１１状態との間にあり、Ｒｅｆ３レベルは１０状態と００状態との間にある。中間レベル基準Ｒｅｆ２は用いられない。メモリセルの抵抗が「内側（inside）」すなわち２つの基準レベルの間にある（すなわち、Ｒｅｆ３レベルより高くＲｅｆ１レベルより低い）場合、ＭＳＢ＝０である。反対に、抵抗が２つの基準レベルの「外側（outside）」にある（すなわち、Ｒｅｆ３レベルより低いかまたはＲｅｆ１レベルより高い）場合、ＭＳＢ＝１である。
このようなデータ状態割り当ての１つの利点は、マルチレベルメモリセルがダウングレードされ、たとえば２ビットの情報ではなく単一の情報ビットのみを各メモリセルに格納するために用いられる場合に、明らかになる。このような場合では、ＬＳＢを判断するために単一の基準レベルが用いられてもよい。さらに、実際に用いられる２つのデータ状態は、これら２つのデータ状態の間に検知するための相当な許容誤差を与えるために、抵抗に最大の差を有する２つの状態である。この検知方法は、下記に言及される、１０５１９−１４９および１０５１９−１５２の出願に記載された実施例のうちのいくつかで有利に用いられている。
ここで図７を参照して、Ｉ−Ｖ（すなわち電流−電圧）グラフ２００は例示的な受動素子メモリセルの電流電圧関係を表わす。４本のＩ−Ｖカーブ２０２、２０４、２０６、２０８が、データ状態１９０、１９２、１９４、１９６にそれぞれ対応し、データ値１０、００、０１、１１をそれぞれ表わして示される。グラフ中で示されるように、これらの４つの状態は、選択されたビット線上に生成された電流を、図６に関して上述された抵抗基準レベルＲｅｆｌ、Ｒｅｆ２、Ｒｅｆ３にそれぞれ対応する３つの異なる基準電流レベルＩｒｅｆ１（２１２）、Ｉｒｅｆ２（２１４）、Ｉｒｅｆ３（２１６）に対して比較することにより、選択されたビット線の単一の読出電圧２１０（ＶＲＤ）を用いて判断され得る。この手法では、ビット線の電圧はＶＲＤ電圧に設定され、ビット線電流は基準電流レベル１、２、または３と比較される。ＳＢＬ上のＶＲＤ電圧は１つの安定化しか必要でないが、４つのデータ状態はすべて、３つの基準電流レベル２１２、２１４、２１６の適切な選択によって判断され得る。この方法は、１００ｎＡ以上のオーダのメモリセル電流に特に有用であり、この場合にはＩｒｅｆ１の電流の大きさはほぼ１００ｎＡであり得る。
ここで図８を参照して、Ｉ−Ｖグラフ２２０が別の手法を表わす。グラフに示されるように、４つのデータ状態は、上述された抵抗基準レベルＲｅｆ１、Ｒｅｆ２、Ｒｅｆ３にそれぞれ対応する３つの異なる読出電圧レベルＶｒｅｆ１（２２８）、Ｖｒｅｆ２（２２６）、Ｖｒｅｆ３（２２４）について、選択されたビット線上に生成された電流を単一の基準電流Ｉｒｅｆ１に対して比較することにより、選択されたビット線の単一の読出電流２２２を用いて、判断され得る。この手法では、ビット線の電圧は、３つの基準電圧２２４、２２６、２２８のうちの１つに等しい読出電圧ＶＲＤに設定され、ビット線電流は基準電流２２２と比較される。ＬＳＢを判断するためには選択されたビット線のＶＲＤ電圧の安定化は１つしか必要でないが、ＭＳＢを判断するためには選択されたビット線上のＶＲＤ電圧の安定化が２つ必要である。
単一のビット線基準電流が用いられ得るように、Ｖｒｅｆ１、Ｖｒｅｆ２およびＶｒｅｆ３読出電圧の値が操作されるならば特に有利であり、それによりこのようなバイアス条件についてセンスアンプ回路が最適化され得るようになる。この方法は特に、高抵抗状態について１００ｎＡを十分下回るような比較的低い電流を有するメモリセルに有用であり得る。なぜならば、ＶＲＤレベルを２．５ボルトまたはそれ以上にシフトすることによって、高抵抗状態の電流レベルが、図７に示される手法よりも、さらに高い値に設定されるからである。ビット線バイアス回路およびセンスアンプ回路は、より高い値のビット線電流を用いると、しばしばより容易に最適化され得る。
基準を設定する別の好ましい方法は、純粋にＩｒｅｆレベルによるわけではない。Ｉｃｅｌｌがダイオード電流変動によりセル分布にわたって指数関数的に異なるので、３つのＩｒｅｆレベルは広い範囲を横断する。センスアンプは、広範囲のＩｒｅｆ全体にわたって理想的に感度が良いわけではないであろう。したがって、図８に示されるこの方法は、より高いＶｒｅｆを最低基準に用い、より低いＶｒｅｆを最高基準に用いる。比較動作はすべて同じＩｒｅｆ値を用いることができ、したがって、Ｉｒｅｆレベルは、読出速度をより速くし、回路の複雑性をより少なくするために、第１の読出比較と第２の読出比較と
間で変わる必要はない。図９の回路は図８によって示された手法に適しており、そこでは電流比較回路３０８および３０９、ならびにＯＵＴＡが１つしか必要ではない。ＯＵＴＢ回路は必要ではない。さらに、Ｖｒｅｆレベルの適切な選択によって、Ｉｒｅｆは３つの読出値すべてに対して同じであり得、センスアンプの感度は可能な限り理想的に設計される。多くとも２つの読出サイクルしか必要でなく、上述のようにＩｒｅｆがサイクル間で変わる必要はないので、読出動作はより高速である。
図７および図８の方法は、検知プロセスにおける最大誤差範囲を生成するように、３つの区別レベルについてＩｒｅｆおよびＶｒｅｆの両方を変動させることにより、組合わせられてもよい。
図９は、選択されたメモリセル１０１へのワード線およびビット線選択経路の表示に加えて、マルチレベルメモリセルを読出すための例示的な回路位相３００を示す。この回路は、図７に記載された手法に概して対応する。ワード線選択経路３２２は、たとえば、ワード線ドライバ回路（すなわちデコーダ「ヘッド」）を通り、かつそのデコーダヘッドのためにデコードされたソース選択バスを生成するための回路へ、かつノード３２４で伝えられる接地電圧までの経路を表わす。ビット線選択経路３１８は、ビット線ドライバ回路を通る、回路を読出回路に結合するいかなるバスをも通る経路を表わす。ＳＥＬＢデータバス３１６はこの読出回路への入力を表わす。有用なデコーディング回路の付加的な詳細は、０２３−００４８および０２３−００５４の出願、０２３−００５１および０２３−００５６の出願、ならびに０２３−００５３および０２３−００５８の出願に記載され、すべて下記で参照される。
選択されたビット線の所望の読出電圧ＶＲＤは、そのゲート上でダイオード電圧バイアス信号３１５を受取るクランプ装置３１４によって与えられる。クランプ装置３１４は好ましくは本来のしきい値ＮＭＯＳ装置である。このバイアス信号３１５は、選択されたメモリセルのビット線に沿った位置の関数として変動することができ、選択されたビット線の所望の読出電圧ＶＲＤ（すなわちノード１０６）を生成するよう調整される。アクティブなローのプリチャージ信号ＸＢＬＰに応じて、選択されたビット線およびそのようなビット線を選択するデコーディング経路を含むこの位相で、さまざまなノードをプリチャージするためにプリチャージトランジスタ３０４が用いられる。電圧が、所望値またはその所望値近くで確立された後、プリチャージ信号は取除かれ、電流ミラー装置３０６は選択されたビット線に電流の負荷を与える。電流ミラーゲートノード３１２で生じた電圧は装置３０８、３１０に結合され、これはビット線電流を（同じ大きさで、または電流ミラーによって拡大縮小されて）１対の出力段にミラーリングし、その各々が、出力信号ＯＵＴＡ、ＯＵＴＢをそれぞれ生じる高電圧利得出力回路を与えるためのそれぞれの電流源３０９、３１１を有する。回路には、ノード３０２で伝えられた共通の分配された電圧によって動力が供給され、その電圧は所望の読出電圧ＶＲＤより多少高い。
この回路は、選択されたビット線に所望の読出電圧を設定することをもたらし、２つの異なる出力信号を生成するために、選択されたビット線電流を２つの異なる基準電流と同時に比較することをさらにもたらす。装置３０８および電流基準３０９を含む第１の電流コンパレータ回路と、装置３１０および電流基準３１１を含む第２の電流コンパレータ回路とによって示されるように、回路はＩｃｅｌｌを複数のＩｒｅｆ電流と同時に比較する。ＯＵＴＡおよびＯＵＴＢは、図６を参照してより詳細に上述されるように、メモリ状態を決定するために用いられる。これらの信号は、データ形成回路３２６によって組合わされてＭＳＢを生成することができる。選択されたビット線のこの電圧の単一の安定化時間で十分である。ＯＵＴＡ出力およびＯＵＴＢ出力のうち１つだけで（たとえば基準電流の異なる値を用いて）ＬＳＢを直接生成することができ、他方の出力は必要ではない。
図１０は、マルチレベルメモリセルを書込むための例示的な回路位相３５０を示す。この回路では、選択されたビット線の電圧および電流の両方が特定の値に制御される。分散された供給ノードが、順方向バイアス（すなわち設定）動作のために、バス３５２に所望の電圧バイアス（ＶＰＰ）を与える。ＰＭＯＳトランジスタ３５８に結合されたダイオード電流バイアス信号３５９は、選択されたビット線１０６に所望の電流限界を与える。プリチャージ装置３５６は、ＸＢＬＰプリチャージ信号３５７に反応して、性能を増強するために選択経路をプリチャージするよう機能する。装置３５６、３５８の両方がノード３６０に結合され、これがＳＥＬＢバス３１６に結合される。類似の回路が、逆バイアス（すなわちリセット）プログラミングのために、逆バイアス電圧および電流をビット線に供給する。分散された供給ノードが、バス３６１に所望の電圧バイアス（−ＶＲＲ）を与える。ＮＭＯＳトランジスタ３６２に結合されたダイオード電流バイアス信号３６３が、選択されたビット線に所望の電流限界を与える。プリチャージ装置３６４は、ＢＬＰプリチャージ信号３６５に反応して、選択経路をプリチャージするよう機能する。装置３６２、３６４の両方が、ＳＥＬＮバス３６７に結合されるノード３６６に結合される。
図５を参照して上述されたように、また下記に参照されるＭＡ−１６３−１の出願により詳細に記載されたように、さまざまな抵抗状態をプログラムするために複数のプログラミング動作が用いられてもよい。傾斜したプログラミングパルスの使用が、下記に参照されるＳＡＮＤ−０１１１４ＵＳ０およびＳＡＮＤ−０１１１４ＵＳ１出願に記載され、複数のセルの抵抗値を調整するための手法が、下記に参照されるＳＡＮＤ−０１１１７ＵＳ０およびＳＡＮＤ−０１１１７ＵＳ１出願に記載される。デュアルビット線ソース選定バスＳＥＬＢおよびＳＥＬＮは、下記に参照される０２３−００５１および０２３−００５６出願により詳細に記載される。有用なプログラミング技法に関する付加的な洞察が、下記に参照される米国特許番号第６，９５２，０３０号に見られる。
例示的なマルチレベルメモリセルは、金属酸化物（たとえば遷移金属酸化物）およびダイオードを有する受動素子セルを含む。他の適切なセルは、ダイオードマトリクスに抵抗材料を有するものを含む。例として、プログラム可能な金属化接続（metallization connection）、ＧＳＴ材料などの相変化抵抗器、有機材料可変抵抗器、複雑な金属酸化物、炭素重合体フィルム、ドープしたカルコゲナイドガラス、および抵抗を変更するための移動原子を包含するショットキバリヤダイオードを含む。選ばれた抵抗性材料は、一度だけプログラム可能な（ＯＴＰ）メモリセル、または何度でも書込み可能なメモリセルを与えることができる。さらに、電導が逆バイアス応力によって修正されたポリシリコンダイオードを使用することができる。
逆リセット動作のための有用なメモリセルは、Ｓ．ブラッド・ハーナー（S. Brad Herner）らへの「高密度三次元メモリセル（High-Density Three-Dimensional Memory Cell）」と題された米国特許番号第６，９５２，０３０号、および、タンメイ クマール（Tanmay Kumar）らによって２００５年９月２８日に出願され、２００７年４月２６日に米国特許出願公開番号第２００７−００９０４２５号として公表された、「調整可能な抵抗を備えたスイッチ可能な半導体メモリ素子を含むメモリセルを用いる方法（Method for Using
a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable
Resistance）」と題された米国特許出願番号第１１／２３７，１６７号にも記載される。適切な金属酸化物メモリセルは、Ｓ．ブラッド・ハーナーによる「抵抗性スイッチング酸化物または窒化物およびアンチヒューズを含むマルチレベルの不揮発性メモリセル（Multilevel Nonvolatile Memory Cell Comprising a Resistivity-Switching Oxide or Nitride and an Antifuse）」と題されて２００６年３月３１日に出願された、米国特許出願番号第１１／３９４，９０３号に示される。複数の抵抗状態をもたらすことができる相変化物質を用いる適切なメモリセルは、ロイ．Ｅ．シュナウラインらによる、「誘電体層および相変化物質を直列で含む不揮発性メモリセル（Non- Volatile Memory Cell Comprisi
ng a Dielectric Layer and a Phase Change Material in Series）」と題される米国特許出願公開番号第２００５−０１５８９５０号に示される。これらの上記に参照された開示の各々は、その全体が引用により援用される。遷移金属酸化物（たとえば、コバルトを有するものを含む）を有する他の例示的なメモリセル、およびステアリング素子のポリシリコン材料自体がスイッチ可能な抵抗物質を含むような例示的なセルは、下記に参照されるＭＡ−１６３−１の出願に記載される。
さらに、Ｓ．ブラッド・ハーナーらによって「ダイオードおよび抵抗スイッチング物質を含む書換可能なメモリセル（Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material）」と題されて２００５年５月９日に出願され、２００６年１１月９日に米国特許出願公開番号第２００６−０２５０８３６号として公表された米国特許出願番号第１１／１２５，９３９号は、酸化ニッケルなどの酸化物に直列なダイオードを組込んだ有用な書換可能なメモリセルを開示し、そこではメモリセルの抵抗は、低抵抗状態から高抵抗状態へ、および高抵抗状態から低抵抗状態へ、繰り返しスイッチされることができる。Ｓ．ブラッド・ハーナーらによって「ダイオードおよび抵抗スイッチング物質を含む不揮発性メモリセル（Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material）」と題されて２００６年３月３１日に出願され、２００６年１１月９日に米国特許出願公開番号第２００６−０２５０８３７号として公表された米国特許出願番号第１１／３９５，９９５号は、順方向バイアスを用いて設定され、逆バイアスを用いてリセットされる、ＯＴＰマルチレベルメモリセルを開示する。これらの上記に参照された開示の各々は、その全体が引用により援用される。
例示的なマルチレベルメモリセルは、前述の米国特許出願番号第１１／２３７，１６７号および下記に参照されるＭＡ−１６３−１の出願に記載される。
本発明を実施するのに有用となり得る例示的な受動素子メモリセルおよび関連する不揮発性メモリ構造が以下の文書に記載され、各々はその全体が引用によって本願明細書に援用される：マーク Ｇ．ジョンソン（Mark G. Johnson）らへの「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよびその製造方法（Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication）」と題された米国特許番号第６，０３４，８８２号；Ｎ ジョアン ナール（N. Johan Knall）らへの「３次元のメモリアレイおよびその製造方法（Three Dimensional Memory Array and Method of
Fabrication）」と題された米国特許番号第６，４２０，２１５号；マーク Ｇ．ジョンソンらへの「垂直に積み重ねられたフィールドプログラマブル不揮発性メモリおよびその製造方法（Vertically-Stacked, Field Programmable, Nonvolatile Memory and Method of Fabrication）」と題された米国特許番号第６，５２５，９５３号；
マイケル ビボダ（Michael Vyvoda）らへの「マルチビットデジタルデータを格納するためのデジタルメモリ方法およびシステム（Digital Memory Method and System for Storing Multiple-Bit Digital Data）」と題された米国特許番号第６，４９０，２１８号；マイケル ビボダらへの「能動素子における電気的に分離されたピラー（Electrically Isolated Pillars in Active Devices）」と題された米国特許番号第６，９５２，０４３号；および、Ｓ．ブラッド ハーナーらによる「高インピーダンス状態および低インピーダンス状態を有する誘電性アンチヒューズのない不揮発性メモリセル（Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States）」と題された米国特許出願公開番号第ＵＳ２００５−００５２９１５号、である。
以下の出願は各々２００６年７月３１日に出願され、本発明を実施するのに有用となり得るメモリセル構造、回路、システムおよび方法を記載し、その各々はその全体が引用によって本願明細書に援用される：ロイ シュナウラインおよびタンメイ クマールによる「マルチユースメモリセルおよびメモリアレイ（Multi-Use Memory Cell and Memory Arr
ay）」と題された米国特許出願番号第１１／４９６，９８５号（「１０５１９−１４１」の出願）；ロイ シュナウラインおよびタンメイ クマールによる「マルチユースメモリセルおよびメモリアレイを用いる方法（Method for Using a Multi-Use Memory Cell and
Memory Array）」と題された米国特許出願番号第１１／４９６，９８４号（「１０５１９−１５０」の出願）；ロイ シュナウラインによる「混合用途メモリアレイ（Mixed-Use Memory Array）」と題された米国特許出願番号第１１／４９６，８７４号（「１０５１９−１４２」の出願）；ロイ シュナウラインによる「混合用途メモリアレイを用いる方法（Method for Using a Mixed-Use Memory Array）」と題された米国特許出願番号第１１／４９６，９８３号（「１０５１９−１５１」の出願）；ロイ シュナウラインおよびクリストファー ぺティ（Christopher Petti）による「異なるデータ状態を備えた混合用途メモリアレイ（Mixed-Use Memory Array With Different Data States）」と題された米国特許出願番号第１１／４９６，８７０号（「１０５１９−１４９」の出願）；ロイ
シュナウラインおよびクリストファー ぺティによる「異なるデータ状態を備えた混合用途メモリアレイを用いる方法（Method for Using a Mixed-Use Memory Array With Different Data States）」と題された米国特許出願番号第１１／４９７，０２１号（「１０５１９−１５２」の出願）；ロイ シュナウラインによる「不揮発性メモリにおける制御されたパルス動作（Controlled Pulse Operations in Non-Volatile Memory）」と題された米国特許出願番号第１１／４６１,３９３号（「ＳＡＮＤ−０１１１４ＵＳ０」の出願）；ロイ シュナウラインによる「不揮発性メモリにおける制御されたパルス動作のためのシステム（Systems for Controlled Pulse Operations in Non-Volatile Memory）」と題された米国特許出願番号第１１／４６１，３９９号（「ＳＡＮＤ−０１１４ＵＳ１）」の出願）；ロイ シュナウラインおよびクリストファー Ｊ．ぺティによる「高帯域の一度だけのフィールドプログラマブルメモリ（High Bandwidth One-Time Field- Programmable Memory）」と題された米国特許出願番号第１１／４６１，４１０号（「ＳＡＮＤ−０１１１５ＵＳ０」の出願）；ロイ シュナウラインおよびクリストファー Ｊ．ぺティによる「高帯域の一度だけのフィールドプログラマブルメモリのためのシステム（Systems for High Bandwidth One-Time Field-Programmable Memory）」と題された米国特許出願番号第１１／４６１，４１９号（「ＳＡＮＤ−０１１１５ＵＳ１」の出願）；ロイ シュナウラインおよびタンメイ クマールによる「不揮発性メモリにおける逆バイアス調整動作（Reverse Bias Trim Operations in Non-Volatile Memory）」と題された米国特許出願番号第１１／４６１，４２４号（「ＳＡＮＤ−０１１１７ＵＳ０」の出願）；ロイ シュナウラインおよびタンメイ クマールによる「不揮発性メモリにおける逆バイアス調整動作のためのシステム（Systems for Reverse Bias Trim Operations in Non- Volatile Memory）」と題された米国特許出願番号第１１／４６１，４３１号（「ＳＡＮＤ−０１１１７ＵＳ１」の出願）；タンメイ クマール、Ｓ．ブラッド ハーナー、ロイ Ｅ．シュナウライン、クリストファー Ｊ．ぺティによる「調整可能な抵抗を備えたスイッチ可能な半導体メモリ素子を含むメモリセルを用いる方法（Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance）」と題された米国特許出願番号第１１／４９６，９８６号（「ＭＡ−１６３−１」の出願）；ルカ Ｇ．ファソーリ（Luca G. Fasoli）、クリストファー Ｊ．ぺティおよびロイ Ｅ．シュナウラインによる「可逆的な極性ワード線およびビット線デコーダを組込んだ受動素子メモリアレイ（Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders）」と題された米国特許出願番号第１１／４６１，３３９号（「０２３−００４８」の出願）；ルカ Ｇ．ファソーリ、クリストファー Ｊ．ぺティおよびロイ Ｅ．シュナウラインによる「可逆的な極性ワード線およびビット線デコーダを組込んだ受動素子メモリアレイを用いる方法（Method for Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders）」と題された米国特許出願番号第１１／４６１，３６４号（「０２３−００５４」の出願）；ロイ Ｅ．シュナウライン、タイラー ソープ（Tyler Thorp）、ルカ Ｇ．ファソーリ、による「マルチレベル受動素子メモリセルアレイを読出すための機器（Ap
paratus for Reading a Multi-Level Passive Element Memory Cell Array）」と題された米国特許出願番号第１１／４６１，３４３号（「０２３−００４９」の出願）；ロイ Ｅ．シュナウライン、タイラー ソープ、およびルカ Ｇ．ファソーリによる「マルチレベル受動素子メモリセルアレイを読出す方法（Method for Reading a Multi-Level Passive Element Memory Cell Array）」と題された米国特許出願番号第１１／４６１，３６７号（「０２３−００５５」の出願）；ロイ Ｅ．シュナウラインおよびルカ Ｇ．ファソーリによる「読出／書込回路をメモリアレイに結合するための２重のデータ依存バス（Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array）」と題された米国特許出願番号第１１／４６１，３５２号（「０２３−００５１」の出願）；ロイ Ｅ．シュナウラインおよびルカ Ｇ．ファソーリによる「読出／書込回路をメモリアレイに結合するための２重のデータ依存バスを用いる方法（Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array）」と題された米国特許出願番号第１１／４６１，３６９号（「０２３−００５６」の出願）；ロイ Ｅ．シュナウライン、ルカ Ｇ．ファソーリ、およびクリストファー Ｊ．ぺティによる「メモリアレイブロック選択のための２つのデータバスを組込んだメモリアレイ（Memory Array Incorporating Two Data Busses for Memory Array Block Selection）」と題された米国特許出願番号第１１／４６１，３５９号（「０２３−００５２」の出願）；ロイ Ｅ．シュナウライン、ルカ Ｇ．ファソーリ、およびクリストファー Ｊ．ぺティによる「メモリアレイブロック選択のための２つのデータバスを用いる方法（Method for
Using Two Data Busses for Memory Array Block Selection）」と題された米国特許出願番号第１１／４６１，３７２号（「０２３−００５７」の出願）；ロイ Ｅ．シュナウラインおよびルカ Ｇ．ファソーリによる「ブロック選択可能なメモリアレイのための階層的ビット線バイアスバス（Hierarchical Bit Line Bias Bus for Block Selectable Memory Array）」と題された米国特許出願番号第１１／４６１，３６２号（「０２３−００５３」の出願）；ならびに、ロイ Ｅ．シュナウラインおよびルカ Ｇ．ファソーリによる「階層的ビット線バイアスバスをブロック選択可能なメモリアレイに用いる方法（Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array）」と題された米国特許出願番号第１１／４６１，３７６号（「０２３−００５８」の出願）、である。
好ましくは、メモリアレイはセグメント化されたワード線アーキテクチャと、好ましくは３Ｄアレイとを含む。ある実施例では所与のワード線層上のワード線は単一のビット線層上のビット線に関連付けられる一方、ある実施例では、所与のワード線層上のワード線は、いわゆる「半分ミラーリングされた」構成で２つのビット線層間で共有されている（すなわち単一のワード線層および２つのビット線層が２つのメモリ面を規定する）。このようなメモリアレイ構造は、米国特許番号第６，８７９，５０５号においてさらに記載され、その開示は、引用によってその全体が本願明細書によって援用される。
上部、左、下部および右などの名称がメモリアレイの４つの側のための便利な記述語にすぎないことが認識されるべきである。ブロックのワード線セグメントは、水平に配向されたワード線セグメントの２つの相互に指状のグループとして実現されることができ、ブロックのビット線は、垂直に配向されたワード線セグメントの２つの相互に指状のグループとして実現されることができる。ワード線またはビット線のそれぞれのグループは、アレイの４つの側のうち１つにおいて、それぞれのデコーダ／ドライバ回路およびそれぞれのセンス回路が与えられ得る。
そのようなデコーディングの階層的レベルを含む適切な行回路および列回路、デコードされたバスのためのバイアス回路組織、ならびに関連するサポート回路は、「２重の目的のドライバ装置を備えたメモリアレイ線ドライバを利用するマルチヘッドのデコーダ構造（Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual Pu
rpose Driver Device）」と題された、ロイ Ｅ．シュナウラインおよびマシュー Ｐ．クローリー（Matthew P. Crowley）への米国特許番号第６，８５６，５７２号、「極小レイアウトピッチを有するアレイ線の接続に特に適したツリーデコーダ構造（Tree Decoder
Structure Particularly Well-Suited to Interfacing Array Lines Having Extremely Small Layout Pitch）」と題された、ロイ Ｅ．シュナウラインおよびマシュー Ｐ．クローリーへの米国特許番号第６，８５９，４１０号、「デュアルモードデコーダ回路、これを組込んだＩＣメモリーアレイ、および関連する動作方法（Dual-Mode Decoder Circuit, Integrated Circuit Memory Array Incorporating Same, and Related Methods of Operation）」と題された、ケネス Ｋ ソー（Kenneth K. So）らによって２００４年１２月３０日に出願され、２００６年７月６日に米国特許出願公開番号第２００６−０１４５１９３号として公表された米国特許出願番号第１１／０２６，４９３号；ならびに、ルカ
Ｇ．ファソーリらによる「マルチヘッドデコーダのマルチレベルを用いた密なメモリアレイの階層的デコーディングのための機器および方法（Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed
Decoders）」と題された米国特許出願公開番号第２００６−０１４６６３９Ａｌ号に記載される。これら列記された文書の各々の開示は、その全体が引用によって本願明細書に援用される。さらに、付加的な有用な列選択回路および行選択回路は、０２３−００４８および０２３−００５４出願で、０２３−００５１および０２３−００５６の出願、０２３−００５２および０２３−００５７の出願、０２３−００５３および０２３−００５８の出願に記載され、すべてが上記で参照されている。
ミラーリングされていないメモリアレイ（たとえば単一のビット線層のみに関連付けられたワード線層）は、ルカ Ｇ．ファソーリらによる「メモリアレイにブロック冗長性を組込む方法および機器（Method and Apparatus for Incorporating Block Redundancy in
a Memory Array）」と題され、２００５年３月３１日に出願された、米国特許出願番号第１１／０９５，９０７号、現在の米国特許番号第７，１４２，４７１号に記載され、その開示はその全体が引用によって本願明細書に援用される。
本願明細書に用いられるように、行は、メモリベイ全体にわたって（そうでなければストライプ全体にわたって）延在し、多くのワード線を含む。本願明細書に用いられるように、「概して複数のアレイブロックにまたがっている」バスまたは線は、最後のブロック（たとえば所与のバスが結合されていない最後のブロック）を除いてすべてにまたがるようなものなど、ほとんどすべてのアレイブロックにまたがるものを含む。本願明細書に用いられるように、「選択されたビット線を第１のバスに結合する」とは、このような選択されたビット線それぞれを第１のバスの対応するバス線それぞれに結合することを意味する。本願明細書に用いられるように、ワード線（たとえばワード線セグメントを含む）およびビット線は通常直交するアレイ線を表わし、少なくとも読出動作中にワード線が駆動され、ビット線が検知されるという、当該技術における一般的仮定に概して従う。さらに、本願明細書に用いられるように、「グローバルな線」（たとえばグローバルな選択された線）は、１つを越えるメモリブロックにまたがるアレイ線であるが、そのようなグローバルな線がメモリアレイ全体にわたって、または実質的に集積回路全体にわたって横断しなければならないと示唆するような特定的な推論を引出すべきではない。本願明細書に用いられるように、「基準電流に比較して電流を検知する」ことは、「検知される」電流が基準電流よりも大きいか小さいかを決定することを意味するように取られる。
本願明細書に用いられるように、受動素子メモリアレイは複数の２端末のメモリセルを含み、各々は関連付けられたＸ線（たとえばワード線）および関連付けられたＹ線（たとえばビット線）の間に接続される。そのようなメモリアレイは二次元（平面）アレイであっても、またはメモリセルの面が１つを超える三次元アレイであってもよい。そのようなメモリセルは各々、逆方向（すなわちカソードからアノードへ）の電流が順方向の電流よ
りも小さい、非線形の伝導率を有する。受動素子メモリアレイは、一度だけプログラム可能な（すなわち一度書込める）メモリアレイ、または読出／書込（すなわち何度も書込める）メモリアレイであってもよい。
そのような受動素子メモリセルは、ある方向に電流を導く電流操縦素子、および状態（たとえばヒューズ、アンチヒューズ、キャパシタ、抵抗素子など）を変更することができる別の構成要素を有すると概して見なされる。記憶素子のプログラミング状態は、記憶素子が選択されているとき、電流の流れまたは電圧降下を検知することにより読出すことができる。
さまざまな図のさまざまなアレイ線の指向性は、アレイにおける交差する線の２つのグループの説明を容易にするために便利であるにすぎない。本願明細書に用いられるように、集積回路メモリアレイは、一緒に、または隣接してパッケージされた、１つを越える集積回路装置ではなく、モノリシックな集積回路構造である。
明瞭にするために、本願明細書に記載された実現例の型通りの機構のすべてが示され、記載されるとは限らない。本願明細書のブロック図は、ブロックを接続する単一のノードの用語を用いて記載される。それにもかかわらず、コンテキストによって必要とされると、このような「ノード」は、差分信号を伝えるための実際には１対のノードを表わし、またはいくつかの関連する信号を伝達するための、もしくはデジタルワードを形成する複数の信号もしくは他のマルチビット信号を伝達するための、複数の別個のワイヤ（たとえばバス）を表わし得ることが認識されるべきであある。
回路および物理構造が一般に推定される一方、近代の半導体設計および製造においては、物理構造および回路が、その後の設計、テストまたは製造段階、および結果的な製造された半導体集積回路での使用に適したコンピュータ読取可能な記述的形式で具体化され得ることがよく認識されている。したがって、従来の回路または構造に向けられた請求項は、媒体で具体化されたか、または対応する回路および／または構造の製造、テスト、もしくは設計の修正を可能にする適切な読取機設備と組合わせたかにかかわらず、その特定の言語と一致し、コンピュータ読取可能なエンコーディングおよびその表示で読出す。本発明は、回路、関連する方法または動作、このような回路を作るための関連する方法、およびこのような回路および方法のコンピュータ読取可能な媒体エンコーディングを、そのすべてが本願明細書に記載され、添付の請求項に規定されるように含むと考えられる。本願明細書に用いられるように、コンピュータ読取可能な媒体は、少なくともディスク、テープ、または他の磁気的、光学的、半導体（たとえばフラッシュメモリカード、ＲＯＭ）、もしくは電子的な媒体およびネットワーク、ワイヤ線、ワイヤレスまたは他の通信媒体を含む。回路のエンコーディングは、回路概略情報、物理レイアウト情報、挙動シミュレーション情報、および／または、回路が表わされ、通信され得るあらゆる他のエンコーディングを含み得る。
前述の詳細な説明は、本発明の多くの可能な実現例のいくつかを記載したにすぎない。この理由により、この詳細な説明は、制限としてではなく例示として意図される。本願明細書に開示された実施例の変形例および修正例は、本発明の範囲および精神から逸脱することなく、本願明細書に述べられた説明に基づく。本発明の範囲を規定するように意図されるのは、すべての等価物を含む下記の請求項だけである。さらに、上述の実施例はさまざまな組合わせと同様に単独で用いられるよう特に考慮される。したがって、他の実施例、変形例、および本願明細書に記載されない改良は、本発明の範囲から必ずしも排除されない。

Claims (62)

  1. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイと、
    選択されたビット線における基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて、その選択されたビット線における電流を検知することにより、メモリセル状態を区別するための手段とを含む、集積回路。
  2. 第１および第４のメモリセル状態は、第１のデータビットの１つの値に関連付けられ、第２および第３のメモリセル状態は、第１のデータビットの別の値に関連付けられ、
    第１および第２のメモリセル状態は、第２のデータビットの１つの値に関連付けられ、第３および第４のメモリセル状態は、第２のデータビットの別の値に関連付けられる、請求項１に記載の集積回路。
  3. 第１のデータビットは最上位ビット（ＭＳＢ）を含み、第２のデータビットは最下位ビット（ＬＳＢ）を含み、
    第１、第２、第３、および、第４のメモリセル状態は、データ状態１１、０１、００、および１０に対応する、請求項２に記載の集積回路。
  4. 第１および第２のデータビットは別個のユーザ動作に関連付けられている、請求項２に記載の集積回路。
  5. 第１および第２のデータビットは別個のメモリページに対応する、請求項４に記載の集積回路。
  6. 区別するための手段は、
    少なくとも２つの異なる基準電流レベルに比較して、選択されたビット線上の電流を検知するための手段を含む、請求項１に記載の集積回路。
  7. 区別するための手段はさらに、
    選択されたビット線を読出バイアス電圧でバイアスするための手段と、
    選択されたビット線を、第１の基準電流レベルに比較して検知し、かつ第２の基準電流レベルに比較して検知するための手段と、
    第１および第２の基準電流レベルに比較して検知された、選択されたビット線電流上の電流の関数として、第１のデータビットのための読出データ値を生成するための手段とを含む、請求項６に記載の集積回路。
  8. 検知のための手段は、選択されたビット線電流を第１および第２の基準電流レベルに比較して同時に検知するよう構成される、請求項７に記載の集積回路。
  9. 第１のデータビットのための読出データ値を生成するための手段は、
    検知された選択されたビット線電流が第１と第２の基準電流レベルの間にある場合、第１のデータビットのための第１の読出データ値を生成するよう、さらに
    検知された選択されたビット線電流が第１と第２の基準電流レベルの外にある場合、第１のデータビットのための第２の読出データ値を生成するよう、構成される、請求項７に記載の集積回路。
  10. 区別するための手段は、
    選択されたビット線上の電流を、選択されたビット線上の少なくとも２つの異なる読出
    バイアス電圧について検知することにより、メモリセル状態を区別するための手段を含む、請求項１に記載の集積回路。
  11. それぞれの時間に、第１の読出バイアス電圧および第２の読出バイアス電圧で選択されたビット線をバイアスするための手段と、
    第１および第２の読出バイアス電圧の各々について、それぞれの基準電流レベルに比較して、選択されたビット線上の電流を検知するための手段と、
    第１および第２の読出バイアス電圧について、選択されたビット線上の検知された電流の関数として、第１のデータビットのための読出データ値を生成するための手段とを含む、請求項１０に記載の集積回路。
  12. 第１および第２の読出バイアス電圧に対応するそれぞれの基準電流レベルは値において実質的に同一である、請求項１１に記載の集積回路。
  13. 請求項１に記載の集積回路をエンコードするコンピュータ読出可能な媒体。
  14. 請求項１に記載の集積回路を含む、パッケージされたモジュール。
  15. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイと、
    選択されたビット線を読出バイアス電圧でバイアスするよう構成されたビット線バイアス回路と、
    選択されたワード線を選択されたワード線電圧でバイアスするよう構成されたワード線バイアス回路と、
    選択されたビット線上の、第１の基準電流レベルに比較した電流、および第２の基準電流レベルに比較した電流をそれぞれ示す、第１の信号および第２の信号を生成するよう構成された検知回路と、
    第１のデータビットについて読出データ値を第１および第２の信号の関数として生成するよう構成されたデータ形成回路を含む、集積回路。
  16. 検知回路は、第１の信号および第２の信号を同時に生成するよう構成される、請求項１５に記載の集積回路。
  17. データ形成回路は、
    第１および第２の信号が、第１および第２の基準電流レベルの間にある検知された選択されたビット線に対応する場合に、第１のデータビットのために第１の読出データ値を生成するよう、
    第１および第２の信号が、第１および第２の基準電流レベルの外にある検知された選択されたビット線に対応する場合に、第１のデータビットのために第２の読出データ値を生成するよう、構成される、請求項１５に記載の集積回路。
  18. 第１の基準電流レベルは第１および第２の抵抗状態の中間点に、かつ第２の基準電流レベルは第３および第４の抵抗状態の中間点に、それぞれ対応する、請求項１７に記載の集積回路。
  19. 検知回路は、第３の基準電流レベルに比較した、選択されたビット線上の電流を示す第３の信号を生成するよう構成され、さらに
    データ形成回路は、第２のデータビットのための読出データ値を第３の信号の関数として生成するよう構成される、請求項１５に記載の集積回路。
  20. データ形成回路は、
    第３の信号が、第３の基準電流レベルよりも小さい検知された選択されたビット線電流に対応する場合、第２のデータビットのために第１の読出データ値を生成するよう、さらに
    第３の信号が、第３の基準電流レベルより大きい検知された選択されたビット線電流に対応する場合、第２のデータビットのために第２の読出データ値を生成するよう、構成される、請求項１９の集積回路。
  21. 第１および第２のデータビットは別個のユーザ動作に関連付けられている、請求項１９に記載の集積回路。
  22. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイと、
    選択されたワード線を選択されたワード線電圧でバイアスするよう構成されたワード線バイアス回路と、
    選択されたビット線を、時には第１の読出バイアス電圧でバイアスするよう、かつ、選択されたビット線を、時には第２の読出バイアス電圧でバイアスするよう構成された、ビット線バイアス回路と、
    第１の読出バイアス電圧においてバイアスされると、第１の基準電流レベルに比較した、選択されたビット線の電流を示す第１の信号を生成し、第２の読出バイアス電圧においてバイアスされると、第２の基準電流レベルに比較した、選択されたビット線の電流を示す第２の信号を生成するよう構成された検知回路と、
    第１のデータビットの読出データ値を第１および第２の信号の関数として生成するよう構成されたデータ形成回路とを含む、集積回路。
  23. 第１および第２の基準電流レベルは値において実質的に同一である、請求項２２に記載の集積回路。
  24. 第１は読出バイアス電圧は第２の読出バイアス電圧よりも高く、第１の基準電流レベルは第２の基準電流レベルに等しいかより低い、請求項２２に記載の集積回路。
  25. 第１の読出バイアス電圧は第２の読出バイアス電圧より高く、
    前記データ形成回路は、
    第１および第２の信号が、第２の基準電流レベルよりも低い検知された選択されたビット線電流に対応し、かつ第１の基準電流レベルよりも高い検知された選択されたビット線電流にさらに対応する場合に、第１のデータビットのために第１の読出データ値を生成するよう、さらに
    そうでなければ第１のデータビットについて第２の読出データ値を生成するよう、構成された、請求項２２に記載の集積回路。
  26. ビット線バイアス回路は、選択されたビット線を時には第３の読出バイアス電圧でバイアスするよう構成され、
    検知回路は、第３の基準電流レベルに比較した、選択されたビット線上の電流を示す第３の信号を生成するよう構成され、
    データ形成回路は、第２のデータビットのために第３の信号の関数として読出データ値を生成するよう構成される、請求項２２に記載の集積回路。
  27. 第１および第２のデータビットは別個のユーザ動作に関連付けられている、請求項２６
    に記載の集積回路。
  28. 第１、第２、および第３の電流レベルは値において実質的に同一である、請求項２６に記載の集積回路。
  29. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを読出すための方法であって、前記方法は、
    選択されたビット線上の基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて選択されたビット線上の電流を検知することにより、メモリセル状態を区別するステップを含む、方法。
  30. 第１および第４メモリセル状態を第１のデータビットの１つの値に関連づけ、第２および第３メモリセル状態を第１のデータビットの別の値に関連づけるステップと、
    第１および第２のメモリセル状態を第２のデータビットの１つの値に関連づけ、第３および第４メモリセル状態を第２のデータビットの別の値に関連づけるステップとを含む、請求項２９に記載の方法。
  31. 第１のデータビットは最上位ビット（ＭＳＢ）を含み、第２のデータビットは最下位ビット（ＬＳＢ）を含み、
    第１、第２、第３、および、第４のメモリセル状態はデータ状態１１、０１、００、および１０に対応する、請求項３０に記載の方法。
  32. 第１および第２のデータビットは別個のユーザ動作に関連付けられている、請求項３０に記載の方法。
  33. 第１および第２のデータビットは別個のメモリページに対応する、請求項３２に記載の方法。
  34. 少なくとも２つの異なる基準電流レベルに比較して、選択されたビット線上の電流を検知することにより、メモリセル状態を区別するステップをさらに含む、請求項２９に記載の方法。
  35. 選択されたビット線を読出バイアス電圧でバイアスするステップと、
    第１の基準電流レベルに比較して、かつ第２の基準電流レベルに比較して、選択されたビット線電流を検知するステップと、
    第１および第２の基準電流レベルに比較して検知された、選択されたビット線電流上の電流の関数として、第１のデータビットについて読出データ値を生成するステップとをさらに含む、請求項３４に記載の方法。
  36. 選択されたビット線を、第１および第２の基準電流レベルに比較して同時に検知するステップをさらに含む、請求項３５に記載の方法。
  37. 読出データ値を生成するステップは、
    検知された選択されたビット線電流が第１および第２の基準電流レベルの間にある場合に第１のデータビットについて第１読出データ値を生成し、検知された選択されたビット線電流が第１および第２の基準電流レベルの外にある場合に第１のデータビットについての第２の読出データ値を生成するステップを含む、請求項３５に記載の方法。
  38. 選択されたビット線上の電流を、選択されたビット線上の少なくとも２つの異なる読出
    バイアス電圧について検知することによりメモリセル状態を区別するステップをさらに含む、請求項２９に記載の方法。
  39. 選択されたビット線を、それぞれの時に、第１の読出バイアス電圧および第２の読出バイアス電圧でバイアスするステップと、
    第１および第２の読出バイアス電圧の各々について、それぞれ基準電流レベルに比較して選択されたビット線上の電流を検知するステップと、
    第１および第２の読出バイアス電圧について、第１のデータビットのための読出データ値を、選択されたビット線上の検知された電流の関数として生成するステップとを含む、請求項３８に記載の方法。
  40. 第１および第２の読出バイアス電圧に対応するそれぞれの基準電流レベルは値において実質的に同一である、請求項３９に記載の方法。
  41. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイを読出す方法であって、前記方法は、
    選択されたビット線を読出バイアス電圧でバイアスするステップと、
    選択されたワード線を選択されたワード線電圧でバイアスするステップと、
    選択されたビット線上の、第１の基準電流レベルに比較した電流、および第２の基準電流レベルに比較した電流をそれぞれ示す、第１の信号および第２の信号を生成するステップと、
    第１のデータビットについて読出データ値を第１および第２の信号の関数として生成するステップとを含む、方法。
  42. 第１および第２の信号を同時に生成するステップを含む、請求項４１に記載の方法。
  43. 読出データ値を生成するステップは、
    第１の基準電流レベルと第２の基準電流レベルとの間にある検知された選択されたビット線電流に第１および第２の信号が対応する場合に第１のデータビットについての第１読出データ値を生成し、第１の基準電流レベルと第２の基準電流レベルとの外にある検知された選択されたビット線に第１および第２の信号が対応する場合、第１のデータビットについて第２の読出データ値を生成するステップを含む、請求項４１に記載の方法。
  44. 第１の基準電流レベルは第２の抵抗状態の中間点に、かつ第２の基準電流レベルは第３および第４の抵抗状態間の中間点に、それぞれ対応する、請求項４３に記載の方法。
  45. 第３の基準電流レベルに比較した、選択されたビット線上の電流を示す第３の信号を生成するステップと、
    第２のデータビットについて読出データ値を第３の信号の関数として生成するステップとをさらに含む、請求項４１に記載の方法。
  46. 第２のデータビットについて読出データ値を生成するステップは、
    第３の信号が第３の基準電流レベルよりも低い検知された選択されたビット線に対応する場合、第２のデータビットについて第１の読出データ値を生成し、第３の信号が第３の基準電流レベルよりも高い検知された選択されたビット線電流に対応する場合、第２のデータビットについて第２の読出データ値を生成するステップを含む、請求項４５に記載の方法。
  47. 第３の電流レベルは、第２および第３の抵抗状態の中間点に対応する、請求項４６に記
    載の方法。
  48. 第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを読出す方法であって、前記方法は、
    選択されたワード線を選択されたワード線電圧でバイアスするステップと、
    選択されたビット線を第１の読出バイアス電圧でバイアスするステップと、
    第１の読出バイアス電圧でバイアスされると、第１の基準電流レベルに比較した、選択されたビット線上の電流を示す第１の信号を生成するステップと、
    選択されたビット線を第２の読出バイアス電圧でバイアスするステップと、
    第２の読出バイアス電圧でバイアスされると、第２の基準電流レベルに比較した、選択されたビット線上の電流を示す第２の信号を生成するステップと、
    第１のデータビットについて第１および第２信号の関数として読出データ値を決定するステップとを含む、方法。
  49. 第１および第２の基準電流レベルは値において実質的に同一である、請求項４８に記載の方法。
  50. 第１の読出バイアス電圧は第２の読出バイアス電圧よりも高く、第１の基準電流レベルは第２の基準電流レベルに等しいかより低い、請求項４８に記載の方法。
  51. 第１の読出バイアス電圧は第２の読出バイアス電圧よりも高く、
    第１のデータビットについて第１の読出データ値を決定する前記ステップは、
    第１および第２の信号が第２の基準電流よりも小さい検知された選択されたビット線電流に対応する場合、かつ第１の基準電流よりも大きい検知された選択されたビット線電流にさらに対応する場合、第１のデータビットについて読出データ値を生成するステップと、
    そうでなければ第１のデータビットについて第２の読出データ値を生成するステップとを含む、請求項４８に記載の方法。
  52. 選択されたビット線を第３の読出バイアス電圧でバイアスするステップと、
    第３の基準電流レベルに比較した、選択されたビット線上の電流を示す第３の信号を生成するステップと、
    第２のデータビットについて第３の信号の関数として読出データ値を決定するステップとを含む、請求項４８に記載の方法。
  53. 第１および第２のデータビットは別個のユーザ動作に関連付けられている、請求項５２に記載の方法。
  54. 第１、第２、および第３の基準電流レベルは値において実質的に同一である、請求項５２に記載の方法。
  55. メモリ製品を作る方法であって、前記方法は、
    第１、第２、第３、および第４の低下する抵抗レベルにそれぞれ対応する、第１、第２、第３、および第４のメモリセル状態を有するマルチレベル受動素子メモリセルを含むメモリアレイを形成するステップと、
    選択されたビット線上の基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて、その選択されたビット線上の電流を検知することにより、メモリセル状態を区別するよう構成されたデータ回路を形成するステップとを含む、方法。
  56. 第１および第４のメモリセル状態は第１のデータビットの１つの値に関連付けられ、第２および第３メモリセル状態は第１のデータビットの別の値に関連付けられ、
    第１および第２のメモリセル状態は、第２のデータビットの１つの値に関連付けられ、第３および第４メモリセル状態は、第２のデータビットの別の値に関連付けられる、請求項５５に記載の方法。
  57. 第１のデータビットは最上位ビット（ＭＳＢ）を含み、第２のデータビットは最下位ビット（ＬＳＢ）を含み、
    第１、第２、第３、および、第４のメモリセル状態は、データ状態１１、０１、００、および１０に対応する、請求項５６に記載の方法。
  58. 第１および第２のデータビットは別個のユーザ動作に関連付けられている、請求項５６に記載の方法。
  59. 第１および第２のデータビットは別個のメモリページに対応する、請求項５８の方法。
  60. 少なくとも２つの異なる基準電流レベルに比較して、選択されたビット線上の電流を検知するよう構成されたデータ回路を形成するステップをさらに含む、請求項５５に記載の方法。
  61. 選択されたビット線上の少なくとも２つの異なる読出バイアス電圧について、選択されたビット線上の電流を検知するよう構成されたデータ回路を形成するステップをさらに含む、請求項５５に記載の方法。
  62. メモリ製品はパッケージされたモジュールを含む、請求項５５に記載の方法。
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