JP2010157306A - 相変化メモリセルの低ストレスマルチレベル読み取り方法及びマルチレベル相変化メモリデバイス - Google Patents

Abstract

【課題】相変化メモリセルのマルチレベル読み取り方法及びマルチレベル相変化メモリデバイスを提供する。
【解決手段】ビットライン９及びＰＣＭセル２が最初に選択され、その選択されたビットラインに第１バイアス電圧（Ｖ_BL、Ｖ₀₀）が印加される。第１バイアス電圧に応答してその選択されたビットラインに流れる第１読み取り電流（Ｉ_RD00）が第１基準電流（Ｉ₀₀）と比較される。第１基準電流は、選択されたＰＣＭセルがリセット状態にあるときは第１読み取り電流が第１基準電流より低く、さもなければ、それより高いというものである。第１読み取り電流と第１基準電流との比較に基づきその選択されたＰＣＭセルがリセット状態にあるかどうか決定する。リセット状態にない場合は、第１バイアス電圧より大きい第２バイアス電圧（Ｖ_BL、Ｖ₀₁）が、選択されたビットライン９に印加される。
【選択図】図１

Description

本発明の実施形態は、相変化メモリセルの低ストレスマルチレベル読み取り方法及びマルチレベル相変化メモリデバイスに係る。

既に知られているように、相変化メモリとは、材料の２つの異なる結晶構造に関連した個別の電気的特性を有する２つの相、即ちアモルファスの無秩序相と、結晶又は多結晶の秩序相との間でスイッチングする特性を有する種類の材料を使用するものである。従って、２つの相は、著しく異なる値の抵抗率に関連付けられる。

現在では、カルコゲナイド又はカルコゲニック材料と称されるＴｅ又はＳｅのような、周期律表のＶＩ族の元素の合金を、相変化メモリセルに好都合に使用することができる。現在最も有望なカルコゲナイドは、Ｇｅ、Ｓｂ及びＴｅの合金（Ｇｅ₂Ｓｂ₂Ｔｅ₅）から形成され、これは、ＧＳＴとも称されるもので、オーバーライト可能なディスク上に情報を記憶するために現在広く使用されると共に、大量記憶装置としても提案されている。

カルコゲナイドでは、材料がアモルファス（より抵抗性の）相から結晶（より導電性の）相へ及びそれとは逆に通過するときに抵抗率の大きさが２桁以上変化する。

相変化は、温度を局部的に高めることで得ることができる。１５０℃より低いと、両相は安定している。アモルファス状態から出発し、温度を２００℃より上げると、晶子が迅速に核生成し、そして材料を結晶化温度に充分に長い時間保った場合には、それが相変化を受けて、結晶となる。カルコゲナイドをアモルファス状態に戻すには、温度を溶融温度（約６００℃）より上げ、次いで、カルコゲナイドを急速に冷却することが必要である。

カルコゲニック材料の特性を利用したメモリデバイス（相変化メモリデバイスとも称される）は、既に提案されている。

相変化メモリデバイスに使用するのに適したカルコゲナイドの組成及び相変化元素の考えられる構造が多数の文書に開示されている（例えば、米国特許第５，８２５，０４６号を参照）。

ＥＰ−Ａ−１（ＵＳ−Ａ−２００３／０１８５０４７号に対応する）に説明されたように、相変化メモリデバイスのメモリ素子は、カルコゲニック材料と、ヒータとも称される抵抗性電極とを備えている。

実際に、電気的な観点から、結晶化温度及び溶融温度は、カルコゲニック材料に接触するか又はそれに非常に接近した抵抗性電極に電流を流して、ジュール効果でカルコゲニック材料を加熱することにより得られる。

より詳細には、カルコゲニック材料がアモルファスの高抵抗率状態（リセット状態とも称される）にあるときには、適当な長さ及び振幅の電流パルスを付与してカルコゲニック材料をゆっくりと冷却させることが必要である。この条件において、カルコゲニック材料は、その状態を変化し、高抵抗率状態から低抵抗率状態へスイッチする。より正確には、パルスの巾及び振幅に基づいて、カルコゲニックメモリ素子を通して異なる制御導電率の結晶経路が形成される。実際に、適切な電流プロフィールを供給することにより結晶経路の平均断面を調整することができる。従って、相変化材料の抵抗率を複数のレベルの１つに繰り返しセットして、各セルに２ビット以上を記憶できるマルチレベル相変化メモリを形成することができる。

カルコゲニック材料は、高振幅の電流パルス及び急速冷却によりアモルファス状態へ逆にスイッチバックすることができる。

マルチレベルの相変化メモリは、他のマイクロエレクトロニックデバイスと同様に、スケーリングのための益々過剰な要求に対処していかねばならない。スケーリングは、実際に、有意義な信号に比して障害を増加することがしばしばあり、それ故、信号対雑音比に影響を及ぼす。例えば、マルチレベル相変化メモリでは、スケーリングは、異なるプログラミングレベルに対応する集中分布を招き、異なるレベルを弁別するのに使用できる余裕が減少される。又、セレクタ及びヒータは、大きな抵抗を有し、所与の読み取り電圧に対する出力電流をより小さなものにする。

他方、読み取り電圧は、安全値より低く保持しなければならず、漠然と増加することはできない。さもなければ、実際に、カルコゲナイドの温度は、読み取り中に、相スイッチングが生じる程度に上昇し得る。又、カルコゲナイドメモリ素子は、読み取り電圧が安全値に接近するときに、アモルファス状態から結晶状態への増加ドリフトを示すことも知られている。単一の読み取りオペレーションではセルに記憶されたデータが変化しないが、複数回繰り返すと、データを保持するための長期間能力に影響が及び、エラーを引き起こすことがある。

本発明の目的は、上述した制約のない、相変化メモリセルのマルチレベル読み取り方法及びマルチレベル相変化メモリデバイスを提供することである。

本発明の実施形態によれば、相変化メモリセルのマルチレベル読み取り方法及びマルチレベル相変化メモリデバイスが提供される。

本発明を理解するために、添付図面を参照して、幾つかの実施形態を単なる一例として以下に説明するが、これに限定されるものではない。

本発明の一実施形態による相変化メモリデバイスの簡単なブロック図である。 図１の相変化メモリデバイスの一部分の詳細なブロック図である。 本発明の一実施形態による方法のフローチャートである。 図１の相変化メモリデバイスに関する第１の量を示すグラフである。 図１の相変化メモリデバイスに関する第１の量を示すグラフである。 図１の相変化メモリデバイスに関する第１の量を示すグラフである。 図１の相変化メモリデバイスに関する第２の量を示すグラフである。 図１の相変化メモリデバイスに関する第２の量を示すグラフである。 図１の相変化メモリデバイスに関する第２の量を示すグラフである。 本発明の一実施形態による方法のフローチャートである。 図１の相変化メモリデバイスに関する第３の量を示すグラフである。 図１の相変化メモリデバイスの細目を示す詳細ブロック図である。 図１の相変化メモリデバイスに関する第２の量を示すグラフである。 図１の相変化メモリデバイスに関する第２の量を示すグラフである。 図１の相変化メモリデバイスに関する第２の量を示すグラフである。 本発明の一実施形態のシステム図である。

図１は、相変化メモリ（以下“ＰＣＭ”）デバイス１を示す。複数のＰＣＭセル２が行列に配列されてアレイ３を形成する。行デコーダ４及び列デコーダ５がメモリコントロールユニット６及び読み取り／プログラムユニット７に結合され、このユニット７は、プログラム回路７ａ及び読み取り／検証回路７ｂを含む。ワードライン８及びビットライン９は、行及び列に各々平行に延び、そして既知の仕方で、行デコーダ４及び列デコーダ５を通して読み取り／プログラムユニット７に選択的に接続することができる。より詳細には、列デコーダ５は、読み取りのために同時に選択されるビットライン９の数と同数の読み取りライン７ｃを経て読み取り／検証回路７ｂへ結合される。

各ＰＣＭセル２は、各ワードライン８と各ビットライン９との交点に接続され、相変化形式の記憶素子１０及び選択素子１１を含む。記憶素子１０は、その第１端子が各ビットライン９に接続されると共に、その第２端子が選択素子１１の第１端子に接続される。選択素子１１は、その第２端子が接地され、そしてそのコントロール端子が各ワードライン８に接続される。別の解決策によれば、各ＰＣＭセル２の記憶素子１０及び選択素子１１は、位置を交換してもよく、更に、選択素子１１は、２つの端子を有するだけでもよい（例えば、ダイオード）。

プログラム回路７ａは、メモリコントロールユニット６のコントロールのもとで、選択されたＰＣＭセル２を複数の状態の１つへ選択的にプログラムするためにプログラミング電流Ｉ_Pを与えるよう構成される。得られる状態の数がＮで示される。ここに述べる実施形態では、ＰＣＭセル２は、各々、２ビットを記憶し、従って、Ｎ＝４状態であり、即ちリセット状態又はほぼ抵抗性の状態（００、記憶素子を形成する実質的に全ての相変化材料がアモルファスで、結晶貫通路をもたない）と、１つのセット状態又は最小抵抗性状態（１１、記憶素子を形成する実質的に全ての相変化材料が結晶性である）と、２つの中間結晶性状態又は中間抵抗性状態（０１及び１０、各々中間抵抗値を有する）とである。

図２に示すように、読み取り／検証回路７ｂは、複数のビットラインバイアス回路１３と、センス回路１５と、温度センサ１６とを含む。即ち、読み取りライン７ｃごとに（従って、読み取りのために選択されたビットライン９ごとに）、１つの各ビットラインバイアス回路１３及び１つの各センス回路１５がある。

バイアス回路１３は、各センス回路１５及び各読み取りライン７ｃに結合される。バイアス回路１３は、Ｖ_BLで一般的に示されたバイアス電圧を、読み取りオペレーション中に読み取りライン７ｃを経て、選択されたビットライン９へ供給するように動作できる（列デコーダ５の電圧降下は、簡単化のために無視できると考える）。バイアス電圧Ｖ_BLの値は、温度センサ１６によって供給される温度信号Ｔｃに基づいて調整され、この信号は、ＰＣＭデバイス１を収容するチップの動作温度を表す。

バイアス電圧Ｖ_BLが読み取りライン７ｃを経て選択されたビットライン９に印加されるときに、Ｉ_RDで一般的に示された読み取り電流が、選択されたビットライン９及びＰＣＭセル２を経て流れる。

センス回路１５は、選択された各ＰＣＭセル２の実際のプログラミング状態に依存する読み取り電流Ｉ_RDを感知する。Ｎ−１個の基準電流のセットとの比較に基づいて、センス回路１５は、選択された各ＰＣＭセル２の実際のプログラミング状態を決定し、そしてそれに対応する読み取りデータＤを各データ出力１５ａに与える。選択されたＰＣＭセル２の実際のプログラミング状態が決定されると、それに対応するセンサ回路１５が、それについて、データ確認信号ＤＲＥＣにより各バイアス回路１３に通知する。次いで、バイアス回路１３は、データ確認信号ＤＲＥＣに応答してそれに対応するビットライン９を選択解除し、従って、対応するＰＣＭセル２に影響せずに読み取りオペレーションを継続することができる。一実施形態において、選択されたビットライン９は、休止電圧、例えば、接地電圧にセットすることができる。

図３及び図４ａ−４ｃを参照して、ＰＣＭデバイス１のオペレーションを以下に詳細に説明する。特に、図３は、選択されたＰＣＭセル２の１つを読み取ることに関するフローチャートである。選択されたＰＣＭセル２の全てに同じ手順が適用される。

行デコーダ４及び列デコーダ５を適切にアドレスすることにより、多数のＰＣＭセル２が読み取りのために予め選択される。選択されたＰＣＭセル２に接続された選択されたビットライン９が読み取りライン７ｃを経て各バイアス回路１３及びセンス回路１５に結合される。

次いで（ブロック１００）、温度信号Ｔｃが読み取られ、それに応じて、バイアス電圧の値が調整される。以下に説明するように、バイアス電圧は、各プログラミング状態を弁別するためにＮ−１個の電圧レベルをとることができる（Ｎは、各ＰＣＭセル２に関連した記憶レベルの数である）。Ｎ−１個の全レベルが、温度変化に対抗するシフトによって調整される。即ち、正の温度変化は、Ｎ−１個の全レベルの負のシフトによって補償され、逆に、負の温度変化は、Ｎ−１個の全レベルの正のシフトによって補償される。

次いで、バイアス回路１３は、第１のバイアス電圧Ｖ₀₀を選択された各ビットライン９に印加する（即ち、選択されたビットライン９のバイアス電圧は、この段階では第１バイアス電圧Ｖ₀₀に等しく、Ｖ_BL＝Ｖ₀₀；ブロック１０５）。第１のバイアス電圧Ｖ₀₀は、比較的低い電圧で、従来のＰＣＭデバイスのビットライン読み取りバイアス電圧に匹敵する（例えば、約３５０ｍＶの電圧が記憶素子１０に印加されるように）。

いずれにせよ、第１バイアス電圧Ｖ₀₀は、リセット状態（完全にアモルファスで、ほとんど抵抗性）にある選択されたＰＣＭセル２に実質上電流が流れないというものである。

センス回路１５は、選択されたビットライン９に印加される第１バイアス電圧Ｖ₀₀に応答して、選択されたＰＣＭセル２に流れる第１読み取り電流Ｉ_RD00を感知する。この段階において、読み取り電流Ｉ_RD00は、Ｉ_RD00＝Ｖ₀₀／Ｒ_CELLによって与えられ、リセットされたＰＣＭセル２のセル抵抗Ｒ_CELLは、例えば、ほぼ１００ｋΩである（選択素子１１の抵抗は無視できる）。

感知された第１読み取り電流Ｉ_RD00は、次いで、第１基準電流Ｉ₀₀と比較され（ブロック１１０、図５ａも参照）、リセット状態にあるＰＣＭセル２を、リセット状態にないＰＣＭセル２から弁別できるようにする（図５ａも参照）。即ち、リセット状態にあるＰＣＭセル２は、実質上、電流を引き出さず、いずれにせよ、第１基準電流Ｉ₀₀より低い第１読み取り電流Ｉ_RD00を引き出すだけである。従って、第１読み取り電流Ｉ_RD00が、第１基準電流Ｉ₀₀より低い場合には（ブロック１１０、出力イエス）、それに対応するＰＣＭセル２がリセット状態にあると決定され、リセット状態においてＰＣＭセル２に結合されたセンス回路１５のデータ出力１５ａに読み取りデータＤ＝“００”が表示される（ブロック１２０）。リセット状態にあって、読み取られたＰＣＭセルは、各ビットライン９を休止電圧（接地、ブロック１２５）に接続することにより、選択解除される。従って、選択解除されたＰＣＭセルは、まだ選択された状態であるＰＣＭセルに後で印加されるバイアス電圧によって影響されない。

第１読み取り電流Ｉ_RD00が、第１基準電流Ｉ₀₀より高い場合には（ブロック１１０、出力ノー）、それに対応するＰＣＭセル２が選択されたままとなる。

次いで（ブロック１３０）、バイアス回路１３は、まだ選択された状態であるセルに第２バイアス電圧Ｖ₀₁を印加する。この第２バイアス電圧Ｖ₀₁は、第１バイアス電圧Ｖ₀₀より大きい。従って、異なるプログラミング状態に関連した電流レベルは、第１バイアス電圧Ｖ₀₀が印加される場合より広いインターバルによって分離される。これは、Ｖ_BL＝Ｖ₀₀に対するレベル分布が破線で示された図５ｂから明らかである。

第２の読み取り電流Ｉ_RD01も、センス回路１５により感知されて、第２基準電流Ｉ₀₁と比較され、この基準電流は、第１の中間結晶状態にある選択されたＰＣＭセル２を、第２の中間結晶状態にあるか又はセットされた完全結晶状態（完全結晶、最小抵抗性）にあるＰＣＭセル２から弁別するためのものである。

感知された第２の読み取り電流Ｉ_RD01が第２基準電流Ｉ₀₁より低い場合には（ブロック１４０、出力イエス）、それに対応するＰＣＭセル２が第１の中間結晶状態にあると決定され、その第１の中間結晶状態においてＰＣＭセル２に結合されたセンス回路１５のデータ出力１５ａに読み取りデータＤ＝“０１”が表示され（ブロック１５０）、これらは選択解除される（ブロック１２５）。

第２の読み取り電流Ｉ_RD01が第２基準電流Ｉ₀₁より高い場合には（ブロック１４０、出力ノー）、それに対応するＰＣＭセルが選択されたままとなる。

次いで、第３バイアス電圧Ｖ₁₀が、バイアス回路１３により、まだ選択された状態であるＰＣＭセル２に印加され、それにより発生される第３の読み取り電流Ｉ_RD10がセンス回路１５により感知される（ブロック１６０）。又、図５ｃに示すように、感知された第３読み取り電流Ｉ_RD10は、次いで、第３基準電流Ｉ₁₀と比較され、この基準電流は、第２の中間結晶状態（“１０”）にあるＰＣＭセル２を、セット状態（“１１”）にあるＰＣＭセル２から弁別するためのものである。

第３の読み取り電流Ｉ_RD10が第３基準電流Ｉ₁₀より低い場合には（ブロック１７０、出力イエス）、それに対応するＰＣＭセル２が第１の中間結晶状態にあると決定され、その第１の中間結晶状態においてＰＣＭセル２に結合されたセンス回路１５のデータ出力１５ａに読み取りデータＤ＝“１０”が表示され（ブロック１８０）、これらは選択解除される（ブロック１２５）。さもなければ、それに対応するＰＣＭセル２がセット状態にあると決定され、第１の中間結晶状態においてＰＣＭセル２に結合されたセンス回路１５のデータ出力１５ａに読み取りデータＤ＝“１１”が表示され、これらは選択解除される（ブロック１２５）。

これで、最初に選択された全てのＰＣＭセル２が読み取られた。実際には、リセット（完全アモルファス）状態にあるＰＣＭセル２を弁別するため、最初に、低いバイアス電圧（第１バイアス電圧Ｖ）が排他的に印加される。それ故、リセットされたＰＣＭセル２には実質上電流が流れないか又は少なくとも極めて低い読み取り電流しか流れず、読み取りにより生じるドリフト作用が排除される。

次いで、全てのＰＣＭセル２のプログラミング状態が識別されるまで、増加したバイアス電圧を印加することにより、読み取りサイクルが繰り返される（Ｎ個の使用可能なプログラミング状態でＮ−１回）。より正確には、選択されたＰＣＭセル２ごとに次の条件の１つが満足されるまで、繰り返しが続けられる。即ち、
選択されたＰＣＭセル２が中間結晶状態０１、１０の一方にあるとの決定がなされた；及び
選択されたＰＣＭセル（２）が更に別の中間結晶状態０１、１０のいずれにもないとの決定がなされた。

更に、選択されたＰＣＭセル２が中間結晶状態０１、１０のいずれにもないとの決定がなされた場合には、選択されたＰＣＭセル２がセット状態にあると決定される。

各々の実際のプログラミング状態が決定されたところの選択されたＰＣＭセル２（及びそれに対応するビットライン９）は、いつでも選択解除される。特に、リセットされたＰＣＭセル２は、使用可能な最低のバイアス電圧、即ち第１バイアス電圧Ｖ₀₀を印加した後に選択解除される。このため、リセットされたＰＣＭセル２は、読み取りオペレーションの継続や、より高いバイアス電圧によって影響されない。他方、中間結晶状態又はセット状態（完全結晶）にセットされたＰＣＭセル２では、読み取り電流は、本質的に、記憶素子を通る結晶経路によって引き出される。むしろ、結晶経路を取り巻く考えられるアモルファス材料に、読み取り電流の無視できる部分が交差するだけで、実質的に影響を受けない。従って、ドリフトのおそれがないと同時に、実際のプログラミング状態の弁別が改善される。というのは、上述した方法の結果としてレベル分布が互いに離間されるからである。更に、最も導電性のＰＣＭセル２、即ち最も導電性の結晶経路を有するＰＣＭセル２に最も高いバイアス電圧が印加されるだけである。それ故、アモルファス材料が常に保存される。実際に、結晶経路の導電率が高いほど、アモルファス材料を横切る読み取り電流の部分が小さくなる。従って、アモルファス部分に係るストレスがいずれにせよ減少されるので、記憶材料の状態を著しく変更せずに読み取り電圧を増加することができる。

一実施形態において、読み取られたＰＣＭセル２の検証手順が、図６に示すように、読み取り後に行われる。ＰＣＭセル２から丁度読み取られたデータに基づいて検証バイアス電圧Ｖ_Vがビットライン９に印加される（ブロック２００）。ＰＣＭセル２ごとに、プログラムレベルの確認が行われた同じバイアス電圧Ｖ_BLが使用される（例えば、丁度読み取られて第１の中間結晶状態０１にセットされた全てのＰＣＭセルに、第２のバイアス電圧Ｖ₀₁が印加される）。異なるバイアス電圧Ｖ_BLが各々の異なるＰＣＭセル２に同時に印加されてもよい。別の実施形態では、選択された全てのＰＣＭセル２に単一の検証バイアス電圧Ｖ_vが印加される。

次いで、検証バイアス電圧Ｖ_Vに応答してビットライン９及びＰＣＭセル２に流れる検証電流Ｉ_Vがセンス回路１５によって感知され（ブロック２１０）、そして各検証電流レンジＲ_Vと比較される（ブロック２２０）。図７に示すように、検証電流レンジＲ_Vは、各電流予想値Ｉ_E00、Ｉ_E01、Ｉ_E10、Ｉ_E11を含む。

検証電流Ｉ_Vが各検証電流レンジＲ_V内に入る場合は、検証手順（ブロック２２０、出力イエス）となり、手順が終了となる（ブロック２３０）。各検証電流レンジＲ_Vに入らない検証電流Ｉ_Vを示すＰＣＭセル２については（ブロック２２０、出力ノー）、丁度読み取られたデータが再プログラムされる（ブロック２４０）。従って、ＰＣＭメモリデバイス１の分布レベルが一定に保たれ、読み取りにより生じ得る小さなドリフト作用が直ちにリカバーされる。

図８は、バイアス回路１３の１つ及びセンス回路１５の１つを詳細に示す。バイアス回路１３は、ドレイン及びソース端子が供給ライン１６及び各読み取りライン７ｃに結合されたレギュレータトランジスタ１７と、このレギュレータトランジスタ１７のコントロール端子にコントロール電圧を供給する電圧コントロール回路２０とを備えている。又、電圧コントロール回路２０は、電圧選択信号ＶＳＥＬを受け取るためにメモリ制御ユニット６に結合された電圧選択入力２０ａと、センス回路１５に結合された選択解除入力２０ｂと、温度信号Ｔｃを受け取るために温度センサ１６に結合された調整入力２０ｃも有している。更に、バイアス回路１３は、選択解除トランジスタ１８と、データ確認信号ＤＲＥＣにより制御されるロジック回路１９も備えている。選択解除トランジスタ１８、ここでは、ＮＭＯＳトランジスタは、ドレイン及びソース端子が、各々、レギュレータトランジスタ１７のゲート端子及び接地点に結合される。ロジック回路１９の１つの出力は、選択解除トランジスタ１８のゲート端子に結合される。ロジック回路１９は、読み取りオペレーションの開始時に選択解除トランジスタ１８がオフであるように構成される。対応するＰＣＭセル２に記憶されたデータが確認されると、データ確認信号ＤＲＥＣがスイッチし、これに応答して、ロジック回路１９が選択解除トランジスタ１８をターンオンし、それにより、レギュレータトランジスタ１７をターンオフし、それに対応する選択されたビットライン９を接地電位にもっていく。従って、ビットライン９は、選択解除され、読み取りオペレーションの終了までそのように留まる。

センス回路１５は、センス増幅器２１と、第１、第２及び第３基準電流Ｉ₀₀、Ｉ₀₁、Ｉ₁₀（明瞭化のためにここでは一般的に基準電流Ｉ_REFと呼称される）の１つを選択的に供給する基準モジュール２３と、データモジュール２４と、出力バッファ２５とを備えている。センス増幅器２１は、バイアス電圧Ｖ_BLが印加されたときに読み取り電流Ｉ_RDを感知するために読み取りライン７ｃに結合されたセンス入力２１ａと、基準電流Ｉ_REFを受け取るために基準モジュールに結合された基準入力２１ｂとを有する。センス増幅器２１の１つの出力は、感知された読み取り電流Ｉ_RDが実際の基準電流Ｉ_REFよりも低いのに応答して、データ確認信号ＤＲＥＣを供給するために出力バッファ２５に結合される。センス増幅器２１の出力は、電圧コントロール回路２０の選択解除入力２０ｂにも接続される。データモジュール２４は、図９ａ−９ｃに示す現在選択されたバイアス電圧Ｖ_BL及び基準電流Ｉ_REFに基づいて出力バッファ２５に出力データ値を与えるように制御される。ここに述べる実施形態では、基準モジュール２３及びデータモジュール２４の両方が、メモリコントロールユニット６により、電圧選択信号ＶＳＥＬを通して制御される。

読み取りオペレーションでは、メモリコントロールユニット６は、上述したように電圧選択信号ＶＳＥＬを通して、選択されたビットライン９に印加されるべき適切なバイアス電圧Ｖ_BLを選択する。電圧コントロール回路２０は、選択されたバイアス電圧Ｖ_BLが実際にそれに対応するビットライン９に印加されるようにレギュレータトランジスタ１７を駆動する。同時に、適切な基準電流Ｉ_REF及び出力データ値が、図９ａ−９ｃに示す電圧選択信号ＶＳＥＬに基づいて、基準モジュール２３及びデータモジュール２４により選択される。センス増幅器２１は、実際の読み取り電流Ｉ_RD及び基準電流Ｉ_REFを比較する。読み取り電流Ｉ_RDが低い場合には、それに対応する選択されたＰＣＭセル２の実際のプログラミング状態が決定され、そしてセンス増幅器２１は、データ確認信号ＤＲＥＣを送信する。データ確認信号ＤＲＥＣに応答して、電圧コントロール回路２０は、レギュレータトランジスタ１７をターンオフすることによりそれに対応するＰＣＭセル２を選択解除する。従って、ＰＣＭセル２は、おそらく読み取りオペレーションを継続することによってもはや影響されず、即ち、そのプログラミング状態を変更し得るような高いバイアス電圧Ｖ_BLを受けることはない。更に、データモジュール２４によって提示される出力データ値は、出力バッファ２５にロードされ、そして出力データＤとして供給される。選択されたＰＣＭセル２がセット状態（即ち、読み取り電流Ｉ_RDが基準電流Ｉ_REFを決して越えない）にある場合には、データ値“１１”が出力データとして提示される。一実施形態では、これは、読み取りオペレーションの開始に、データ値“１１”を出力バッファ２５に予めロードすることにより達成される。

図１０において、本発明の一実施形態によるシステム３００の一部分が示されている。このシステム３００は、例えば、パーソナルデジタルアシスタント（ＰＤＡ）、おそらくワイヤレス能力を伴うラップトップ又はポータブルコンピュータ、セルラー電話、メッセージング装置、デジタル音楽プレーヤ、デジタルカメラ、或いは情報を処理し、記憶し、送信し又は受信するように適応され且つ永久的記憶能力を要求する他の装置、等の装置に使用することができる。

システム３００は、コントローラ３１０と、入力／出力（Ｉ／Ｏ）装置３２０（例えば、キーボード、ディスプレイ）と、相変化メモリデバイス１と、ワイヤレスインターフェイス３４０と、ＲＡＭメモリ３６０とを備え、これらは、バス３５０を経て互いに結合される。一実施形態ではシステム３００に電力を供給するためにバッテリ３８０を使用することができる。本発明の範囲は、必ずしも上述したコンポーネントのいずれか又は全部を有する実施形態に制限されないことに注意されたい。

コントローラ３１０は、例えば、１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、等で構成することができる。

Ｉ／Ｏ装置３２０は、メッセージを発生するのに使用できる。システム３００は、ワイヤレスインターフェイス３４０を使用して、高周波（ＲＦ）信号でワイヤレス通信ネットワークへメッセージを送信し及びそこからメッセージを受信することができる。ワイヤレスインターフェイス３４０は、例えば、アンテナ又はワイヤレストランシーバ、例えば、ダイポールアンテナを含むが、本発明の範囲はこれに限定されない。又、Ｉ／Ｏ装置３２０は、（デジタル情報が記憶された場合は）デジタル出力として、又は（アナログ情報が記憶された場合は）アナログ情報として何が記憶されたかを表す電圧を与えてもよい。

最後に、図示してここに述べた方法及び装置に対して本発明の範囲内に包含される種々の変更や修正がなされ得ることが明らかであろう。

１：相変化メモリ（ＰＣＭ）デバイス
２：ＰＣＭセル
３：アレイ
４：行デコーダ
５：列デコーダ
６：メモリコントロールユニット
７：読み取り／プログラムユニット
７ａ：プログラム回路
７ｂ：読み取り／検証回路
８：ワードライン
９：ビットライン
１０：記憶素子
１１：選択素子
１３：ビットラインバイアス回路
１５：センス回路
１６：温度センサ

Claims (18)

1. ビットラインを選択すると共に、その選択されたビットラインに結合されたＰＣＭセルを選択するステップと、
   前記選択されたビットラインに第１バイアス電圧（Ｖ_BL、Ｖ₀₀）を印加するステップと、
   前記第１バイアス電圧（Ｖ_BL、Ｖ₀₀）に応答して前記選択されたビットラインに流れる第１読み取り電流（Ｉ_RD00）を第１基準電流（Ｉ₀₀）と比較するステップであって、前記第１基準電流（Ｉ₀₀）は、選択されたＰＣＭセルがリセット状態にあるときには、前記第１読み取り電流（Ｉ_RD00）が前記第１基準電流（Ｉ₀₀）と第１の関係にあり、さもなければ、前記第１読み取り電流（Ｉ_RD00）が前記第１基準電流（Ｉ₀₀）と第２の関係にあるというものであるステップと、
   前記第１読み取り電流（Ｉ_RD00）と前記第１基準電流（Ｉ₀₀）との比較に基づいて、前記選択されたＰＣＭセルがリセット状態にあるかどうか決定するステップと、
   を備えた、相変化メモリセルのマルチレベル読み取り方法において、
   前記選択されたＰＣＭセルがリセット状態にない場合には、前記第１バイアス電圧（Ｖ_BL、Ｖ₀₀）より大きな第２バイアス電圧（Ｖ_BL、Ｖ₀₁）を前記選択されたビットラインに印加するステップ、
   を更に備えたことを特徴とする方法。
2. 前記第２バイアス電圧（Ｖ_BL、Ｖ₀₁）を印加するのに応答して前記選択されたビットラインに流れる第２読み取り電流（Ｉ_RD01）を第２基準電流（Ｉ₀₁）と比較するステップであって、前記第２基準電流（Ｉ₀₁）は、選択されたＰＣＭセルが第１中間結晶状態にあるときには、前記第２読み取り電流（Ｉ_RD01）が前記第２基準電流（Ｉ₀₁）と第１の関係にあり、さもなければ、前記第２読み取り電流（Ｉ_RD01）が前記第２基準電流（Ｉ₀₁）と第２の関係にあるというものであるステップと、
   前記第２読み取り電流（Ｉ_RD01）と前記第２基準電流（Ｉ₀₁）との比較に基づいて、前記選択されたＰＣＭセルが前記第１中間結晶状態にあるかどうか決定するステップと、
   を更に備えた請求項１に記載の方法。
3. 前記選択されたＰＣＭセルのプログラミング状態がまだ決定されていない場合は、前記選択されたビットラインに既に印加されたいずれのバイアス電圧（Ｖ_BL、Ｖ₀₀、Ｖ₀₁）より大きい更に別のバイアス電圧（Ｖ_BL、Ｖ₁₀）を前記選択されたビットライン（９）に印加するステップと、
   前記更に別のバイアス電圧（Ｖ_BL、Ｖ₁₀）を印加するのに応答して前記選択されたビットラインに流れる更に別の読み取り電流（Ｉ_RD10）を更に別の基準電流（Ｉ₁₀）と比較するステップであって、前記更に別の基準電流（Ｉ₁₀）は、選択されたＰＣＭセルが更に別の中間結晶状態にあるときには、前記更に別の読み取り電流（Ｉ_RD10）が前記更に別の基準電流（Ｉ₁₀）と第１の関係にあり、さもなければ、前記更に別の読み取り電流（Ｉ_RD10）が前記更に別の基準電流（Ｉ₁₀）と第２の関係にあるというものであるステップと、
   前記更に別の読み取り電流（Ｉ_RD10）と更に別の基準電流（Ｉ₁₀）との比較に基づいて、前記選択されたＰＣＭセルが前記更に別の中間結晶状態にあるかどうか決定するステップと、
   を更に備えた請求項２に記載の方法。
4. 前記選択されたＰＣＭセルのプログラミング状態がまだ決定されていない場合は、前記選択されたビットラインに既に印加されたいずれのバイアス電圧（Ｖ_BL、Ｖ₀₀、Ｖ₀₁、Ｖ₁₀）より大きい更に別のバイアス電圧（Ｖ_BL）を前記選択されたビットラインに印加するステップ、
   前記更に別のバイアス電圧（Ｖ_BL）を印加するのに応答して前記選択されたビットラインに流れる更に別の読み取り電流を更に別の基準電流と比較するステップであって、前記更に別の基準電流は、選択されたＰＣＭセルが更に別の中間結晶状態にあるときには、前記更に別の読み取り電流が前記更に別の基準電流と第１の関係にあり、さもなければ、前記更に別の読み取り電流が前記更に別の基準電流と第２の関係にあるというものであるステップ、及び
   前記更に別の読み取り電流と更に別の基準電流との比較に基づいて、前記選択されたＰＣＭセルが前記更に別の中間結晶状態にあるかどうか決定するステップ、
   を、次の条件、即ち、
   前記選択されたＰＣＭセルが前記更に別の中間結晶状態の１つにあると決定され、
   前記選択されたＰＣＭセルが前記更に別の中間結晶状態のいずれにもないと決定され、
   の１つが満足されるまで繰り返す、請求項３に記載の方法。
5. 前記選択されたＰＣＭセルが前記更に別の中間結晶状態のいずれにもないとの決定がなされた場合には前記選択されたＰＣＭセルがセット状態にあると決定するステップを更に備えた、請求項４に記載の方法。
6. 複数のビットラインを選択すると共に、その選択された複数のビットラインの各１つに各々接続された複数のＰＣＭセルを選択するステップと、
   実際のプログラミング状態が決定されたところの前記選択されたＰＣＭセルの各々を選択解除するステップと、
   を更に備えた請求項１に記載の方法。
7. デバイスの動作温度（Ｔｃ）を感知し、そしてそのデバイスの動作温度（Ｔｃ）に基づいて前記第１バイアス電圧（Ｖ₀₀）を調整するステップを更に備えた、請求項４に記載の方法。
8. 前記第２バイアス電圧レベル及び更に別のバイアス電圧レベルを前記デバイスの温度に基づいて選択するステップを更に備えた、請求項７に記載の方法。
9. 前記選択されたＰＣＭセルのプログラミング状態を検証するステップを更に備えた、請求項１に記載の方法。
10. 前記検証するステップは、
    前記選択されたＰＣＭセルに検証バイアス電圧（Ｖ_V）を印加する段階と、
    前記検証バイアス電圧（Ｖ_V）に応答して前記選択されたＰＣＭセルに流れる検証電流（Ｉ_V）を感知する段階と、
    前記検証電流（Ｉ_V）を、各電流予想値（Ｉ_E00、Ｉ_E01、Ｉ_E10、Ｉ_E11）を含む各検証電流レンジ（Ｒ_V）と比較する段階と、
    を含む請求項９に記載の方法。
11. 前記検証電流（Ｉ_V）が各検証電流レンジ（Ｒ_V）に入らない場合には、読み取りデータ（Ｄ）を再プログラミングするステップを更に備えた、請求項１０に記載の方法。
12. 行列に配列されて各ワードライン及びビットラインに結合された複数のＰＣＭセルと、
    ビットラインを選択し、その選択されたビットラインに結合されたＰＣＭセルを選択するための選択回路と、
    前記選択されたビットラインに第１バイアス電圧（Ｖ_BL、Ｖ₀₀）を印加するためのバイアス回路と、
    前記第１バイアス電圧（Ｖ_BL、Ｖ₀₀）に応答して前記選択されたビットラインに流れる第１読み取り電流（Ｉ_RD00）を第１基準電流（Ｉ₀₀）と比較するためのセンス回路であって、前記第１基準電流（Ｉ₀₀）は、選択されたＰＣＭセルがリセット状態にあるときには、前記第１読み取り電流（Ｉ_RD00）が前記第１基準電流（Ｉ₀₀）と第１の関係にあり、さもなければ、前記第１読み取り電流（Ｉ_RD00）が前記第１基準電流（Ｉ₀₀）と第２の関係にあるというものであり、更に、前記第１読み取り電流（Ｉ_RD00）と前記第１基準電流（Ｉ₀₀）との比較に基づいて、前記選択されたＰＣＭセルがリセット状態にあるかどうか決定するように動作するセンス回路と、
    を備えた、相変化メモリセルデバイスにおいて、
    前記バイアスは、前記選択されたＰＣＭセルがリセット状態にない場合には、前記第１バイアス電圧（Ｖ_BL、Ｖ₀₀）より大きな第２バイアス電圧（Ｖ_BL、Ｖ₀₁）を前記選択されたビットラインに印加するよう動作できることを特徴とする、相変化メモリデバイス。
13. 前記バイアス回路は、
    前記選択されたビットラインを、前記選択回路を経て選択的に結合するための電圧レギュレータ要素と、
    前記第１バイアス電圧（Ｖ_BL、Ｖ₀₀）を含む複数のバイアス電圧（Ｖ_BL）の１つがそれに対応するビットラインに印加されるように前記電圧レギュレータ要素を駆動するための電圧コントロール回路と、
    を備えた請求項１２に記載の相変化メモリ。
14. 前記センス回路は、
    前記第１基準電流（Ｉ₀₀）を含む複数の基準電流（Ｉ_REF）の１つを選択的に供給するための基準モジュールと、
    前記選択回路を経て前記選択されたビットラインに選択的に結合するためのセンス増幅器であって、前記選択されたビットラインに流れる、前記第１読み取り電流（Ｉ_RD00）を含む読み取り電流（Ｉ_RD）を感知するように動作できるセンス増幅器と、
    を備えた請求項１２に記載の相変化メモリ。
15. 前記センス回路は、その出力が前記バイアス回路の選択解除入力に結合されて、少なくとも第１読み取り電流（Ｉ_RD00）が第１基準電流（Ｉ₀₀）と第１の関係にあるのに応答してデータ確認信号（ＤＲＥＣ）を与え、
    前記バイアスは、前記データ確認信号（ＤＲＥＣ）に応答して前記選択されたビットラインを選択解除するように動作できる、請求項１２に記載の相変化メモリ。
16. 前記相変化メモリデバイスの動作温度である温度信号（Ｔｃ）を供給するための温度センサを更に備えた、請求項１２に記載の相変化メモリデバイス。
17. 前記バイアス回路は、前記温度センサに結合され、そして前記温度信号（Ｔｃ）に基づいて前記第１バイアス電圧（Ｖ_BL、Ｖ₀₀）を調整するように動作できる、請求項１６に記載の相変化メモリデバイス。
18. コントロールユニットと、
    前記処理ユニットに結合された請求項１２に記載の相変化メモリデバイス（１）と、
    を備えたシステム。

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