JP2006004480A - 半導体記憶装置 - Google Patents

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Abstract

【課題】
クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、多値情報を記憶する可変抵抗素子からなる読出し対象のメモリセルの抵抗値に依存して変化するリーク電流を考慮して、読出しマージンの向上を図る。
【解決手段】
メモリセルが記憶する多値情報の各記憶レベルを対応する可変抵抗素子の抵抗値の大小順に並べた場合の隣接する２つの記憶レベル間の各リファレンスレベルが、選択メモリセルの抵抗が２つの記憶レベルの高抵抗側の高抵抗メモリセルの読出し電流がメモリアレイの他の非選択メモリセルの抵抗状態の分布パターンに依存して最大状態となる第１電流状態と、選択メモリセルの抵抗が２つの記憶レベルの低抵抗側の低抵抗メモリセルの読出し電流がメモリアレイの他の非選択メモリセルの抵抗状態の分布パターンに依存して最小状態となる第２電流状態の中間状態のリファレンス電流を用いて、選択メモリセルの読出し電流を判定する。
【選択図】 図１

Description

本発明は、メモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を同じ行選択線に接続し、同一列のメモリセルの夫々が、その他端側を同じ列選択線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関し、特に、メモリセルが電気抵抗の変化により３値以上の多値情報を記憶する可変抵抗素子からなる半導体記憶装置に関する。
近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内で行選択線（以下、「データ線」と称す。）と列選択線（以下、「ビット線」と称す。）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す。）の開発が進んでいる（例えば、下記特許文献１参照）。
下記の特許文献１に開示された「抵抗性クロスポイントメモリセルアレイのための等電圧検知方法」では、データ線とビット線に夫々所定電圧を供給し、ＭＲＡＭ（磁気ランダムアクセスメモリ）のメモリセルの抵抗状態を検出している。この特許文献１によれば、選択されたメモリセルを読み出しする時、選択されたデータ線に第１の電圧を印加し、選択及び非選択のビット線と非選択のデータ線とに第１の電圧より低い第２の電圧を印加して、選択されたメモリセルの抵抗状態つまり記憶状態を検知している。
図１５は、従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルと電流経路を示す。図１５のクロスポイントメモリでは、選択されたメモリセルを読み出す時、選択されたビット線に第３の電圧Ｖ２を印加し、選択及び非選択のデータ線と非選択のビット線とに第３の電圧Ｖ２より高い第４の電圧Ｖ１を印加して、選択されたメモリセルの抵抗状態を検知する。
図１５は、データ線Ｄ０とビット線Ｂ０とが交差した個所のメモリセルの抵抗状態を読み出す場合に、選択データ線Ｄ０の電流を読み出すことによって、所望のメモリセルの抵抗状態を判定する場合を示している。
図１６は、データ線Ｄ０とビット線Ｂ０とが交差した個所のメモリセルの抵抗値をビット線側で読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す。図１６では、上述の特許文献１における電圧設定と同じであり、選択されたメモリセルを読み出す時、選択されたデータ線に第１の電圧Ｖ１を印加し、選択及び非選択のビット線と非選択のデータ線とを第１の電圧Ｖ１より低い第２の電圧Ｖ２を印加して、選択されたメモリセルの抵抗状態を検知する。この場合には、ビット線Ｂ０の電流を読み出すことによって、所望のメモリセルの抵抗状態を判定する。
図１７は、メモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流Ｉｌｅａｋ０、Ｉｌｅａｋ１、・・・、Ｉｌｅａｋｋの電流経路を示す。図中Ｍは、選択データ線での電流ＩＭを測定する電流計を仮想的に示している。図１７に示す読み出し状態では、ビット線とデータ線への印加電圧は、図１５に示した場合と同じ設定となっている。この場合には、メモリセルＭｄの読み出し電流Ｉｄは、以下の数１に示すようになる。尚、本明細書において演算記号Σｉ＝０〜ｋはｉ＝０〜ｋの範囲での算術和を表している。
（数１）
Ｉｄ＝ＩＭ−Σｉ＝０〜ｋＩｌｅａｋｉ
また、図１８は、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流Σｉ＝０〜ｋＩｌｅａｋ１ｉの電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流Σｉ＝０〜ｋＩｌｅａｋ２ｉの方向を示す。尚、図１８に示す読み出し状態では、ビット線とデータ線への印加電圧は、図１５に示した場合と同じ設定となっている。この場合に、メモリセルＭｄ１の抵抗値が選択ビット線に接続したメモリセル内にて低い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ１の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ１の電圧が低くなる。
従って、メモリセルＭｄ１とデータ線Ｄ１との接点ｄ１Ａの電圧が他のデータ線電圧と比較して低いために、各ビット線からメモリセルＭｄ１に向かって流れるリーク電流が発生する。つまり、各ビット線からデータ線Ｄ１を通りメモリセルＭｄ１に向かってリーク電流（非選択メモリセルを経由する回り込み電流）Σｉ＝０〜ｋＩｌｅａｋ１ｉが発生する。この場合には、メモリセルＭｄ１の読み出し電流Ｉｄ１とデータ線Ｄ１における測定電流ＩＭ１の関係は、以下の数２に示すようになる。図１８中のＭ１は、電流ＩＭ１を測定する電流計を仮想的に示している。
（数２）
ＩＭ１＝Ｉｄ１−Σｉ＝０〜ｋＩｌｅａｋ１ｉ
また、メモリセルＭｄ２の抵抗値が、選択ビット線に接続したメモリセル内にて高い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ２の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ２の電圧は高くなる。
従って、メモリセルＭｄ２とデータ線Ｄ２との接点ｄ２Ａの電圧が他のデータ線電圧と比較して高いために、リーク電流（非選択メモリセルを経由する回り込み電流）Σｉ＝０〜ｋＩｌｅａｋ２ｉは、データ線Ｄ２から各ビット線の方向に流れる。つまり、データ線Ｄ２から各ビット線を通り各データ線に接続されたメモリセルＭｄｘに向かってリーク電流Σｉ＝０〜ｋＩｌｅａｋ２ｉが発生することになる。この場合には、メモリセルＭｄ２の読み出し電流Ｉｄ２とデータ線Ｄ２における測定電流ＩＭ２の関係は、以下の数３に示すようになる。図１８中のＭ２は、電流ＩＭ２を測定する電流計を仮想的に示している。
（数３）
ＩＭ２＝Ｉｄ２＋Σｉ＝０〜ｋＩｌｅａｋ２ｉ
そもそも、読み出し対象の選択メモリセルの抵抗値に依存してリーク電流が生じる理由は、図１９に示すように、データ線とビット線に見かけ上の抵抗値が存在するためである。具体的には、見かけ上の抵抗値は、データ線を駆動するドライバとビット線を駆動するドライバの駆動時の抵抗値である。
具体的に、図１９に、図１５に示したデータ線とビット線の印加電圧と同じ印加電圧を設定した場合を示す。まず、データ線とビット線の電圧を設定するには、図１９に示すように、ドライバＡを必要とする。このドライバＡの駆動時において、オン抵抗（抵抗値をＲと仮定する）が存在する。メモリセルアレイ内の選択ビット線上のメモリセルの抵抗値、例えば、Ｒ１、Ｒ２、Ｒ３、Ｒ４の夫々が異なる場合には、データ線１〜４の各電圧Ｖｄｉ（ｉ＝１〜４）は以下の数４で表される。但し、各データ線の駆動電圧をＶ１，選択ビット線上の電圧を仮にＶ２’とする。
（数４）
Ｖｄｉ＝（Ｖ１−Ｖ２’）×Ｒｉ／（Ｒｉ＋Ｒ）
数４に示すように、Ｒｉが夫々異なれば、各データ線の電圧Ｖｄｉも同様に異なる結果となる。このため、選択ビット線上のメモリセルの抵抗値に依存して各データ線の電圧が変動し、リーク電流が発生する。
図２０に、図１９のデータ線ドライバ兼増幅器回路の一例を示す。データ線ドライバ兼増幅器回路は、選択及び非選択のデータ線に所定の電圧（例えば電源電圧Ｖｃｃ）を印加する。このデータ線ドライバ兼増幅器回路中のＰチャネルＭＯＳＦＥＴ(以下、「ＰＭＯＳ」と略称する。)Ｐ０ はデータ線からメモリセルをアクセスするドライブ電流Ｉｘを供給する。アクセスされたメモリセルの抵抗値が大きい場合には、図２０中のデータ線ドライブ回路のＰＭＯＳ(Ｐ０)からメモリセルアレイに供給される電流が少なくなるために、当該ＰＭＯＳのゲート電圧は高くなる。また、アクセスされたメモリセルの抵抗値が小さい場合には、ＰＭＯＳ(Ｐ０)からメモリセルアレイに供給される電流が多くなるために、ＰＭＯＳ(Ｐ０)のゲート電圧は低くなる。このＰＭＯＳ(Ｐ０)のゲート電圧は、図２０中のデータ線電流増幅回路中のＰＭＯＳ(Ｐ１) と負荷トランジスタ(ＮチャネルＭＯＳＦＥＴ)によって増幅され、増幅された電圧Ｖ０が出力される。
図２１に、図１９のビット線ドライブ回路の一例を示す。このビット線ドライブ回路は、ＰＭＯＳで形成された負荷回路Ｐ０と２組のＣＭＯＳ転送ゲートで構成された列選択回路とを備える。列選択回路は、列アドレスデコーダ（コラムデコーダ）のデコード出力によってビット線が選択される場合は、図２１中の右側のＣＭＯＳ転送ゲートがオンし、ビット線に接地電圧Ｖｓｓを供給し、ビット線が非選択の場合には、図２１中の左側のＣＭＯＳ転送ゲートがオンし、電源電圧ＶｃｃからＰＭＯＳ（Ｐ０）の閾値電圧分が電圧降下した電圧を供給する。尚、ビット線が非選択の場合にビット線に供給される電圧は、データ線に供給する電圧と同一の電圧レベルとする。
特開２００２−８３６９号公報
上述のように、図１８中のデータ線Ｄ１での測定電流ＩＭ１は、数２に示すようになり、また、図１８中のデータ線Ｄ２での測定電流ＩＭ２は、数３に示すようになる。数２及び数３に示すように、従来のデータ線ドライバ兼増幅器回路及びビット線ドライバを用いて、読み出し時にデータ線及びビット線に夫々所定の電圧を印加した場合、読み出し対象の選択メモリセルの抵抗値に依存して、リーク電流の電流方向が変わるために、リーク電流値が大きい場合には、データ線上で測定された測定電流ＩＭ１及びＩＭ２からメモリセル読み出し電流Ｉｄ１及びＩｄ２を導出することが難しくなる。
ところで、選択メモリセルの抵抗値は、読み出し電流或いはそれを電圧レベルに変換したものを比較回路によって所定の基準電流または基準電圧と比較して読み出すことができ、その比較回路の判定出力により、選択メモリセルの抵抗値即ち記憶レベルを判定することができる（例えば、上記特許文献１参照）。ここで、上記基準電流または基準電圧は、選択メモリセルの取り得る２つの抵抗値に対応する読み出し電流或いはその変換電圧の中間値に設定することで、当該２つの記憶レベルを判定することができる。
しかしながら、選択メモリセルの抵抗値自体のばらつきに加えて、上記読み出し電流と同方向或いは逆方向のリーク電流が存在するため、基準電流または基準電圧の設定を単純に、選択メモリセルの各記憶レベルに対応する標準的な抵抗値から得られる読み出し電流或いはその変換電圧の中間値とすると、上記リーク電流を考慮した場合に、必ずしも適正な基準電流または基準電圧とならない可能性が高い。従って、一方の記憶レベルの読み出しに対して読み出しマージンがあっても、他方の記憶レベルの読み出しに対して読み出しマージンが小さくなり、最悪のケースとして読み出しができない虞が生じる。
特に、メモリセルが３値以上の多値情報を記憶する場合、リーク電流の影響がより顕著となり、基準電流または基準電圧の設定が益々困難となる。
更に、図１６に示したメモリセルの抵抗値をビット線側で読み出す場合の電圧設定レベルを採用した場合において、選択メモリセルの抵抗値が高い場合のリーク電流の電流方向を、図２２に示す。
図２２では、選択メモリセルの抵抗値が高い場合には、ビット線Ｂ０を流れるメモリセル電流Ｉｄ１とリーク電流Ｉｌｅａｋ０、Ｉｌｅａｋ１、・・・、Ｉｌｅａｋｋの流れる方向が同じとなる。また、図２３に示すように、選択メモリセルの抵抗値が、低い場合には、ビット線Ｂ０を流れるメモリセル電流Ｉｄ２とリーク電流Ｉｌｅａｋ００、Ｉｌｅａｋ０１、・・・、Ｉｌｅａｋ０ｋの流れる方向が逆になる。この場合には、リーク電流値にて測定電流ＩＭ１及びＩＭ２の値が大きく変化するために、正しくメモリセル電流Ｉｄ１及びＩｄ２を検出することができない。図２２及び図２３に示すように、図１６のデータ線とビット線への供給電圧の設定方法においても、図１７及び図１８に示すリーク電流と同様に、選択メモリセルの抵抗値に依存してリーク電流が逆流する問題が生じ、読み出し時に使用する基準電流または基準電圧の設定が困難となる。また、同様に、メモリセルが３値以上の多値情報を記憶する場合、リーク電流の影響がより顕著となり、基準電流または基準電圧の設定が益々困難となる。
次に、図２４を参照して、メモリセルアレイをバンク単位でアクセス（選択）する場合について説明する。図２４に、メモリセルアレイが複数のバンクに分割して構成されている様子を示す。この場合、図１９を参照して説明したドライバのオン抵抗に加えて、アレイ選択トランジスタＢＳｉのオン抵抗が追加される。このため、図１９に示す単一のメモリセルアレイ構成の場合より、更にデータ線の電圧変動が大きくなる。図２４中のメモリセルアレイ１０（バンク１）中のメモリセルが読み出される場合には、メモリセルアレイ１０（バンク１）を選択するトランジスタ列ＢＳ１（バンク選択トランシスタ列）内のトランジスタをオン状態にする必要がある。また、他のメモリセルアレイＭＲ０、ＭＲ２、ＭＲ３（バンク０、２、３）を非選択にするためには、アレイ選択トランジスタ列ＢＳ０、ＢＳ２、ＢＳ３のトランジスタ全てをオフ状態にする必要がある。この様に、アレイ選択トランジスタ列ＢＳ１内トランジスタをオン状態にすることによって、トランジスタのオン抵抗Ｒｂｓ１、Ｒｂｓ２、・・・、Ｒｂｓｘがデータ線上に存在することになる。従って、図２４に示す各バンク内のデータ線の電圧Ｖｄｉｊは、以下の数５で表される。ここで、ｉは同一バンク内のデータ線の順番、ｊはバンクの順番を表している。また、Ｒｉｊは、バンクｊ内の選択ビット線とｉ番目のデータ線と接続するメモリセルの抵抗値を示している。
（数５）
Ｖｄｉｊ＝（Ｖ１−Ｖ２’）×Ｒｉｊ／（Ｒｉｊ＋Ｒ＋Ｒｂｓｊ）
数５に示すように、数４に示すデータ線の電圧よりも更に大きく変動する結果となる。つまり、データ線の電圧変動に起因するリーク電流も大きくなるので、特に、メモリセルが３値以上の多値情報を記憶する場合、当該リーク電流の影響がより顕著となり、基準電流または基準電圧の設定が益々困難となり、結果として、メモリセルの読み出しがより困難或いは不可能となる。
本発明は、上記問題点に鑑みてなされたもので、３値以上の多値情報を記憶する可変抵抗素子からなる読み出し対象のメモリセルの抵抗値に依存して変化するリーク電流の影響を考慮して、読み出しマージンの向上を図ることを目的とする。
この目的を達成するための本発明に係る半導体記憶装置は、電気抵抗の変化により３値以上の多値情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、前記列選択線の夫々に、読出し選択時に所定の第１電圧を供給し、読出し非選択時に前記第１電圧と異なる第２電圧を供給する列読出し電圧供給回路を備え、前記行選択線の夫々に、読出し時に前記第２電圧を供給する行読出し電圧供給回路を備え、読出し時において、選択された前記行選択線を流れる電流を、非選択の前記行選択線を流れる電流と分離して検知して、選択された前記メモリセルの電気抵抗状態を検知するセンス回路を備えてなり、前記メモリセルが記憶する多値情報の各記憶レベルを対応する前記可変抵抗素子の抵抗値の大小順に並べた場合の隣接する２つの前記記憶レベル間の各リファレンスレベルが、選択された前記メモリセルの電気抵抗が前記２つの記憶レベルの高抵抗側の抵抗状態にある高抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態と、選択された前記メモリセルの電気抵抗が前記２つの記憶レベルの低抵抗側の抵抗状態にある低抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態の中間状態のリファレンス電流によって夫々規定され、前記センス回路が、選択された前記行選択線を流れる電流と前記各リファレンスレベルに対応する前記各リファレンス電流と比較可能に構成されていることを第１の特徴とする。
更に、上記第１の特徴の本発明に係る半導体装置は、前記センス回路が、選択された前記行選択線を流れる電流を読出し電圧レベルに変換する第１電流電圧変換回路部と、前記各リファレンスレベルの前記第１電流状態を各別に近似的に実現する第１リファレンス電流発生回路と、前記各リファレンスレベルの前記第２電流状態を各別に近似的に実現する第２リファレンス電流発生回路と、前記各リファレンスレベルの前記リファレンス電流をリファレンス電圧レベルに各別に変換する第２電流電圧変換回路部と、前記読出し電圧レベルと前記各リファレンス電圧レベルを比較する比較回路と、を備えてなることが好ましい。
上記第１の特徴の本発明に係る半導体記憶装置によれば、読み出し対象のメモリセルの３値以上の記憶レベルに各別に対応する抵抗状態の任意の隣接する２つの抵抗状態間における、夫々のリーク電流の影響が他方に対して最大となる状態の中間的な状態における行選択線を流れる電流をリファレンス値として、読み出し対象のメモリセルと接続する行選択線の読み出し電流とそのリファレンス値を比較することができるので、読み出し対象のメモリセルの記憶レベルが上記２つの抵抗状態の何れであっても、最大の読み出しマージンを得ることができる。つまり、３値以上の記憶レベルの何れの記憶データを読み出す場合においても、読み出しマージンの向上が図れることになる。
更に、上記第１の特徴の本発明に係る半導体装置は、前記各リファレンスレベルの前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路の夫々が、前記メモリセルと同じ前記可変抵抗素子からなるリファレンスメモリセルを備えてなる前記メモリセルアレイと等価な構成のリファレンスメモリセルアレイと、前記列読出し電圧供給回路と等価な構成のリファレンス列読出し電圧供給回路と、前記行読出し電圧供給回路と等価な構成のリファレンス行読出し電圧供給回路とを備え、前記各リファレンスレベルの前記第１リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記各リファレンスレベルの前記第１電流状態となる第１分布パターンに設定され、前記各リファレンスレベルの前記第２リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記各リファレンスレベルの前記第２電流状態となる第２分布パターンに設定されていることを第２の特徴とする。
上記第２の特徴の本発明に係る半導体記憶装置によれば、異なる分布パターンに設定された２つのリファレンスメモリセルアレイによって、上記第１の特徴における各リファレンスレベルの第１電流状態を近似的に実現する第１リファレンス電流発生回路と、第２電流状態を近似的に実現する第２リファレンス電流発生回路が確実且つ容易に実現されるため、上記第１の特徴の本発明に係る半導体記憶装置の作用効果を具体的に奏することができる。
更に、上記第２の特徴の本発明に係る半導体装置は、前記メモリセルアレイを複数備え、複数の前記メモリセルアレイの内の少なくとも２つの前記メモリセルアレイに対する前記センス回路が、前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路を共通に利用することを第３の特徴とする。
上記第３の特徴の本発明に係る半導体記憶装置によれば、第１電流状態を近似的に実現する第１リファレンス電流発生回路と、第２電流状態を近似的に実現する第２リファレンス電流発生回路が、複数のメモリセルアレイで共通に利用されるため、第１リファレンス電流発生回路と第２リファレンス電流発生回路の相対的な回路規模（つまり、半導体チップ上の占有面積）を縮小でき、半導体記憶装置の低コスト化が図れる。
本発明に係る半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。
図１に、複数のメモリセルアレイ１０からなるバンク構造を採用するメモリセルアレイ構成と各メモリセルアレイの読み出し動作に関連する主要部分のブロック構成を示す。各メモリセルアレイ１０は、図２に例示するクロスポイントタイプのメモリセルアレイ構造で、電気抵抗の変化により３値以上の多値情報を記憶する可変抵抗素子からなるメモリセルＭＣを行方向及び列方向に夫々複数アレイ状に配列し、行方向に延伸する複数のデータ線（行選択線）ＤＬと列方向に延伸する複数のビット線（列選択線）ＢＬを備え、同一行のメモリセルＭＣの夫々が、可変抵抗素子の一端側を同じデータ線ＤＬに接続し、同一列のメモリセルＭＣの夫々が、可変抵抗素子の他端側を同じビット線ＢＬに接続して構成されている。メモリセルアレイ１０は、一例として、１６行×１６列または６４行×６４列のアレイサイズで、この場合、データ線とビット線は夫々１６本である。尚、以下の説明において、メモリセルＭＣが記憶する多値情報は４値（２ビット）の場合を想定する。
本実施形態におけるバンク構造では、更に、メモリセルアレイ１０が行方向及び列方向に夫々複数アレイ状に配置され、各メモリセルアレイ１０の各データ線ＤＬは、メモリセルアレイを選択するためのアレイ選択トランジスタ７０を介して、複数のメモリセルアレイに亘って行方向に延伸する共通のグローバルデータ線ＧＤＬに各別に接続し、各メモリセルアレイ１０の各ビット線ＢＬは、メモリセルアレイを選択するためのアレイ選択トランジスタ７１を介して、複数のメモリセルアレイに亘って列方向に延伸する共通のグローバルビット線ＧＢＬに各別に接続している。従って、各メモリセルアレイ１０は、階層的なデータ線構造及びビット線構造を使用している。ここで、図示しないが、奇数番目のグローバルデータ線ＧＤＬに対しては、各バンクの一方側から奇数番目の対応するデータ線ＤＬに接続し、偶数番目のグローバルデータ線ＧＤＬに対しては、各バンクの他方側から偶数番目の対応するデータ線ＤＬに接続する構成としても構わない。同様に、ここで、奇数番目のグローバルビット線ＧＢＬに対しては、各バンクの一方側から奇数番目の対応するビット線ＢＬに接続し、偶数番目のグローバルビット線ＧＢＬに対しては、各バンクの他方側から偶数番目の対応するビット線ＢＬに接続する構成としても構わない。
本発明装置は、図１に示すように、メモリセルアレイ１０に対し、各グローバルデータ線ＧＤＬを個別に駆動するデータ線ドライブ回路１１と、各グローバルビット線ＧＢＬを個別に駆動するビット線ドライブ回路１２と、複数のデータ線ＤＬの中から読み出し対象の選択メモリセルに接続する選択データ線を選択する行デコーダ１３と、複数のビット線ＢＬの中から読み出し対象の選択メモリセルに接続する選択ビット線を選択する列デコーダ１４を備える。より詳細には、行デコーダ１３は、複数のグローバルデータ線ＧＤＬの中から、アレイ選択トランジスタ７０を介して選択データ線に接続する選択グローバルデータ線を選択し、選択データ線がアレイ選択トランジスタ７０によって選択される。同様に、列デコーダ１４は、複数のグローバルビット線ＧＢＬの中から、アレイ選択トランジスタ７１を介して選択ビット線に接続する選択グローバルビット線を選択し、選択ビット線がアレイ選択トランジスタ７１によって選択される。
更に、本発明装置は、メモリセルアレイ１０と同じアレイサイズで同じメモリセルを使用したリファレンス電圧発生用の３対のリファレンスメモリセルアレイ２０ａ〜２０ｆ、及び、各リファレンスメモリセルアレイ対の出力電圧Ｖｒｅｆ０、Ｖｒｅｆ１からリファレンス電圧レベルを生成し、メモリセルアレイ１０の選択グローバルデータ線の電圧レベルＶｍから読み出し電圧レベルを生成し、読み出し電圧レベルとリファレンス電圧レベルを比較して、選択メモリセルの記憶状態（抵抗状態）を判定する３つのセンス回路１５を備える。本実施形態では、各メモリセルが４値情報を記憶するため、可変抵抗素子が取り得る抵抗値の範囲を、各記憶レベルに対応する４つの抵抗状態（抵抗値分布範囲）に区分し、各記憶レベルの抵抗状態が相互に重なり合わないように設定する。そして、リファレンスレベル（抵抗値）として、４つの各抵抗状態の中間値（３つ存在する）を使用して、４値情報を読み出す。従って、１つのセンス回路１５に１つのリファレンスレベルが対応する。
図３に示すように、各リファレンスメモリセルアレイ２０ａ〜２０ｆには、メモリセルアレイ１０に対し設けられたデータ線ドライブ回路１１、ビット線ドライブ回路１２、及び、列デコーダ１４と同じ回路構成のデータ線ドライブ回路２１、ビット線ドライブ回路２２、及び、列デコーダ２４が夫々設けられている。更に、後述する行電圧変位抑制回路３１及び列電圧変位抑制回路４１も同様の形態で設けられている。
図１に示すように、本発明装置では複数のメモリセルアレイ１０からなるバンク構造を採用している。これは、メモリセルアレイ１０が１つの場合に大容量メモリを実現するためには、メモリセルアレイ１０のアレイサイズを大きくする必要があるが、クロスポイントタイプのメモリセルアレイ構造では、アレイサイズの増大とともに読み出しマージンが悪化して、読み出し不能となるため、単体のメモリセルアレイ１０のアレイサイズには最大許容サイズが存在することに起因するものである。
また、本実施形態では、メモリセルアレイ１０と同サイズのリファレンスメモリセルアレイを合計６つ使用しているため、メモリセルアレイ１０の個数を増やすことで、リファレンスメモリセルアレイの占有面積のオーバーヘッドを軽減することができる。従って、各バンク（メモリセルアレイ）に対して、各別にリファレンスメモリセルアレイ２０ａ〜２０ｆを設ける必要はなく、複数のバンク間で、リファレンスメモリセルアレイ２０ａ〜２０ｆを共用することで、上記オーバーヘッドの軽減が可能となる。
図４に示すように、各グローバルデータ線ＧＤＬに設けられたデータ線ドライブ回路１１は、読出し時に第２電圧（例えば、電源電圧Ｖｃｃ）を供給する行読出し電圧供給回路３０を備えて構成される。具体的には、行読出し電圧供給回路３０は、ゲートレベルが所定のバイアスレベルに固定され飽和領域で動作するように設定されたＰＭＯＳで形成され、当該ＰＭＯＳのソースが上記第２電圧に、ドレインが選択グローバルデータ線の電圧レベルＶｍを出力する出力ノードに接続している。また、各メモリセルアレイ１０のデータ線ＤＬとアレイ選択トランジスタ７０の間に、行読出し電圧供給回路３０からアレイ選択トランジスタ７０を介して選択データ線に供給された電圧レベルの変位を抑制する行電圧変位抑制回路３１が設けられている。行電圧変位抑制回路３１は、ソースがデータ線ＤＬと接続し、ドレインがアレイ選択トランジスタ７０に接続するＮチャネルＭＯＳＦＥＴ（以下、単に「ＮＭＯＳ」と略称する。）３２と、ＮＭＯＳ３２のゲート電圧をデータ線ＤＬの電圧レベルＶｄに応じて変化させてＮＭＯＳ３２のオン抵抗を調整するインバータ３３からなるフィードバック回路部を備えて構成される。データ線ＤＬに供給される電圧レベルＶｄは、図４に示すように、第２電圧（例えば、電源電圧Ｖｃｃ）から、ＰＭＯＳ３０とアレイ選択トランジスタ７０とＮＭＯＳ３２の電圧降下分を差し引いた電圧となり、具体的には行電圧変位抑制回路３１のインバータ３３の反転レベルとＮＭＯＳ３２の閾値電圧で調整される。
各グローバルビット線ＧＢＬに設けられたビット線ドライブ回路１２は、図５に示すように、読出し選択時に所定の第１電圧（例えば、接地電圧Ｖｓｓ）を供給し、読出し非選択時に第１電圧と異なる第２電圧（例えば、電源電圧Ｖｃｃ）を供給する列読出し電圧供給回路４０と、列読出し電圧供給回路４０から供給された電圧レベルの変位を抑制する列電圧変位抑制回路４１を備えて構成される。具体的には、列読出し電圧供給回路４０は、ＰＭＯＳ４２で形成された負荷回路と２組のＣＭＯＳ転送ゲート４３，４４で構成された列選択回路４５とを備える。列選択回路４５は、列デコーダ１４のデコード出力によってビット線が選択される場合は、右側のＣＭＯＳ転送ゲート４４がオンし、ビット線に第１電圧を供給し、ビット線が非選択の場合には、左側のＣＭＯＳ転送ゲート４３がオンし、第２電圧を、ＰＭＯＳ４２とＣＭＯＳ転送ゲート４３と列電圧変位抑制回路４１を介して供給する。ＰＭＯＳ４２は、ソースが電源電圧Ｖｃｃに接続し、ドレインがＣＭＯＳ転送ゲート４３の一方端に接続し、ゲートは所定のバイアスレベルに固定されて飽和領域で動作するように設定されている。ＣＭＯＳ転送ゲート４３の他方端は、列電圧変位抑制回路４１を介してグローバルビット線に接続する。ＣＭＯＳ転送ゲート４４は一方端が接地電圧Ｖｓｓに接続し、他方端がグローバルビット線に接続する。列電圧変位抑制回路４１は、ソースがビット線と接続し、ドレインがＣＭＯＳ転送ゲート４３の他方端に接続するＮＭＯＳ４６と、ＮＭＯＳ４６のゲート電圧をビットの電圧レベルＶｂに応じて変化させてＮＭＯＳ４６のオン抵抗を調整するインバータ４７からなるフィードバック回路部を備えて構成される。ビット線が非選択の場合に当該ビット線に供給される電圧レベルＶｂは、図５に示すように、第２電圧（例えば、電源電圧Ｖｃｃ）から、ＰＭＯＳ４２とＣＭＯＳ転送ゲート４３とＮＭＯＳ４６の電圧降下分を差し引いた電圧となり、具体的には列電圧変位抑制回路４１のインバータ４７の反転レベルとＮＭＯＳ４６の閾値電圧で調整される。尚、非選択のグローバルビット線に供給される第２電圧は、グローバルデータ線に供給する第２電圧と同一電圧レベルである。
図４に示す行電圧変位抑制回路３１及び図５に示す列電圧変位抑制回路４１は、既にクロスポイントタイプのメモリセルアレイの問題点として、図１７または図１８を参照して説明したリーク電流（非選択メモリセルを経由する回り込み電流）による選択データ線で測定される電流の変動（数２及び数３参照）を抑制し、読み出しマージンを改善するために設けられている。
次に、行電圧変位抑制回路３１の動作について、図４を参照して説明する。読み出し対象の選択メモリセルの抵抗値が高い場合には、選択されたデータ線の電圧が上昇する。当該選択データ線の電圧Ｖｄが上昇すると、行電圧変位抑制回路３１中のインバータ３３の入力レベルが上昇し、インバータ３１の出力レベルは低下する。従って、このインバータ３１の出力レベルが低下すると、ＮＭＯＳ３２のゲート・ソース間電圧が低下して、ＮＭＯＳ３２のオン抵抗が下がり、選択データ線に対する駆動能力が低下するため、リーク電流の供給能力も低下することになる。
逆に、選択メモリセルの抵抗値が低い場合には、選択されたデータ線の電圧が、他の高抵抗値のメモリセルに接続するデータ線の電圧よりも低くなることによって、高いデータ線電圧レベル（非選択データ線）から低いデータ線電圧レベルの選択データ線への回り込み電流（リーク電流）が発生する。このように選択データ線の電圧が低下すると、行電圧変位抑制回路３１中のインバータ３３の入力レベルが低下し、インバータ３３の出力レベルは上昇する。従って、このインバータ３３の出力レベルが上昇すると、ＮＭＯＳ３２のゲート・ソース間電圧が高くなって、ＮＭＯＳ３２のオン抵抗が上がり、選択データ線に対する駆動能力が増加するため、選択データ線への電流供給能力が増加して、上述の非選択データ線へのリーク電流が実質的に低減する。
選択メモリセルの抵抗値の高低に拘わらず、メモリセルアレイのサイズが大きくなるにつれて、当該リーク電流（回り込み電流）は増加する傾向にある。従って、行電圧変位抑制回路３１のリーク電流低減効果は、回り込み電流が増加する傾向にある大きなメモリセルアレイにおいてより顕著となる。
本実施形態では、図４に示すように、データ線ドライブ回路１１の行読出し電圧供給回路３０をグローバルデータ線ＧＤＬ側に設け、行電圧変位抑制回路３１を各データ線ＤＬ側に設け、両者をアレイ選択トランジスタ７０によって分離している。これに対し、行読出し電圧供給回路３０と行電圧変位抑制回路３１を分離しない構成では、行電圧変位抑制回路３１の挿入位置としては、図６に示すように、行読出し電圧供給回路３０とグローバルデータ線ＧＤＬの間となる。この場合、各データ線ＤＬ０、ＤＬｍと選択ビット線ＢＬに接続する可変抵抗素子の一方の抵抗値が高く、他方が低い場合に、各データ線ＤＬ０、ＤＬｍを流れる電流Ｉｄ０、Ｉｄｍに差が生じる。ここで、行電圧変位抑制回路３１の電圧変位抑制効果によって、各グローバルデータ線ＧＤＬの電圧Ｖｄｇ０、Ｖｄｇｍには、大きな電圧差が生じないものの、各データ線ＤＬ０、ＤＬｍの電圧Ｖｄ０、Ｖｄｍ間に電圧差が生じる。この電圧差は、アレイ選択トランジスタ７０を流れる電流Ｉｄ０、Ｉｄｍの差がアレイ選択トランジスタ７０のソース・ドレイン間の電圧降下の差によって生じる。つまり、抵抗値の低い方の可変抵抗素子側の電流（図６の例では、Ｉｄ０）が大きいため、データ線ＤＬ０側のアレイ選択トランジスタ７０による電圧降下が大きくなって、Ｖｄ０＜Ｖｄｍとなり、データ線ＤＬｍからデータ線ＤＬ０への回り込み電流が発生する結果となる。つまり、アレイ選択トランジスタ７０の介在によって、行電圧変位抑制回路３１の電圧変位抑制効果が低下する。しかし、図４に示すように、行電圧変位抑制回路３１をアレイ選択トランジスタ７０とデータ線ＤＬの間に各別に挿入した場合は、各データ線ＤＬ０、ＤＬｍの電圧Ｖｄ０、Ｖｄｍの電圧変位が、行電圧変位抑制回路３１の電圧変位抑制効果によって、直接抑制されるため、図６に示す構成に比べて、各データ線ＤＬ０、ＤＬｍ間の電圧差（Ｖｄｍ−Ｖｄ０）は小さくなり、各データ線ＤＬ０、ＤＬｍ間の電圧差に起因する回り込み電流が抑制される。
次に、列電圧変位抑制回路４１の動作について、図５を参照して説明する。列電圧変位抑制回路４１は、非選択ビット線の電圧がデータ線及び他の非選択ビット線の電圧よりも高い場合には、当該非選択ビット線の電圧レベルを低下させ、また、当該非選択ビット線の電圧がデータ線及び他の非選択ビット線の電圧よりも低い場合には、当該非選択ビット線のレベルを上昇させるように機能する。動作原理は、行電圧変位抑制回路３１と同じであるので、重複する説明は割愛する。但し、本実施形態では、列読出し電圧供給回路４０と列電圧変位抑制回路４１が分離不可能な一体構成となっているため、列電圧変位抑制回路４１がグローバルビット線ＧＢＬに設けられている。このため、行電圧変位抑制回路３１と比較して電圧変位抑制効果は低下する。仮に、列電圧変位抑制回路４１の電圧変位抑制効果の低下を、行電圧変位抑制回路３１と同様に抑制するためには、例えば、バンク単位にビット線ドライブ回路１２を設けるか、ビット線ドライブ回路１２の回路構成を階層的なビット線構造に適合するように変更すればよい。そのような階層的なビット線構造に適合するビット線ドライブ回路を用いることで、列電圧変位抑制回路４１を各バンクのビット線に直接接続させることが可能となる。
次に、行読出し電圧供給回路３０において、出力ノードに出力される選択データ線の電圧レベルＶｍ、つまり、行読出し電圧供給回路３０を形成するＰＭＯＳのドレイン電圧と、出力ノードで測定される選択データ線を流れる電流、つまり、当該ＰＭＯＳのドレイン電流との間の関係について説明する。
図７に、飽和領域で動作する当該ＰＭＯＳを負荷抵抗とする負荷特性（Ｉ−Ｖ特性：図中「Ｌ」で表示）と、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターン（パターンＡ〜Ｈ）におけるメモリセルアレイのＩ−Ｖ特性（図中「Ａ」〜「Ｈ」で表示）を合わせて示す。当該分布パターンについては後述する。図７において、負荷特性ＬとメモリセルアレイのＩ−Ｖ特性との交点が動作点となる。尚、説明の簡単化のため、以下の図７〜図１１では、メモリセルが２値データを記憶する場合を想定する。
次に、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターン（パターンＡ〜Ｈ）について、図８を参照して説明する。尚、図８は、各分布パターンの特徴を説明するために、８行×１２列の簡略的なアレイサイズを示しているが、このアレイサイズは必ずしも実際のアレイサイズを示すものではない。尚、図８において、網掛け部分（濃色部分）が、高抵抗メモリセルが分布している領域を表している。
さて、図８において、パターンＡは、高抵抗メモリセルが任意の１行、及び、任意の１列に分布し、低抵抗メモリセルがその他の領域に分布しているパターンを示している。選択メモリセルが高抵抗の場合は、高抵抗メモリセルよりなる行及び列の交差位置にある高抵抗メモリセルを読み出した場合に、最も回り込み電流が大きくなり、読み出し電流が最も大きくなる。選択メモリセルが低抵抗の場合は、上記他の領域の低抵抗メモリセルの何れかが選択される。
パターンＢは、高抵抗メモリセルが任意の１行、及び、任意の１列に分布し、低抵抗メモリセルがその他の領域、及び、高抵抗メモリセルが分布している行と列の交差位置に分布するパターンを示している。選択メモリセルが高抵抗の場合は、高抵抗メモリセルの何れかが選択される。選択メモリセルが低抵抗の場合は、高抵抗が分布している行と列の交差位置にある低抵抗を読み出した場合に、最も回り込み電流が大きくなり、低抵抗の読み出し電流が最も大きくなる。
パターンＣは、低抵抗メモリセルが任意の１行、及び、任意の１列に分布し、高抵抗メモリセルがその他の領域に分布するパターンを示している。選択メモリセルが高抵抗の場合は、高抵抗メモリセルの何れかが選択される。選択メモリセルが低抵抗の場合は、低抵抗が分布している行と列の交差位置にある低抵抗メモリセルを読み出した場合に、読み出し電流が最も小さくなる。
パターンＤは、低抵抗メモリセルが任意の１行、及び、任意の１列に分布し、高抵抗メモリセルがその他の領域、及び、低抵抗メモリセルが分布している行と列の交差位置に分布するパターンを示している。選択メモリセルが高抵抗の場合は、低抵抗が分布している行と列の交差位置にある高抵抗メモリセルを読み出した場合に、最も回り込み電流が大きくなり、高抵抗メモリセルの読み出し電流が最も小さくなる。選択メモリセルが低抵抗の場合は、低抵抗メモリセルの何れかが選択される。
パターンＥは、１つのメモリセルのみが高抵抗で、他のメモリセルは低抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、当該１つの高抵抗メモリセルが選択される。選択メモリセルが低抵抗の場合は、他の低抵抗メモリセルの何れかが選択される。
パターンＦは、１つのメモリセルのみが低抵抗で、他のメモリセルは高抵抗である分布パターンを示している。選択メモリセルが低抵抗の場合は、当該１つの低抵抗メモリセルが選択される。選択メモリセルが高抵抗の場合は、他の高抵抗メモリセルの何れかが選択される。つまり、パターンＦは、パターンＥの裏返しパターンである。
パターンＧは、１本のデータ線に接続する１行のメモリセルのみが低抵抗で、他の行のメモリセルは高抵抗である分布パターンを示している。選択メモリセルが低抵抗の場合は、当該１行の低抵抗メモリセルの中から選択される。選択メモリセルが高抵抗の場合は、他の行の高抵抗メモリセルの中から選択される。
パターンＨは、１本のデータ線に接続する１行のメモリセルのみが高抵抗で、他の行のメモリセルは低抵抗である分布パターンを示している。選択メモリセルが高抵抗の場合は、当該１行の高抵抗メモリセルの中から選択される。選択メモリセルが低抵抗の場合は、他の行の低抵抗メモリセルの中から選択される。つまり、パターンＨは、パターンＧの裏返しパターンである。
上記各パターンに対して回路シミュレーションを行った結果、図７に示すように、選択メモリセルが高抵抗状態の場合は、他の非選択メモリセルの抵抗状態の分布パターンがパターンＡの場合に、高抵抗状態の行と列の交差位置のメモリセルを読み出した場合に、高抵抗状態の読み出し電流が最大となりワーストケースとなる。また、選択メモリセルが低抵抗状態の場合は、他の非選択メモリセルの抵抗状態の分布パターンがパターンＣの場合に、低抵抗状態の行と列の交差位置のメモリセルを読み出した場合に、低抵抗状態の読み出し電流が最小となりワーストケースとなる。
更に、読み出し電流に影響を与える要因として、上述の分布パターン依存性の他に、メモリセルアレイ内の場所依存性がある。
図９（ａ）に、１本のビット線に接続するビット線ドライブ回路から最も遠い高抵抗メモリセル（Ｘ）と最も近い高抵抗メモリセル（Ｙ）を各別に読み出す場合の電流経路を示す。この読み出し電流は、データ線ドライブ回路からデータ線電流Ｉｄ０〜Ｉｄｎで駆動され、選択ビット線ｂ０に流れる。つまり、選択ビット線ｂ０に流れる電流Ｉｂ０は、下記の数６に示すように、全てのデータ線に流れる電流の総和になる。
（数６）
Ｉｂ０＝Σｉ＝０〜ｎＩｄｉ
従って、選択ビット線ｂ０のメモリセルＸを選択した場合と、メモリセルＹを選択した場合では、ビット線電流Ｉｂ０によるビット線に沿った電圧降下の影響により、各選択メモリセル位置でのビット線電位が異なる。
図９（ｂ）には、ビット線の長さとビット線電位との関係を示す。図９（ｂ）に示すように、ビット線ドライブ回路に近いメモリセルＹを選択した場合には、ビット線電位が低く、ビット線ドライブ回路から遠い側のメモリセルＸを選択した場合には、ビット線電位は高くなる。従って、高抵抗メモリセルＸを選択した場合の読み出し電流は、高抵抗メモリセルＹを選択した場合の読み出し電流よりも小さくなる。この場所依存性を考慮するすると、図１０（ａ）に示すパターンＡにおいてメモリセルａを選択した場合の読み出し電流は、図１０（ｂ）に示す他のパターンＡのメモリセルａを選択した場合の読み出し電流と比較して、最大となる。同様に、図１０（ａ）に示すパターンＢにおいてメモリセルｂを選択した場合の読み出し電流は、図１０（ｂ）に示す他のパターンＢのメモリセルｂを選択した場合の読み出し電流と比較して、最大となる。同様に、図１０（ａ）に示すパターンＣにおいてメモリセルｃを選択した場合の読み出し電流は、図１０（ｂ）に示す他のパターンＣのメモリセルｃを選択した場合の読み出し電流と比較して、最小となる。同様に、図１０（ａ）に示すパターンＤにおいてメモリセルｄを選択した場合の読み出し電流は、図１０（ｂ）に示す他のパターンＤのメモリセルｄを選択した場合の読み出し電流を比較と比較して、最小となる。
図７に示す上記各パターンに対する回路シミュレーション結果において、負荷特性Ｌと、選択メモリセルが高抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＡ）との交点Ｊの電圧レベルをＶｊとする。また、負荷特性Ｌと、選択メモリセルが低抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＣまたはＨ）との交点Ｋの電圧レベルをＶｋとする。そして、交点Ｊ、Ｋ間の電圧差をＶｊｋとする。当該電圧差Ｖｊｋは、選択メモリセルの高抵抗時と低抵抗時に対する読み出しマージン電圧を示している。
これに対して、行読出し電圧供給回路３０を形成するＰＭＯＳが飽和領域ではなく線形領域で動作する場合について、図１１を参照して説明する。この場合、負荷抵抗のＰＭＯＳのゲートは所定のバイアスレベルではなく、ドレインと接続している。この線形領域で動作する負荷特性Ｌ’が、選択メモリセルが高抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＡ）との交点Ｍの電圧レベルをＶｍとする。また、負荷特性Ｌ’と、選択メモリセルが低抵抗時のメモリセルアレイのＩ−Ｖ特性（パターンＣまたはＨ）との交点Ｎの電圧レベルをＶｎとする。そして、交点Ｍ、Ｎ間の電圧差をＶｍｎとする。当該電圧差Ｖｍｎは、選択メモリセルの高抵抗時と低抵抗時に対する読み出しマージン電圧を示している。
図７及び図１１より明らかなように、飽和領域で動作する負荷特性Ｌとの交点Ｊ、Ｋ間の電圧差Ｖｊｋは、線形領域で（抵抗素子として）動作する負荷特性Ｌ’との交差Ｍ、Ｎ間の電圧差Ｖｍｎよりも大きい結果（Ｖｊｋ＞ Ｖｍｎ）が得られる。従って、この結果より、行読出し電圧供給回路３０及び列読出し電圧供給回路４０のＰＭＯＳのゲート電圧を所定のバイアスレベル（中間レベル）として飽和領域で動作させることによって、より大きな読み出しマージンを確保することが可能となる。
次に、メモリセルが４値データを記憶する場合に戻して説明する。ここで、４値データの各記憶レベルを、（０，０）、（０，１）、（１，０）、（１，１）とし、各記憶レベルに対応する可変抵抗素子の抵抗値の標準値ＲＣｉ（ｉ＝０〜３）を、ＲＣ０＝５０ｋΩ、ＲＣ１＝１１０ｋΩ、ＲＣ２＝２００ｋΩ、ＲＣ３＝１８００ｋΩ、とする。
メモリセルが２値データを記憶する場合の上記説明（図７〜図１１）は、メモリセルが４値データを記憶する場合にも基本的に妥当する。但し、記憶レベルが４であるため、図８に示すメモリセルアレイ中のメモリセルの抵抗状態の各種分布パターン（パターンＡ〜Ｈ）が、更に細分化される。具体的には、パターンＡ〜Ｈが夫々に更に１２通りに細分化される。１２通りの内、６通りは選択メモリセルの抵抗値が高抵抗の場合で、他の６通りは選択メモリセルの抵抗値が低抵抗の場合である。選択メモリセルの抵抗値が高抵抗の場合のパターンＡ〜Ｈを、パターンＡＨ〜ＨＨと夫々表記し、選択メモリセルの抵抗値が低抵抗の場合のパターンＡ〜Ｈを、パターンＡＬ〜ＨＬと夫々表記する。また、選択メモリセルの抵抗値が高抵抗の場合の各パターンＡＨ〜ＨＨにおいて、選択メモリセルの抵抗値に応じて、他の低抵抗メモリセルの抵抗値が複数通り存在する。つまり、選択メモリセルの抵抗値が高抵抗の場合の抵抗値は、ＲＣ１、ＲＣ２、ＲＣ３の３通りで、夫々に対応する他の低抵抗メモリセルの抵抗値は、ＲＣ１に対してＲＣ０、ＲＣ２に対してＲＣ０とＲＣ１、ＲＣ３に対してＲＣ０とＲＣ１とＲＣ２の計６通りが存在する。同様に、選択メモリセルの抵抗値が低抵抗の場合の各パターンＡＬ〜ＨＬにおいて、選択メモリセルの抵抗値に応じて、他の低抵抗メモリセルの抵抗値が複数通り存在する。つまり、選択メモリセルの抵抗値が低抵抗の場合の抵抗値は、ＲＣ０、ＲＣ１、ＲＣ２の３通りで、夫々に対応する他の高抵抗メモリセルの抵抗値は、ＲＣ０に対してＲＣ１とＲＣ２とＲＣ３、ＲＣ１に対してＲＣ２とＲＣ３、ＲＣ２に対してＲＣ３の計６通りが存在する。ここで、各分布パターンＡＨ〜ＨＨ、ＡＬ〜ＨＬにおいて、低抵抗メモリセルと高抵抗メモリセルの抵抗値の差が大きい程に回り込み電流が大きくなるため、選択メモリセルの記憶レベル毎に、各分布パターンＡＨ〜ＨＨ、ＡＬ〜ＨＬはワーストケースパターンが夫々１通りに定まる。例えば、パターンＡについて見れば、選択メモリセルの記憶レベルが（０，０）の場合、パターンＡＬ（ＲＣ０とＲＣ３の組み合わせ）、（０，１）の場合、パターンＡＬ（ＲＣ１とＲＣ３の組み合わせ）とパターンＡＨ（ＲＣ１とＲＣ０の組み合わせ）、（１，０）の場合、パターンＡＬ（ＲＣ２とＲＣ３の組み合わせ）とパターンＡＨ（ＲＣ２とＲＣ０の組み合わせ）、（１，１）の場合、パターンＡＨ（ＲＣ３とＲＣ０の組み合わせ）となる。選択メモリセルの記憶レベルが（０，０）の場合は低抵抗メモリセルに、（１，１）の場合は高抵抗メモリセルとなるが、記憶レベルが（０，１）または（１，０）の場合は低抵抗メモリセルと高抵抗メモリセルの両方の場合が存在する。結局、選択メモリセルの記憶レベルとその記憶レベルが低抵抗状態または高抵抗状態であるかに応じて、図８に示す各種分布パターン（パターンＡ〜Ｈ）は、１通りの分布パターンＡＨ〜ＨＨまたはＡＬ〜ＨＬに対応付けられる。
メモリセルが２値データを記憶する場合は、図７に示すように、選択メモリセルが高抵抗状態の場合は、他の非選択メモリセルの抵抗状態の分布パターンがパターンＡの場合に、選択メモリセルを流れる読み出し電流に対する同方向のリーク電流が最大となりワーストケースとなる。また、選択メモリセルが低抵抗状態の場合は、他の非選択メモリセルの抵抗状態の分布パターンがパターンＣの場合に、選択メモリセルを流れる読み出し電流に対する逆方向のリーク電流が最大となりワーストケースとなる。これに対して、メモリセルが４値データを記憶する場合は、回路シミュレーションの結果、図１２及び図１３に示すように、選択メモリセルの記憶レベルが（０，１）と（１，０）の場合は、選択メモリセルを流れる読み出し電流に対する同方向のリーク電流が最大となるワーストケースと逆方向のリーク電流が最大となるワーストケースの両方が存在する。選択メモリセルの記憶レベルが（０，０）では、パターンＣＬ，ＤＨの場合に、選択メモリセルを流れる読み出し電流に対する逆方向のリーク電流が最大となりワーストケースとなる。選択メモリセルの記憶レベルが（０，１）及び（１，０）では、パターンＡＨ，ＢＬの場合に、選択メモリセルを流れる読み出し電流に対する同方向のリーク電流が最大となり一方のワーストケースとなり、パターンＢＨ，ＣＬの場合に、選択メモリセルを流れる読み出し電流に対する逆方向のリーク電流が最大となり他方のワーストケースとなる。選択メモリセルの記憶レベルが（１，１）では、パターンＡＨの場合に、選択メモリセルを流れる読み出し電流に対する同方向のリーク電流が最大となりワーストケースとなる。つまり、記憶レベル（０，０）を読み出す場合は、選択されたグローバルデータ線上での測定電流値は、図１２中のＩ−Ｖ特性ＣＬ，ＤＨよりも大きいドレイン電流となる。記憶レベル（０，１）を読み出す場合は、選択されたグローバルデータ線上での測定電流値は、図１２中のＩ−Ｖ特性ＡＨ，ＢＬとＣＬ，ＤＨの中間のドレイン電流となる。記憶レベル（１，０）を読み出す場合は、選択されたグローバルデータ線上での測定電流値は、図１２中のＩ−Ｖ特性ＡＨ，ＢＬとＣＬ，ＤＨの中間のドレイン電流となる。記憶レベル（１，１）を読み出す場合は、選択されたグローバルデータ線上での測定電流値は、図１２中のＩ−Ｖ特性ＡＨよりも小さいドレイン電流となる。
ここで、注目すべきは、図１２において、記憶レベル（０，０）のパターンＣＬ，ＤＨが記憶レベル（０，１）のパターンＡＨ，ＢＬより低抵抗であり、記憶レベル（０，１）のパターンＣＬ，ＤＨが記憶レベル（１，０）のパターンＡＨ，ＢＬより低抵抗であり、記憶レベル（１，０）のパターンＣＬ，ＤＨが記憶レベル（１，１）のパターンＡＨより低抵抗であり、各記憶レベル間で読み出し電流（負荷ＰＭＯＳのドレイン電流）が逆転せずに分離している点である。これは、本発明装置において、行電圧変位抑制回路３１及び列電圧変位抑制回路４１を設けてリーク電流の増加を抑制した結果である。
次に、図１に示す本発明装置で使用されるリファレンスメモリセルアレイ２０ａ〜２０ｆについて説明する。本発明装置は、記憶レベルとして４値（０，０）、（０，１）、（１，０）、（１，１）を想定しているので、各記憶レベルの中間値として３つのリファレンスレベルがある。１つ目は、記憶レベル（０，０）と（０，１）の間の第１リファレンスレベル（Ｒｅｆ１）、２つ目は、記憶レベル（０，１）と（１，０）の間の第２リファレンスレベル（Ｒｅｆ２）、３つ目は、記憶レベル（１，０）と（１，１）の間の第３リファレンスレベル（Ｒｅｆ３）である。本発明装置は、図１に示すように、リファレンスレベル毎に、夫々１対のリファレンスメモリセルアレイと１つのセンス回路１５を１組備えている。
図１２に示すように、各記憶レベルにおける選択されたグローバルデータ線上での測定電流値は、各記憶レベルでのワーストケースパターンで規定される上限値または下限値またはその両方で規定されるため、第１リファレンスレベルを記憶レベル（０，０）のパターンＣＬ，ＤＨと記憶レベル（０，１）のパターンＡＨ，ＢＬの中間のＩ−Ｖ特性（抵抗値）とし、第２リファレンスレベルを記憶レベル（０，１）のパターンＣＬ，ＤＨと記憶レベル（１，０）のパターンＡＨ，ＢＬの中間のＩ−Ｖ特性（抵抗値）とし、第３リファレンスレベルを記憶レベル（１，０）のパターンＣＬ，ＤＨと記憶レベル（１，１）のパターンＡＨの中間のＩ−Ｖ特性（抵抗値）とすることで、選択メモリセルの記憶レベルに対応する抵抗状態が、４値（０，０）、（０，１）、（１，０）、（１，１）の何れであるかを、３つのリファレンスレベルとの比較で判定することができる。
従って、第１リファレンスレベルに対応するリファレンスメモリセルアレイ２０ａ、２０ｂの一方は、記憶レベル（０，０）のパターンＣＬ，ＤＨに、他方は、記憶レベル（０，１）のパターンＡＨ，ＢＬに設定されている。例えば、リファレンスメモリセルアレイ２０ａがパターンＡＨ，ＢＬ、リファレンスメモリセルアレイ２０ｂがパターンＣＬ，ＤＨに設定される場合、リファレンスメモリセルアレイ２０ａが、第１リファレンスレベルに対して高抵抗側の抵抗状態（記憶レベル（０，１））の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現し、第１リファレンス電流発生回路として機能する。また、リファレンスメモリセルアレイ２０ｂが、第１リファレンスレベルに対して低抵抗側の抵抗状態（記憶レベル（０，０））の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現し、第２リファレンス電流発生回路として機能する。
ここで、リファレンスメモリセルアレイ２０ａ、２０ｂに対するメモリセルの選択は、上記所定のパターンＣＬ，ＤＨまたはＡＨ，ＢＬとなるように選択されなければならないので、リファレンスメモリセルアレイ２０ａ、２０ｂに対して設けられたデータ線ドライブ回路２１、ビット線ドライブ回路２２、及び、列デコーダ２４は、当該条件を満足するように設定される。
同様に、第２リファレンスレベルに対応するリファレンスメモリセルアレイ２０ｃ、２０ｄの一方は、記憶レベル（０，１）のパターンＣＬ，ＤＨに、他方は、記憶レベル（１，０）のパターンＡＨ，ＢＬに設定されている。例えば、リファレンスメモリセルアレイ２０ｃがパターンＡＨ，ＢＬ、リファレンスメモリセルアレイ２０ｄがパターンＣＬ，ＤＨに設定される場合、リファレンスメモリセルアレイ２０ｃが、第２リファレンスレベルに対して高抵抗側の抵抗状態（記憶レベル（１，０））の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現し、第１リファレンス電流発生回路として機能する。また、リファレンスメモリセルアレイ２０ｄが、第２リファレンスレベルに対して低抵抗側の抵抗状態（記憶レベル（０，１））の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現し、第２リファレンス電流発生回路として機能する。
ここで、リファレンスメモリセルアレイ２０ｃ、２０ｄに対するメモリセルの選択は、上記所定のパターンＣＬ，ＤＨまたはＡＨ，ＢＬとなるように選択されなければならないので、リファレンスメモリセルアレイ２０ｃ、２０ｄに対して設けられたデータ線ドライブ回路２１、ビット線ドライブ回路２２、及び、列デコーダ２４は、当該条件を満足するように設定される。
更に同様に、第３リファレンスレベルに対応するリファレンスメモリセルアレイ２０ｅ、２０ｆの一方は、記憶レベル（１，０）のパターンＣＬ，ＤＨに、他方は、記憶レベル（１，１）のパターンＡＨに設定されている。例えば、リファレンスメモリセルアレイ２０ｅがパターンＡＨ、リファレンスメモリセルアレイ２０ｆがパターンＣＬ，ＤＨに設定される場合、リファレンスメモリセルアレイ２０ｅが、第３リファレンスレベルに対して高抵抗側の抵抗状態（記憶レベル（１，１））の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態を実現し、第１リファレンス電流発生回路として機能する。また、リファレンスメモリセルアレイ２０ｆが、第３リファレンスレベルに対して低抵抗側の抵抗状態（記憶レベル（１，０））の選択メモリセルの読出し時において選択されたデータ線を流れる電流が他の非選択メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態を実現し、第２リファレンス電流発生回路として機能する。
ここで、リファレンスメモリセルアレイ２０ｅ、２０ｆに対するメモリセルの選択は、上記所定のパターンＣＬ，ＤＨまたはＡＨとなるように選択されなければならないので、リファレンスメモリセルアレイ２０ｅ、２０ｆに対して設けられたデータ線ドライブ回路２１、ビット線ドライブ回路２２、及び、列デコーダ２４は、当該条件を満足するように設定される。
次に、本発明装置のセンス回路１５について説明する。図１４に、何れか１つのリファレンスレベルに対応する１つのセンス回路１５の回路ブロック図を示す。以下、説明の便宜上、第１リファレンスレベルのセンス回路１５を想定する。図１４に示すように、センス回路１５は、選択されたデータ線の電流を読出し電圧レベルに変換する第１電流電圧変換回路部５１と、上記第１電流状態と上記第２電流状態の中間状態の電流をリファレンス電圧レベルに変換する第２電流電圧変換回路部５２と、変換された読出し電圧レベルとリファレンス電圧レベルを比較する比較回路５３とを備えて構成される。尚、１対のリファレンスメモリセルアレイ２０ａ，２０ｂはセンス回路１５と分離して構成されているが、実質的には、センス回路１５の一部と見做すこともできる。
図１４に示すように、第２電流電圧変換回路部５２は、ＰＭＯＳ５４のゲートにリファレンスメモリセルアレイ２０ａの出力電圧Ｖｒｅｆ０を入力し、ＰＭＯＳ５５のゲートにリファレンスメモリセルアレイ２０ｂの出力電圧Ｖｒｅｆ１を入力して、ＰＭＯＳ５４のドレイン電流Ｉ０とＰＭＯＳ５５のドレイン電流Ｉ１の合成電流Ｉ２がＮＭＯＳ５６に流れ、ＮＭＯＳ５６の半分の電流量に設定されたＮＭＯＳ５７とＮＭＯＳ５６のカレントミラー回路によって合成電流Ｉ２の半分の電流Ｉ３がＮＭＯＳ５７に流れ、ＮＭＯＳ５７のドレインにリファレンス電圧レベルＶｒｅｆが出力される。
一方、第１電流電圧変換回路部５１は、ＰＭＯＳ５８のゲートにメモリセルアレイ１０の出力電圧Ｖｍを入力し、ＰＭＯＳ５８のドレイン電流Ｉ４がＮＭＯＳ５９に流れ、ＮＭＯＳ５９と等価なＮＭＯＳ６０とＮＭＯＳ５９のカレントミラー回路によってドレイン電流Ｉ４がＮＭＯＳ６０に流れ、ＮＭＯＳ６０のドレインに読み出し電圧レベルＶｒｅａｄが出力される。尚、ＮＭＯＳ５７、ＮＭＯＳ５９、ＮＭＯＳ６０は夫々同じ電流能力に設定されている。
第１電流電圧変換回路部５１で生成された読み出し電圧レベルＶｒｅａｄと、第２電流電圧変換回路部５２で生成されたリファレンス電圧レベルＶｒｅｆを、比較回路５３で比較することによって、１つのリファレンスレベルに対する選択メモリセルの記憶データ判定を行う。
本発明装置のメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子であれば、如何なる構造、特性のものであっても構わない。また、電気抵抗の変化方式（つまり書き込み方式）も必ずしも電気的な方式に限定されるものではない。更に、メモリセルの記憶保持特性も、揮発性、不揮発性を問わない。尚、本発明装置が不揮発性メモリに適用されることで、メモリセルアレイの高密度化が可能なため、大容量不揮発性メモリの実現が可能となる。
メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物等の相転移材料の相変化にて、結晶相(抵抗小)とアモルファス相(抵抗大)との状態変化を利用した状態変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅメモリ）にも適応される。また、メモリセルにフッソ樹脂系材料を使用して、フッソ樹脂系材料分子（有極導電性ポリマ分子）の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)にも適応することができる。
また、ＣＭＲ効果（Ｃｏｌｏｓｓａl Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ）を持つペロブスカイト構造のＰＣＭＯ（Ｐｒ（１−ｘ）ＣａｘＭｎＯ３）等のＭｎ酸化物系材料にて、メモリセルを構成する場合にも適応することができる。
これは、強磁性金属体と、反磁性絶縁体との２相にて、状態が変化することによって、メモリセル素子を構成するＰＣＭＯ等のＭｎ酸化物系材料の抵抗値が変化することを利用するものである。
また、ＳＴＯ(ＳrＴｉＯ３)や、ＳＺＯ(ＳｒＺｒＯ３)及びＳＲＯ(ＳｒＲｕＯ３)等の金属酸化物と金属微粒子にてメモリセルを構成し、この金属酸化物と金属微粒子との界面にて、印加電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適応することができる。
また、より広義において、以下のメモリに適応することができる。
１）メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適応することができる。
２）メモリセルを構成する抵抗素子が酸化物、若しくは、窒化物から作成されるメモリに適応することができる。
３）メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに適応することができる。
４）メモリセルを構成する抵抗素子がフッソ樹脂系材料にて作成されるメモリに適応することができる。
５）メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)に適応することができる。
６）メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ(ＯＵＭ）に適応することができる。
７）メモリセルを構成する抵抗素子がＣＭＲ効果をもつペロブスカイト構造の化合物にて作成されるメモリに適応することができる。
８）メモリセルを構成する抵抗素子がスピン依存トンネル接合素子にて作成されるＭＲＡＭに適応することができる。
〈第２実施形態〉
上記第１実施形態では、図１において、選択された１つのメモリセルアレイ１０から１つのデータ線を選択して１つのメモリセルの４値データを読み出す場合に、３つのセンス回路１５を並列に使用して、３つのリファレンスレベルとの比較を同時に行う場合を説明したが、１つのセンス回路１５を３つのリファレンスレベルに対して時間的に順番に切り替えて使用する形態について説明する。
第１実施形態における読み出し方式では、図２５に示すように、高抵抗メモリセルを選択する場合のリファレンスメモリセルアレイで生成される高抵抗メモリセルの読み出し電流の上限値と、低抵抗メモリセルを選択する場合のリファレンスメモリセルアレイで生成される低抵抗メモリセルの読み出し電流の下限値から両者の中間電流レベルを生成し、当該中間電流レベルを電圧レベルに変換したものをリファレンス電圧として用いて、当該リファレンス電圧と、選択メモリセルの読み出し電流を電圧レベルに変換した測定電圧とを比較して、選択メモリセルの記憶データを読み出すことができる。
本第２実施形態では、図２６に示すように、負荷抵抗のＩ−Ｖ特性を、下記の数７及び数８に示す２つの条件を満足するように設定する。第一に、負荷抵抗のＩ−Ｖ特性曲線が、高抵抗メモリセルを選択する場合のリファレンスメモリセルアレイで生成される高抵抗メモリセルの読み出し電流の上限値と交差する読み出し電圧ＶＨＲｍａｘが、次段のセンスアンプのリファレンス電圧レベルＶｒｅｆ（任意に設定）よりも高くなるようにする。
（数７）
ＶＨＲｍａｘ ＞ Ｖｒｅｆ
第二に、負荷抵抗のＩ−Ｖ特性曲線が、低抵抗メモリセルを選択する場合のリファレンスメモリセルアレイで生成される低抵抗メモリセルの読み出し電流の下限値と交差する読み出し電圧ＶＬＲｍｉｎが、次段のセンスアンプのリファレンス電圧レベルＶｒｅｆ（任意に設定）よりも低くなるようにする。
（数８）
Ｖｒｅｆ ＞ ＶＬＲｍｉｎ
そして、この負荷抵抗を用いることによって、選択メモリセルの抵抗値が低抵抗の場合は、選択メモリセルの測定電圧Ｖｍｅａｓと、低抵抗メモリセルの読み出し電流の下限値と交差する読み出し電圧ＶＬＲｍｉｎとの関係は、下記の数９に示すようになる。
（数９）
Ｖｍｅａｓ ＜ ＶＬＲｍｉｎ
また、選択メモリセルの抵抗値が高抵抗の場合は、選択メモリセルの測定電圧Ｖｍｅａｓと、高抵抗メモリセルの読み出し電流の上限値と交差する読み出し電圧ＶＨＲｍａｘとの関係は、下記の数１０に示すようになる。
（数１０）
Ｖｍｅａｓ ＞ ＶＨＲｍａｘ
従って、任意に設定されたリファレンス電圧Ｖｒｅｆに対して数７及び数８に示す２つの条件を満足するＩ−Ｖ特性を有する負荷抵抗を用いることによって、次段のセンスアンプにて、当該リファレンス電圧レベルＶｒｅｆと選択メモリセルの読み出し電流を電圧レベルに変換した測定電圧とを比較して、選択メモリセルの記憶データを読み出すことができる。図２７に、この場合に使用されるセンスアンプの一例を示す。
次に、４値データを、図２６に示す負荷抵抗の設定手法に従って、負荷抵抗のＩ−Ｖ特性を時間的に切り替えて読み出す場合の読み出しシーケンスを、図２８〜図３１を主として参照しながら説明する。
先ず、データ線ドライブ回路（図１参照）の負荷抵抗であるＰＭＯＳ負荷トランジスタ（図４のＰＭＯＳ３０参照）のバイアスレベルを設定する。図２８に、３種類のＰＭＯＳ負荷トランジスタの負荷特性ＬＡ、ＬＢ、ＬＣの内の負荷特性ＬＡに関する諸条件を示す。
負荷特性ＬＡを作成するには、先ず、リファレンスメモリセルアレイ２０ｃには、図８に示す記憶レベル（１，０）のパターンＡＨ，ＢＬを配置し、リファレンスメモリセルアレイ２０ｄには、図８に示す記憶レベル（０，１）のパターンＣＬ，ＤＨを配置する。そして、負荷特性ＬＡを、リファレンスメモリセルアレイ２０ｃのパターンＡＨのメモリセルａまたはパターンＢＬのメモリセルｂを選択した場合のＰＭＯＳ負荷トランジスタのドレイン電圧(図４中のＶｍ)が高レベルとなるように、且つ、リファレンスメモリセルアレイ２０ｄのパターンＣＬのメモリセルｃまたはパターンＤＨのメモリセルｄを選択した場合のデータ線ドライブ回路の出力電圧（図４中のＶｍ)が低レベルとなるように設定する。
負荷特性ＬＡのＰＭＯＳ負荷トランジスタを用いて、或るメモリセルを選択した場合に、当該メモリセルの記憶データが（０，０）であると、データ線ドライブ回路の出力レベル（図４中のＶｍ）は、図２８中の「ア」と「イ」で示す各電圧レベル間に存在する。また、当該メモリセルの記憶データが（０，１）であると、データ線ドライブ回路の出力レベルは、図２８中の「ウ」と「エ」で示す各電圧レベル間に存在する。更に、当該メモリセルの記憶データが（１，０）であると、データ線ドライブ回路の出力レベルは、図２８中の「オ」と「カ」で示す各電圧レベル間に存在し、当該メモリセルの記憶データが（１，１）であると、データ線ドライブ回路の出力レベルは、図２８中の「キ」と「ク」で示す各電圧レベル間に存在する。
ここで、任意に設定されたリファレンス電圧レベルＶｒｅｆは、図２８中の「エ」と「オ」で示す各電圧レベル間に存在するので、負荷特性ＬＡのＰＭＯＳ負荷トランジスタを用いて、記憶データ（０，０）または（０，１）と、記憶データ（１，０）または（１，１）の識別が可能となる。以上が、図３１に示すフローチャートのステップ＃１、＃２に該当する。
この結果から、記憶データが（０，０）または（０，１）と判定された場合は、次に設定するＰＭＯＳ負荷トランジスタの負荷特性は、図２９中の負荷特性ＬＢである。
この負荷特性ＬＢを作成するには、先ず、リファレンスメモリセルアレイ２０ａには、図８に示す記憶レベル（０，１）のパターンＡＨ，ＢＬを配置し、リファレンスメモリセルアレイ２０ｂには、図８に示す記憶レベル（０，０）のパターンＣＬ，ＤＨを配置する。そして、負荷特性ＬＢを、リファレンスメモリセルアレイ２０ａのパターンＡＨのメモリセルａまたはパターンＢＬのメモリセルｂを選択した場合のデータ線ドライブ回路の出力電圧（図４中のＶｍ）が高レベルとなるように、且つ、リファレンスメモリセルアレイ２０ｂのパターンＣＬのメモリセルｃまたはパターンＤＨのメモリセルｄを選択した場合のデータ線ドライブ回路の出力電圧が低レベルとなるように設定する。
負荷特性ＬＢのＰＭＯＳ負荷トランジスタを用いて、上記ステップ＃２（図３１参照）において記憶データが（０，０）または（０，１）と判定されたメモリセルを選択した場合に、当該メモリセルの記憶データが（０，０）であると、データ線ドライブ回路の出力レベル（図４中のＶｍ）は、図２９中の「ケ」と「コ」で示す各電圧レベル間に存在する。また、当該メモリセルの記憶データが（０，１）であると、データ線ドライブ回路の出力レベルは、図２９中の「サ」と「シ」で示す各電圧レベル間に存在する。
ここで、任意に設定された次段のセンスアンプのリファレンス電圧レベルＶｒｅｆは、図２９中の「コ」と「サ」で示す各電圧レベル間に存在するので、このデータ線ドライブ回路の出力レベルが「ケ」と「コ」の間にあれば、次段のセンスアンプは、低レベルを出力する。また、このデータ線ドライブ回路の出力レベルが「サ」と「シ」の間にあれば、次段のセンスアンプは、高レベルを出力する。以上が、図３１に示すフローチャートのステップ＃３〜＃６に該当する。
次に、上記ステップ＃２（図３１参照）において記憶データが（１，０）または（１，１）と判定された場合、次に設定するＰＭＯＳ負荷トランジスタの負荷特性は、図３０中の負荷特性ＬＣである。
この負荷特性ＬＣを作成するには、先ず、リファレンスメモリセルアレイ２０ｅには、図８に示す記憶レベル（１，１）のパターンＡＨ，ＢＬを配置し、リファレンスメモリセルアレイ２０ｆには、図８に示す記憶レベル（１，０）のパターンＣＬ，ＤＨを配置する。そして、負荷特性ＬＣを、リファレンスメモリセルアレイ２０ｅのパターンＡＨのメモリセルａまたはパターンＢＬのメモリセルｂを選択した場合のデータ線ドライブ回路の出力電圧（図４中のＶｍ）が高レベルとなるように、且つ、リファレンスメモリセルアレイ２０ｆのパターンＣＬのメモリセルｃまたはパターンＤＨのメモリセルｄを選択した場合のデータ線ドライブ回路の出力電圧が低レベルとなるように設定する。
負荷特性ＬＣのＰチャネル負荷トランジスタを用いて、上記ステップ＃２（図３１参照）において記憶データが（１，０）または（１，１）と判定されたメモリセルを選択した場合に、当該メモリセルの記憶データが（１，０）であると、データ線ドライブ回路の出力レベル（図４中のＶｍ）は、図３０中の「ス」と「セ」で示す各電圧レベル間に存在する。また、当該メモリセルの記憶データが（１，１）であると、データ線ドライブ回路の出力レベルは、図３０中の「ソ」と「タ」で示す各電圧レベル間に存在する。
ここで、任意に設定された次段のセンスアンプのリファレンス電圧レベルＶｒｅｆは、図３０中の「セ」と「ソ」で示す各電圧レベル間に存在するので、このデータ線ドライブ回路の出力レベルが「ス」と「セ」の間にあれば、次段のセンスアンプは低レベルを出力する。また、このデータ線ドライブ回路の出力レベルが「ソ」と「タ」の間にあれば、次段のセンスアンプは、高レベルを出力する。以上が、図３１に示すフローチャートのステップ＃７〜＃１０に該当する。
以下に、本発明装置の別実施形態について説明する。
上記実施形態では、メモリセルアレイ１０のアレイサイズとリファレンスメモリセルアレイ２０ａ〜２０ｆの各アレイサイズは同じに設定したが、アレイサイズが同じリファレンスメモリセルアレイにおいてリーク電流が読み出し電流と同方向或いは逆方向に増加するワーストケースの抵抗状態の分布パターンを、より小さいアレイサイズで模擬的に実現するようにしても構わない。或いは、リファレンスメモリセルアレイ２０ａ〜２０ｆを夫々単体のメモリセルで構成し、夫々読み出し電流と同方向或いは逆方向の最大のリーク電流を加味した抵抗値に設定するようにしても構わない。
上記実施形態では、第１リファレンスレベルに対する第１リファレンス電流発生回路と第２リファレンス電流発生回路として、パターンＡＨ，ＢＬに設定されたリファレンスメモリセルアレイ２０ａとパターンＣＬ，ＤＨに設定されたリファレンスメモリセルアレイ２０ｂを使用したが、第１リファレンス電流発生回路、及び、第２リファレンス電流発生回路として、上記第１電流状態と第２電流状態を夫々に実現可能な別のアレイサイズのリファレンスメモリセルアレイを採用しても構わない。例えば、同じ抵抗状態の非選択メモリセルを複数組み合わせて合成しても構わない。他の第２及び第３リファレンスレベルに対する第１リファレンス電流発生回路と第２リファレンス電流発生回路についても同様である。
また、メモリセルの多値記憶レベル（４値レベル）の夫々に対応する抵抗状態として、各抵抗値が、ＲＣ０＝５０ｋΩ、ＲＣ１＝１１０ｋΩ、ＲＣ２＝２００ｋΩ、ＲＣ３＝１８００ｋΩの場合を想定したが、各抵抗値は上記実施形態に限定されるものではない。更に、上記各抵抗値の設定変更により、各リファレンスメモリセルアレイ２０ａ〜２０ｆが夫々採用すべきワーストケースの分布パターンを上記実施形態のものから適宜変更しても構わない。
また、上記実施形態では、多値記憶レベルとして４値を想定したが、多値記憶レベルは４値に限定されるものではない。
上記実施形態では、図１において、選択された１つのメモリセルアレイ１０から１つのデータ線を選択して１つのメモリセルのデータを読み出す場合を説明したが、１つのメモリセルアレイ１０から複数のデータ線を選択して複数のメモリセルのデータを読み出す構成であっても構わない。この場合、センス回路１５は同時に読み出すメモリセル数と同数倍に増設する必要があるが、シリアルに読み出す場合は、３つ或いは１つのセンス回路１５で構わない。また、センス回路１５を同数倍に増設する場合、当該増設されたセンス回路１５間でリファレンスメモリセルアレイ２０ａ〜２０ｆを共用することができる。
上記実施形態では、メモリセルアレイの行方向を、各図中の横方向に設定し、列方向を縦方向に設定していたが、行と列の関係は相互に交換可能である。即ち、読出し時において、選択された列選択線を流れる電流を、非選択の列選択線を流れる電流と分離して検知可能にセンス回路を構成しても構わない。また、上記実施形態では、メモリセルアレイの各列選択線と各行選択線の両方に対して、夫々、列電圧変位抑制回路と行電圧変位抑制回路を備えたが、列電圧変位抑制回路と行電圧変位抑制回路は、何れか一方だけを備える構成であっても構わない。
上記実施形態では、選択されたビット線に供給する第１電圧を、非選択ビット線及びデータ線に供給する第２電圧より低く設定したが、第１電圧を第２電圧より高く設定しても構わない。また、第１電圧及び第２電圧は、接地電圧、電源電圧以外の電圧であっても構わない。
本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイ構成と各メモリセルアレイの読み出し動作に関連する主要部分のブロック構成を示す回路ブロック図 本発明に係る半導体記憶装置の一実施形態におけるクロスポイントタイプのメモリセルアレイの回路構成を模式的に示す回路図 図１に示す本発明に係る半導体記憶装置のブロック構成におけるメモリセルアレイとリファレンスメモリセルアレイの構成を示す回路ブロック図 本発明に係る半導体記憶装置のデータ線ドライブ回路、行読出し電圧供給回路、及び、行電圧変位抑制回路の一構成例を示す回路図 本発明に係る半導体記憶装置のビット線ドライブ回路、列読出し電圧供給回路、及び、列電圧変位抑制回路の一構成例を示す回路図 複数のメモリセルアレイをバンク単位で選択可能なメモリセルアレイ構成におけるデータ線ドライブ回路の他の構成例を示す回路図 飽和領域で動作するＰＭＯＳを負荷抵抗とする負荷特性、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターンにおけるメモリセルアレイのＩ−Ｖ特性、及び、行読出し電圧供給回路の出力電圧を示す静特性図 クロスポイントタイプのメモリセルアレイ中の２値データ記憶時におけるメモリセルの抵抗状態の各種分布パターンを説明する図 メモリセルの読み出し電流に影響を与える一要因としてのメモリセルのメモリセルアレイ内の場所依存性を説明する図、図９（ａ）は同じビット線に接続する異なる２つのメモリセルを各別に読み出す場合の電流経路を示す図、図９（ｂ）はビット線上の選択メモリセルの位置とビット線電位の関係を模式的に示す図 メモリセルの抵抗状態の各種分布パターンＡ，Ｂ，Ｃ，Ｄにおける、メモリセルのメモリセルアレイ内の場所依存性を考慮した分布パターン（図１０（ａ））と、当該場所依存性を考慮しない分布パターン（図１０（ｂ））を対比して説明する図 線形領域で動作するＰＭＯＳを負荷抵抗とする負荷特性、メモリセルアレイ中のメモリセルの抵抗状態の各種分布パターンにおけるメモリセルアレイのＩ−Ｖ特性、及び、行読出し電圧供給回路の出力電圧を示す静特性図 メモリセルアレイ中の４値データ記憶時におけるメモリセルの抵抗状態の各種分布パターンにおけるメモリセルアレイのＩ−Ｖ特性を示す静特性図 メモリセルアレイ中の４値データ記憶時におけるメモリセルの各抵抗状態と選択メモリセルを流れる読み出し電流のリーク電流による変動後の上限値と下限値を与える分布パターンの関係を示す一覧表 本発明に係る半導体記憶装置のセンス回路の一例を示す回路ブロック図 従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルと電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、データ線Ｄ０とビット線Ｂ０とが交差した個所のメモリセルの抵抗値を読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、メモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流の電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流の電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流の方向を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、リーク電流が生じる理由を説明する図 従来のクロスポイントメモリのメモリセルアレイに使用するデータ線ドライバ兼増幅器回路の一例を示す回路図 従来のクロスポイントメモリのメモリセルアレイに使用するビット線ドライブ回路の一例を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、データ線Ｄ０とビット線Ｂ０とが交差した個所の高抵抗状態のメモリセルを読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す回路図 従来のクロスポイントメモリのメモリセルアレイにおいて、データ線Ｄ０とビット線Ｂ０とが交差した個所の低抵抗状態のメモリセルを読み出す場合の、各データ線、各ビット線の電圧設定と、電流経路を示す回路図 メモリセルアレイをバンク単位で選択可能なメモリセルアレイ構成を示す回路ブロック図 本発明に係る半導体記憶装置の第１実施形態で採用する読み出し方式におけるリファレンス電圧、選択メモリセルの読み出し電流、当該読み出し電流を電圧レベルに変換した測定電圧の相互関係を２値レベルで説明する図 本発明に係る半導体記憶装置の第２実施形態で採用する読み出し方式におけるリファレンス電圧、選択メモリセルの読み出し電流、当該読み出し電流を電圧レベルに変換した測定電圧の相互関係を２値レベルで説明する図 本発明に係る半導体記憶装置の第２実施形態で採用するセンスアンプの一例を示す回路図 本発明に係る半導体記憶装置の第２実施形態で採用する読み出し方式における第１のＰＭＯＳ負荷トランジスタの負荷特性ＬＡ、リファレンス電圧、選択メモリセルの読み出し電流、当該読み出し電流を電圧レベルに変換した測定電圧の相互関係を４値レベルで説明する図 本発明に係る半導体記憶装置の第２実施形態で採用する読み出し方式における選択メモリセルの記憶データ（０，０）または（０，１）に対する第２のＰＭＯＳ負荷トランジスタの負荷特性ＬＢ、リファレンス電圧、選択メモリセルの読み出し電流、当該読み出し電流を電圧レベルに変換した測定電圧の相互関係を４値レベルで説明する図 本発明に係る半導体記憶装置の第２実施形態で採用する読み出し方式における選択メモリセルの記憶データ（１，０）または（１，１）に対する第３のＰＭＯＳ負荷トランジスタの負荷特性ＬＣ、リファレンス電圧、選択メモリセルの読み出し電流、当該読み出し電流を電圧レベルに変換した測定電圧の相互関係を４値レベルで説明する図 本発明に係る半導体記憶装置の第２実施形態で採用する読み出し方式における４値データの識別シーケンスを示すフローチャート
符号の説明
１０： メモリセルアレイ
１１： データ線ドライブ回路
１２： ビット線ドライブ回路
１３： 行デコーダ
１４： 列デコーダ
１５： センス回路
２０ａ、２０ｂ： 第１リファレンスレベル用のリファレンスメモリセルアレイ
２０ｃ、２０ｄ： 第２リファレンスレベル用のリファレンスメモリセルアレイ
２０ｅ、２０ｆ： 第３リファレンスレベル用のリファレンスメモリセルアレイ
２１： データ線ドライブ回路
２２： ビット線ドライブ回路
２４： 列デコーダ
３０： 行読出し電圧供給回路
３１： 行電圧変位抑制回路
３２： ＮチャネルＭＯＳＦＥＴ
３３： フィードバック回路部（インバータ）
４０： 列読出し電圧供給回路
４１： 列電圧変位抑制回路
４２： ＰチャネルＭＯＳＦＥＴ
４３、４４： ＣＭＯＳ転送ゲート
４５： 列選択回路
４６： ＮチャネルＭＯＳＦＥＴ
４７： フィードバック回路部（インバータ）
５１： 第１電流電圧変換回路部
５２： 第２電流電圧変換回路部
５３： 比較回路
５４，５５、５８： ＰチャネルＭＯＳＦＥＴ
５６、５７、５９，６０： ＮチャネルＭＯＳＦＥＴ
７０、７１： アレイ選択トランジスタ
Ｖｃｃ： 電源電圧
Ｖｓｓ： 接地電圧
Ｖｒｅｆ０、Ｖｒｅｆ１： リファレンスメモリセルアレイ対の出力電圧
Ｖｍ： 行読出し電圧供給回路の出力電圧（負荷ＰＭＯＳのドレイン電圧）
ＢＬ： ビット線
ＤＬ： データ線
ＧＢＬ： グローバルビット線
ＧＤＬ： グローバルデータ線
ＭＣ： メモリセル

Claims (8)

  1. 電気抵抗の変化により３値以上の多値情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続してなるメモリセルアレイを有する半導体記憶装置であって、
    前記列選択線の夫々に、読出し選択時に所定の第１電圧を供給し、読出し非選択時に前記第１電圧と異なる第２電圧を供給する列読出し電圧供給回路を備え、
    前記行選択線の夫々に、読出し時に前記第２電圧を供給する行読出し電圧供給回路を備え、
    読出し時において、選択された前記行選択線を流れる電流を、非選択の前記行選択線を流れる電流と分離して検知して、選択された前記メモリセルの電気抵抗状態を検知するセンス回路を備えてなり、
    前記メモリセルが記憶する多値情報の各記憶レベルを対応する前記可変抵抗素子の抵抗値の大小順に並べた場合の隣接する２つの前記記憶レベル間の各リファレンスレベルが、選択された前記メモリセルの電気抵抗が前記２つの記憶レベルの高抵抗側の抵抗状態にある高抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最大状態となる第１電流状態と、選択された前記メモリセルの電気抵抗が前記２つの記憶レベルの低抵抗側の抵抗状態にある低抵抗メモリセルの読出し時において選択された前記行選択線を流れる電流が前記メモリセルアレイの他の非選択の前記メモリセルの電気抵抗状態の分布パターンに依存して最小状態となる第２電流状態の中間状態のリファレンス電流によって夫々規定され、
    前記センス回路が、選択された前記行選択線を流れる電流と前記各リファレンスレベルに対応する前記各リファレンス電流と比較可能に構成されていることを特徴とする半導体記憶装置。
  2. 前記センス回路は、
    選択された前記行選択線を流れる電流を読出し電圧レベルに変換する第１電流電圧変換回路部と、
    前記各リファレンスレベルの前記第１電流状態を各別に近似的に実現する第１リファレンス電流発生回路と、
    前記各リファレンスレベルの前記第２電流状態を各別に近似的に実現する第２リファレンス電流発生回路と、
    前記各リファレンスレベルの前記リファレンス電流をリファレンス電圧レベルに各別に変換する第２電流電圧変換回路部と、
    前記読出し電圧レベルと前記各リファレンス電圧レベルを比較する比較回路と、
    を備えてなることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記各リファレンスレベルの前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路の夫々は、前記メモリセルと同じ前記可変抵抗素子からなるリファレンスメモリセルを備えてなる前記メモリセルアレイと等価な構成のリファレンスメモリセルアレイと、前記列読出し電圧供給回路と等価な構成のリファレンス列読出し電圧供給回路と、前記行読出し電圧供給回路と等価な構成のリファレンス行読出し電圧供給回路と、を備え、
    前記各リファレンスレベルの前記第１リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記各リファレンスレベルの前記第１電流状態となる第１分布パターンに設定され、
    前記各リファレンスレベルの前記第２リファレンス電流発生回路の前記リファレンスメモリセルアレイにおける前記リファレンスメモリセルの電気抵抗状態の分布パターンは、選択された前記リファレンスメモリセルアレイの行選択線を流れる電流が前記各リファレンスレベルの前記第２電流状態となる第２分布パターンに設定されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記リファレンスメモリセルアレイの前記リファレンスメモリセル、前記行選択線、及び、前記列選択線の各個数は、前記メモリセルアレイの前記メモリセル、前記行選択線、及び、前記列選択線の対応する各個数と同じであることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記メモリセルアレイを複数備え、
    複数の前記メモリセルアレイの内の少なくとも２つの前記メモリセルアレイに対する前記センス回路が、前記第１リファレンス電流発生回路と前記第２リファレンス電流発生回路を共通に利用することを特徴とする請求項２〜４の何れか１項に記載の半導体記憶装置。
  6. 前記メモリセルが、電気的に書き替え可能な不揮発性の可変抵抗素子からなることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
  7. 前記メモリセルは、複数の前記行選択線と複数の前記列選択線の各交差個所に、夫々１つずつ配置されていることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
  8. 前記第１電圧が前記第２電圧より低電圧である場合、前記列読出し電圧供給回路と前記行読出し電圧供給回路は、夫々飽和領域で動作するＰチャネルＭＯＳＦＥＴを介して前記第２電圧を供給することを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
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