KR101266145B1 - 상변화 메모리 셀들의 낮은-스트레스 멀티레벨 판독을 위한 방법 및 멀티레벨 상변화 메모리 소자 - Google Patents

상변화 메모리 셀들의 낮은-스트레스 멀티레벨 판독을 위한 방법 및 멀티레벨 상변화 메모리 소자 Download PDF

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상변화 메모리 셀의 멀티레벨 판독을 위한 방법에 따라, 비트 라인(9) 및 PCM 셀(2)이 먼저 선택되고 제 1 바이어스 전압(VBL, V00)이 선택된 비트 라인(9)에 인가된다. 제 1 바이어스 전압(VBL, V00)에 응답하여 선택된 비트 라인(9)을 통해 흐르는 제 1 판독 전류(IRD00)가 제 1 기준 전류(I00)와 비교된다. 제 1 기준 전류(I00)는 선택된 PCM 셀(2)이 리셋 상태인 경우 제 1 판독 전류(IRD00)가 제 1 기준 전류(I00)보다 더 낮게 하고, 그러하지 않은 경우 더 크게 한다. 그 다음, 제 1 판독 전류(IRD00)와 제 1 기준 전류(I00)의 비교에 기초하여, 선택된 PCM 셀(2)이 리셋 상태인지 여부가 결정된다. 선택된 PCM 셀(2)이 리셋 상태가 아닌 경우, 제 1 바이어스 전압(VBL, V00) 보다 더 큰 제 2 바이어스 전압(VBL, V01)이 선택된 비트 라인(9)에 인가된다.

Description

상변화 메모리 셀들의 낮은-스트레스 멀티레벨 판독을 위한 방법 및 멀티레벨 상변화 메모리 소자{METHOD FOR LOW-STRESS MULTILEVEL READING OF PHASE CHANGE MEMORY CELLS AND MULTILEVEL PHASE CHANGE MEMORY DEVICE}
본 발명의 실시예들은 상변화 메모리 셀(phase change memory cell)들의 낮은-스트레스(low-stress) 멀티레벨 판독을 위한 방법, 및 멀티레벨 상변화 메모리 소자에 관한 것이다.
공지된 것처럼, 상변화 메모리들은 2가지 상이한 결정학적 구조들의 물질과 연관된 상이한 전기 특성들을 가진 2개 상(phase)들 간에 스위칭 특성을 갖는 분류의 물질들을 사용한다: 비정질의 무규칙적 상(disorderly phase), 및 결정질 또는 다결정질의 규칙적 상(orderly phase). 따라서, 2개의 상들은 매우 상이한 값들의 저항률(resistivity)들에 연관된다.
현재, 칼코겐 화합물(chalcogenide)들 또는 칼코겐 물질들로 지칭되는, Te 또는 Se와 같은, 주기율표의 VI족 원소들의 합금들이 상변화 메모리 셀들에 바람직하게 사용될 수 있다. 현재 가장 유망한 칼코겐 화합물은 오버라이트가능한 디스크들에 정보를 저장하기 위해 요즘 널리 사용되고 대용량 저장을 위해서도 제안되 었던, GST로도 불리는 Ge, Sb 및 Te의 합금(Ge2Sb2Te5)으로부터 형성된다.
칼코겐 화합물들에서, 물질이 비정질(보다 저항성) 상으로부터 결정질(보다 전도성) 상으로 변할 때 및 그 반대로 변할 때, 저항률은 인수 102 이상(two or more orders of magnitude)만큼 가변한다.
상변화는 온도를 국부적으로 증가시킴으로써 달성될 수 있다. 150℃ 미만에서, 두 개의 상들은 안정하다. 비정질 상태로부터 시작하여 200℃를 초과하게 온도를 상승시키면, 미세결정(crystallite)들의 급속한 핵형성(nucleation)이 있고, 물질이 충분히 긴 시간 동안 결정화 온도에서 유지되면, 상변화가 일어나고 결정질이 된다. 칼코겐 화합물을 다시 비정질 상태로 바꾸기 위해, 용융 온도(약 600℃)를 초과하게 온도를 상승시킨 다음 칼코겐 화합물을 급속히 냉각시킬 필요가 있다.
칼코겐 물질의 특성들을 이용하는 메모리 소자들(상변화 메모리 소자들로도 불림)은 이미 제안되었다.
상변화 메모리 소자에 사용하기에 적합한 칼코겐 화합물들의 조성 및 상변화 엘리먼트의 가능한 구조는 다수의 문헌들에 개시되어 있다(예컨대, 미국특허 제5,825,046호 참조).
EP-A-1 326 254호(US-A-2003/0185047호에 대응됨)에서 논의되는 것처럼, 상변화 메모리 소자의 메모리 엘리먼트는 칼코겐 물질, 및 히터로도 불리는 저항성 전극을 포함한다.
사실, 전기적 관점에서, 결정화 온도 및 용융 온도는 칼코겐 물질과 접촉되 거나 또는 인접하는 저항성 전극을 통하여 전류가 흐르게 하여 주울의 효과(Joule effect)에 의해 칼코겐 물질을 가열함으로써 달성된다.
특히, 칼코겐 물질이 비정질의 높은 저항률 상태(리셋 상태로도 불림)에 있을 때, 적절한 길이 및 진폭의 전류 펄스들을 인가하고 칼코겐 물질이 느리게 냉각될 수 있도록 할 필요가 있다. 이러한 상태에서, 칼코겐 물질은 자신의 상태를 변화시키고 높은 저항률로부터 낮은 저항률 상태로 스위칭한다. 보다 정확하게는, 펄스들의 지속기간(duration) 및 진폭에 따라, 칼코겐 메모리 엘리먼트들을 통해, 제어되는 상이한 전도율들의 결정질 경로들이 형성될 수 있다. 실제로, 결정질 경로들의 평균 단면적들은 적정 전류 프로파일들을 제공함으로써 조절될 수 있다. 따라서, 상변화 물질의 저항률은 다수의 몇몇 레벨들 중 하나로 반복가능하게 세팅될 수 있고, 이에 따라 멀티레벨 상변화 메모리들을 제공할 수 있으며, 각각의 셀에 1 비트 보다 많은 비트를 저장할 수 있다.
칼코겐 물질은 높은 진폭 전류 펄스들과 고속 냉각에 의해 다시 비정질 상태로 역으로 스위칭될 수 있다.
멀티레벨 상변화 메모리들은 임의의 다른 마이크로 전자 소자보다 스케일링(scaling)에 대한 점점 더 많은 요구사항들을 극복해야 한다. 스케일링은 사실상, 유효한(meaningful) 신호에 비해 증가된 장애(disturbance)들을 종종 초래하므로, 신호-대-잡음비에 영향을 준다. 예컨대, 멀티레벨 상변화 메모리들에서, 스케일링은 상이한 프로그래밍 레벨들에 상응하는 분포들을 집중(concentrate distribution)시키도록 유도하여, 상이한 레벨들을 구별하기 위해 이용가능한 허용범위(margin)들이 감소된다. 또한, 선택기(selector) 및 히터들은 주어진 판독 전압에 대해 더 작은 출력 전류들을 유도하는 더 큰 저항을 갖는다.
한편, 판독 전압은 안전값 미만에서 유지되어야 하고 무한하게 증가될 수 없다. 사실, 그러하지 않은 경우, 상 전환이 발생하는 그러한 정도까지 판독 동안 칼코겐 화합물의 온도가 증가될 수 있다. 또한, 칼코겐 화합물 메모리 엘리먼트들은 판독 전압이 안전값에 접근함에 따라 비정질로부터 결정질 상태로의 증가하는 드리프트(drift)를 나타낸다는 것은 공지되어 있다. 단일 판독 동작들은 셀들에 저장된 데이터를 변경시키지는 않지만, 다수의 반복들은 데이터를 장기간 유지하는 능력에 영향을 줄 수 있고 에러들을 초래할 수 있다.
본 발명의 목적은 전술한 제한들이 없는 상변화 메모리 셀들의 멀티레벨 판독을 위한 방법 및 멀티레벨 상변화 메모리 소자를 제공하는 것이다.
본 발명의 실시예에 따라, 상변화 메모리 셀들의 멀티레벨 판독을 위한 방법들 및 멀티레벨 상변화 메모리 소자가 제공된다.
본 발명의 이해를 위해, 그 몇몇 실시예들은 첨부된 도면들을 참조로 순수하게 제한적이지 않은 예들로서, 설명될 것이다.
도 1은 상변화 메모리(이하에서 "PCM") 소자(1)를 도시한다. 다수의 PCM 셀들(2)이 행(row)들 및 열(column)들에 배열되어 어레이(3)를 형성한다. 행 디코더(4) 및 열 디코더(5)는 메모리 제어 유닛(6)과 판독/프로그램 유닛(7)에 결합되며, 판독/프로그램 유닛(7)은 프로그램 회로(7a) 및 판독/검증 회로(7b)를 포함한다. 워드 라인들(8) 및 비트 라인들(9)은 각각 행들 및 열들에 평행하게 연장되며, 공지된 방식으로, 행 디코더(4) 및 열 디코더(5)를 통해 판독/프로그램 유닛(7)에 선택적으로 접속가능하다. 특히, 열 디코더(5)는 판독을 위해 동시에 선택될 수 있는 비트 라인들(9)의 수만큼 많은 판독 라인들(7c)을 통해 판독/검증 회로(7b)에 결합된다.
각각의 PCM 셀(2)은 각각의 워드 라인(8)과 각각의 비트 라인(9)의 교차점에 접속되고, 상변화 타입의 저장 엘리먼트(10), 및 선택 엘리먼트(11)를 포함한다. 저장 엘리먼트(10)는 각각의 비트 라인(9)에 접속되는 제 1 단자, 및 선택 엘리먼 트(11)의 제 1 단자에 접속되는 제 2 단자를 갖는다. 선택 엘리먼트(11)는 각각의 워드 라인(8)에 접속된 제어 단자 및 접지된 제 2 단자를 갖는다. 대안적인 해법들에 따라, 각각의 PCM 셀(2)의 저장 엘리먼트(10) 및 선택 엘리먼트(11)의 위치는 교환될 수 있으며, 더욱이 선택 엘리먼트들(11)은 2개의 단자들(예, 다이오드들)만을 가질 수 있다.
프로그램 회로(7a)는 메모리 제어 유닛(6)의 제어 하에서, 선택된 PCM 셀들(2)을 다수의 상태들 중 하나로 선택적으로 프로그래밍하기 위해 프로그래밍 전류들 IP를 제공하도록 구성된다. 이용가능한 상태들의 수는 N으로 나타낸다. 여기에서 설명되는 실시예에서, PCM 셀들(2)은 각각 2 비트를 저장할 수 있으므로, N = 4 상태들을 갖는데, 즉 리셋(reset) 상태 또는 최고(most) 저항성 상태(00, 여기서 저장 엘리먼트를 형성하는 실질적으로 모든 상변화 물질은 경로들을 통하는 결정질 없이, 비정질임), 하나의 셋(set) 상태 또는 최저(least) 저항성 상태(11, 여기서 저장 엘리먼트를 형성하는 실질적으로 모든 상변화 물질은 결정질임), 및 2개의 중간 결정질 상태들 또는 중간 저항성 상태들(각각의 중간 저항들을 갖는 01 및 10)을 갖는다.
도 2에 도시된 것처럼, 판독/검증 회로(7b)는 다수의 비트 라인 바이어스(BIAS) 회로들(13), 감지(SENSE) 회로들(15) 및 온도 센서(16)를 포함한다. 즉, 각각의 판독 라인(7c)에 대해(이에 따라, 판독을 위해 선택된 각각의 비트 라인(9)에 대해) 각각 하나의 비트 라인 바이어스 회로(13) 및 각각 하나의 감지 회로(15) 가 있다.
바이어스 회로들(13)은 각각의 감지 회로(15) 및 각각의 판독 라인(7c)에 결합된다. 바이어스 회로들(13)은 판독 동작 동안 판독 라인들(7c)을 통해 바이어스 전압들(여기서 일반적으로 VBL로 나타냄)을 선택된 비트 라인들(9)에 공급하도록 동작가능하다(간략화를 위해 열 디코더(5) 상의 전압 강하는 무시가능한 것으로 간주됨). 바이어스 전압들(VBL)의 값들은 온도 신호(TC)에 기초하여 조절되며, 온도 신호(TC)는 온도 센서(16)에 의해 제공되고 PCM 소자(1)를 수용하는 칩의 동작 온도를 나타낸다.
바이어스 전압들(VBL)이 판독 라인들(7c)을 통해 선택된 비트 라인들(9)에 인가될 때, 여기서 일반적으로 IRD로 지정된 판독 전류들이 선택된 비트 라인들(9) 및 PCM 셀들(2)을 통해 흐른다.
감지 회로들(15)은 각각의 선택된 PCM 셀들(2)의 실제 프로그래밍 상태에 따른 판독 전류들(IRD)을 감지한다. 한 세트의 N-1 기준 전류들과의 비교에 기초하여, 감지 회로들(15)은 각각의 선택된 PCM 셀들(2)의 실제 프로그래밍 상태를 결정하고, 각각의 데이터 출력들(15a) 상에 대응하는 판독 데이터(D)를 제공한다. 선택된 PCM 셀들(2)의 실제 프로그래밍 상태가 결정되었을 때, 이에 따라 대응하는 감지 회로(15)가 데이터 인식 신호(DREC)에 의해 각각의 바이어스 회로(13)에게 통지한다. 그 다음, 바이어스 회로(13)는 데이터 인식 신호(DREC)에 응답하여 대응하는 비트 라인(9)을 선택해제(deselect)하여, 대응하는 PCM 셀(2)에 영향을 주지 않으면서 판독 동작이 계속될 수 있다. 일 실시예에서, 선택된 비트 라인(9)은 예컨대 접지 전압과 같은, 리셋 전압으로 세팅될 수 있다.
PCM 소자(1)의 동작은 도 3 및 도 4a-4c를 참조로 보다 상세히 설명될 것이다. 특히, 도 3은 선택된 PCM 셀(2) 중 하나의 판독에 관련된 흐름도를 도시한다. 동일한 프로시저가 모든 선택된 PCM 셀들(2)에 적용된다.
사전에, 행 디코더(4) 및 열 디코더(5)를 적절히 어드레싱함으로써, 판독을 위해 다수의 PCM 셀들(2)이 선택된다. 선택된 PCM 셀들(2)에 접속되는 선택된 비트 라인들(9)은 판독 라인들(7c)을 통해 각각의 바이어스 회로들(13) 및 감지 회로들(15)에 결합된다.
그 다음(블록 100), 온도 신호(TC)가 판독되고, 바이어스 전압들의 값들이 이에 따라 조절된다. 이후에 설명되는 것처럼, 바이어스 전압들은 각각의 프로그래밍 상태들을 구별하기 위해 N-1 전압 레벨들을 가정할 수 있다(N은 각각의 PCM 셀(2)에 연관된 저장 레벨들의 수). 모든 N-1 레벨들은 온도 변화들과 반대의 시프트(shift)들에 의해 조절된다. 즉, 포지티브(positive) 온도 변화들은 모든 N-1 레벨들의 네거티브 시프트에 의해 보상되고, 반대로 네거티브(negative) 온도 변화들은 모든 N-1 레벨들의 포지티브 시프트에 의해 보상된다.
그 다음, 바이어스 회로들(13)은 제 1 바이어스 전압(V00)을 각각의 선택된 비트 라인들(9)에 인가한다(즉, 이 단계에서, 선택된 비트 라인들(9) 상의 바이어스 전압은 제 1 바이어스 전압(V00)과 동일함, VBL=V00; 블록 105). 제 1 바이어스 전압(V00)은 종래의 PCM 소자들의 비트 라인 판독 바이어스 전압들과 비교하여, 상대적으로 낮은 전압이다(예컨대, 약 350 mV의 전압이 저장 엘리먼트(10)에 인가되도록).
어떠한 경우라도, 제 1 바이어스 전압(V00)은 리셋 상태(완전한 비정질의, 최고 저항성)인 선택된 PCM 셀들(2)을 통해 실질적으로 전류가 흐르지 않도록 한다.
감지 회로들(15)은 선택된 비트 라인들(9)에 인가되는 제 1 바이어스 전압(V00)에 응답하여 선택된 PCM 셀들(2)을 통해 흐르는 제 1 판독 전류들(IRD00)을 감지한다. 이 단계에서, 판독 전류들(IRD00)은 IRD = V00/RCELL로 주어지고, 리셋 PCM 셀들(2)의 셀 저항(RCELL)은 예컨대 약 100 ㏀이다(선택 엘리먼트(11)의 저항은 무시가능함).
그 다음, 감지된 제 1 판독 전류들(IRD00)은 제 1 기준 전류(I00)와 비교되어, 리셋 상태인 PCM 셀들(2)이 리셋 상태가 아닌 PCM 셀들(2)과 구별될 수 있다(도 5a또한 참조). 즉, 리셋 상태인 PCM 셀들은 실질적으로 전류를 소모(draw)하지 않으며, 어떠한 경우라도 제 1 기준 전류(I00)보다 낮은 제 1 판독 전류(IRD00)를 소모하지 않는다. 따라서, 제 1 판독 전류(IRD00)가 제 1 기준 전류(I00)보다 낮은 경우(블 록 110에서, "예"인 경우), 대응하는 PCM 셀(2)이 리셋 상태라고 결정되고, 리셋 상태의 PCM 셀들(2)에 결합된 감지 회로들(15)의 데이터 출력들(15a) 상에 판독 데이터 D = "00"이 표시된다(블록 120). 판독되었던 리셋 상태의 PCM 셀들은 각각의 비트 라인(9)을 리셋 전압(접지, 블록 125)에 연결함으로써 선택해제된다. 따라서, 선택해제된 PCM 셀들은 여전히 선택된 PCM 셀들에 이후에 인가되는 바이어스 전압들에 의해 영향을 받지 않을 것이다.
제 1 판독 전류(IRD00)가 제 1 기준 전류(I00)보다 더 큰 경우(블록 110에서, "아니오"인 경우), 대응하는 PCM 셀(2)이 선택된 상태로 유지된다.
그 다음(블록 130), 바이어스 회로들(13)은 여전히 선택된 셀들에 제 2 바이어스 전압(V01)을 인가한다. 제 2 바이어스 전압(V01)은 제 1 바이어스 전압(V00)보다 더 크다. 따라서, 상이한 프로그래밍 상태들에 연관된 전류 레벨들은 제 1 바이어스 전압(V00)이 인가되는 경우보다 더 넓은 간격들로 떨어져 있다. 이는 도 5b로부터 인식될 수 있으며, 여기서 VBL = V00에 대한 레벨 분포들은 점선으로 도시된다.
제 2 판독 전류들(IRD01)은 감지 회로들(15)에 의해 다시 감지되고 제 2 기준 전류(I01)와 비교되며, 이는 예컨대 제 1 중간 결정질 상태의 선택된 PCM 셀들(2)을 제 2 중간 결정질 셀들 또는 완전한 결정질 셋(set) 상태(완전한 결정질의 최저 저항성)의 것들과 구별하기 위한 것이다.
감지된 제 2 판독 전류(IRD01)가 제 2 기준 전류(I01)보다 더 낮은 경우(블록 140에서, "예"인 경우), 대응하는 PCM 셀(2)이 제 1 중간 결정질 상태라고 결정되고, 선택해제되는(블록 125) 제 1 중간 결정질 상태의 PCM 셀들(2)에 결합된 감지 회로들(15)의 데이터 출력들(15a) 상에 판독 데이터 D = "01"이 표시된다(블록 150).
제 2 판독 전류(IRD01)가 제 2 기준 전류(I01)보다 더 큰 경우(블록 140에서, "아니오"인 경우), 대응하는 PCM 셀은 선택된 상태로 유지된다.
그 다음, 바이어스 회로들(13)에 의해 제 3 바이어스 전압(V10)이 여전히 선택된 PCM 셀들(2)에 인가되고, 이에 따라 생성되는 제 3 판독 전류들(IRD10)이 감지 회로들(15)에 의해 감지된다(블록 160). 그 다음, 도 5c에도 도시된 것처럼, 감지된 제 3 판독 전류들(IRD10)은 제 3 기준 전류(I10)와 비교되며, 이는 예컨대 제 2 중간 결정질 상태("10")인 PCM 셀들(2)을 셋 상태("11")의 것들과 구별하기 위한 것이다.
제 3 판독 전류(IRD10)가 제 3 기준 전류(I10)보다 더 낮은 경우(블록 170에서, "예"인 경우), 대응하는 PCM 셀(2)이 제 1 중간 결정질 상태라고 결정되고, 선택해제되는(블록 125) 제 1 중간 결정질 상태의 PCM 셀들(2)에 결합된 감지 회로들(15)의 데이터 출력들(15a) 상에 판독 데이터 D = "10"이 표시된다(블록 180). 그러하지 않은 경우, 대응하는 PCM 셀(2)이 셋 상태라고 결정되고, 선택해제되는(블록 125) 제 1 중간 결정질 상태의 PCM 셀들(2)에 결합된 감지 회로들(15)의 데이터 출력들(15a) 상에 판독 데이터 D = "11"이 표시된다.
따라서, 초기에 선택된 모든 PCM 셀들(2)이 판독되었다. 실제로, 리셋(완전한 비정질) 상태인 PCM 셀들(2)을 구별하기 위해 초기에 단지 낮은 바이어스 전압(제 1 바이어스 전압 V00)만이 인가된다. 따라서, 리셋 PCM 셀들(2)을 통하여 실질적으로 전류가 흐르지 않거나 적어도 매우 낮은 판독 전류들이 흐르며, 판독에 의해 야기되는 드리프트 효과들은 제거된다.
그 다음, 모든 PCM 셀들(2)의 프로그래밍 상태가 식별될 때까지 증가된 바이어스 전압들을 인가함으로써 판독 사이클들이 반복된다(N-1번, N은 이용가능한 프로그래밍 상태들). 보다 정확하게는, 각각의 선택된 PCM 셀(2)에 대해 이하의 조건들 중 하나가 충족될 때까지 반복이 계속된다:
선택된 PCM 셀(2)은 중간 결정질 상태들(01, 10) 중 하나라는 결정이 이루어진 경우; 및
선택된 PCM 셀(2)은 임의의 추가적인 중간 결정질 상태들(01, 10)이 아니라는 결정이 이루어진 경우.
더욱이, 선택된 PCM 셀(2)은 임의의 중간 결정질 상태들(01, 10)이 아니라는 결정이 이루어진 경우, 선택된 PCM 셀(2)이 셋 상태라고 결정된다.
각각의 실제 프로그래밍 상태가 결정된 선택된 PCM 셀(2)(및 대응하는 비트 라인들(9))은 임의의 시간에 선택해제된다. 특히, 리셋 PCM 셀들(2)은 이용가능한 최저 바이어스 전압, 즉 제 1 바이어스 전압(V00)을 인가한 이후 선택해제된다. 이러한 이유로, 리셋 PCM 셀들(2)은 계속적인 판독 동작들 및 보다 높은 바이어스 전압들에 의해 영향을 받지 않는다. 한편, 중간 결정질 상태로 세팅되거나 또는 셋 상태(완전한 결정질)로 세팅된 PCM 셀들(2)에서, 판독 전류들은 본질적으로 저장 엘리먼트를 통과하는 결정질 경로들에 의해 소모(draw)된다. 대신에, 무시가능한 분율(fraction)의 판독 전류만이 결정질 경로들을 둘러싸는 가능한 비정질 물질을 횡단(cross)하므로 상기 비정질 물질은 실질적으로 영향을 받지 않는다. 따라서, 드리프트의 위험이 없고, 동시에, 전술한 방법의 결과로서 레벨 분포들이 서로로부터 이격되기 때문에, 실제 프로그래밍 상태의 구별이 개선된다. 더욱이, 최고 전도성 결정질 경로들을 갖는 최고 전도성 PCM 셀들(2)에만 최대 바이어스 전압들이 인가된다. 따라서, 비정질 물질은 항상 유지된다. 사실상, 결정질 경로의 저항률이 보다 높아지면, 비정질 물질을 횡단하는 판독 전류의 분율은 보다 작아진다. 따라서, 어떠한 경우라도 비정질 부분들 상의 스트레스가 감소되기 때문에, 판독 전압은 저장 물질의 상태를 크게 변경시키지 않으면서 증가될 수 있다.
일 실시예에서, 도 6에 도시된 것처럼, 판독 PCM 셀들(2)의 검증 프로시저가 판독 이후 수행된다. PCM 셀들(2)로부터 방금 판독된 데이터에 따라, 검증 바이어스 전압들(VV)이 비트 라인들(9)에 인가되고 다시 판독된다(블록 200). 실제로, 각각의 PCM 셀(2)에 대해, 프로그래밍 레벨이 인식되었던 동일한 바이어스 전압(VBL)이 사용된다(예컨대, 방금 판독되어 제 1 중간 결정질 상태(01)로 세팅된 모든 PCM 셀들에 제 2 바이어스 전압(V01)이 인가됨). 각각의 상이한 PCM 셀들(2)에 상이한 바이어스 전압들(VBL)이 동시에 인가될 수 있다. 다른 실시예에서, 단일 검증 바이어스 전압(VV)이 모든 선택된 PCM 셀들(2)에 인가된다.
그 다음, 검증 바이어스 전압(VV)에 응답하여 비트 라인들(9) 및 PCM 셀들(2)을 통해 흐르는 검증 전류들(IV)이 감지 회로들(15)에 의해 감지되고(블록 210), 각각의 검증 전류 범위들(RV)과 비교된다(블록 220). 도 7에 도시된 것처럼, 검증 전류 범위들(RV)은 각각의 전류 기대값들(IE00, IE01, IE10, IE11)을 포함한다.
검증 프로시저에서 검증 전류들(IV)이 각각의 검증 전류 범위들(RV)내에 속하면(블록 220에서 "예"인 경우), 프로시저는 종료된다(블록 230). 각각의 검증 전류 범위들(RV)을 벗어나는 검증 전류들(IV)을 나타내는 그러한 PCM 셀들(2)에서(블록 220에서 "아니오"인 경우), 방금 판독된 데이터가 재프로그래밍된다(블록 240). 따라서, PCM 메모리 소자(1)의 분포 레벨들은 일관되게 유지되고, 판독에 의해 야기된 가능한 사소한(minor) 드리프트 효과들은 즉시 복구된다.
도 8은 바이어스 회로들(13) 중 하나 및 감지 회로들(15) 중 하나를 보다 상세히 도시한다. 바이어스 회로(13)는 공급 라인(16)과 각각의 판독 라인(7c)에 결합된 드레인 단자 및 소스 단자를 갖는 레귤레이터(regulator) 트랜지스터(17), 및 레귤레이터 트랜지스터(17)의 제어 단자에 제어 전압을 공급하는 전압 제어 회로(20)를 포함한다. 전압 제어 회로(20)는 또한 전압 선택 신호(VSEL)를 인가받기 위해 메모리 제어 유닛(6)에 결합된 전압 선택 입력(20a), 감지 회로(15)에 결합된 선택해제 입력(20b), 및 온도 신호(TC)를 인가받기 위해 온도 센서(16)에 결합된 조절 입력(20c)을 갖는다. 바이어스 회로(13)는 데이터 인식 신호(DREC)에 의해 제어되는 로직 회로(19) 및 선택해제 트랜지스터(18)를 추가로 포함한다. 여기서 NMOS 트랜지스터인 선택해제 트랜지스터(18)는 레귤레이터 트랜지스터(17)의 게이트 단자 및 접지에 각각 결합된 드레인 단자 및 소스 단자를 갖는다. 로직 회로(19)의 하나의 출력은 선택해제 트랜지스터(18)의 게이트 단자에 결합된다. 로직 회로(19)는 선택해제 트랜지스터(18)가 판독 동작의 시작 시에 오프되도록 구성된다. 대응하는 PCM 셀(2)에 저장된 데이터가 인식되었을 때, 데이터 인식 신호(DREC)가 스위칭되고, 이에 응답하여, 로직 회로(19)가 선택해제 트랜지스터(18)를 턴온시켜며, 이에 따라 레귤레이터 트랜지스터(17)를 턴오프시키고, 대응하는 선택된 비트 라인(9)을 접지 전압으로 전환시킨다. 따라서, 비트 라인(9)은 선택해제되어 판독 동작의 종료시까지 유지된다.
감지 회로(15)는 감지 증폭기(21); 제 1, 제 2 및 제 3 기준 전류(I00, I01, I10)(명확화를 위해, 이하에서 기준 전류들(IREF)로서 일반적으로 지칭됨) 중 하나를 선택적으로 공급하는 기준 모듈(23); 데이터 모듈(24); 및 출력 버퍼(25)를 포함한다. 감지 증폭기(21)는 바이어스 전압(VBL)이 인가될 때 판독 전류(IRD)를 감지하기 위해 판독 라인(7c)에 결합된 감지 입력(21a), 및 기준 전류들(IREF)을 인가받기 위해 기준 모듈에 결합된 기준 입력(21b)을 갖는다. 감지 증폭기(21)의 하나의 출력은 실제 기준 전류(IREF)보다 더 낮은 감지된 판독 전류(IRD)에 응답하여, 데이터 인식 신호(DREC)를 공급하기 위해 출력 버퍼(25)에 결합된다. 감지 증폭기(21)의 출력은 또한 전압 제어 회로(20)의 선택해제 입력(20b)에 접속된다. 도 9a-9c의 도면에 도시된 것처럼, 데이터 모듈(24)은 현재 선택된 바이어스 전압(VBL) 및 기준 전류(IREF)에 따라서 출력 데이터 값들을 출력 버퍼(25)에 제공하도록 제어된다. 여기에서 설명되는 실시예에서, 기준 모듈(23) 및 데이터 모듈(24)은 둘다 전압 선택 신호(VSEL)를 통해 메모리 제어 유닛(6)에 의해 제어된다.
판독 동작들에서, 메모리 제어 유닛(6)은 이미 설명된 것처럼, 전압 선택 신호(VSEL)를 통해 선택된 비트 라인들(9)에 인가될 적정 바이어스 전압들(VBL)을 선택한다. 전압 제어 회로(20)는 선택된 바이어스 전압(VBL)이 대응하는 비트 라인(9)에 실제로 인가되도록 레귤레이터 트랜지스터(17)를 구동한다. 동시에, 도 9a-9c에 도시된 것처럼, 전압 선택 신호(VSEL)에 따라서, 기준 모듈(23) 및 데이터 모듈(24)에 의해 적정 기준 전류들(IREF) 및 출력 데이터 값들이 선택된다. 감지 증폭기(21)는 실제 판독 전류(IRD)와 기준 전류(IREF)를 비교한다. 판독 전류(IRD)가 더 낮은 경우, 대응하는 선택된 PCM 셀(2)의 실제 프로그래밍 상태가 결정되고, 감지 증폭기(21)는 데이터 인식 신호(DREC)를 전송한다. 데이터 인식 신호(DREC)에 응답하여, 전압 제어 회로(20)는 레귤레이션 트랜지스터(17)를 턴오프시킴으로써 대응하는 PCM 셀(2)을 선택해제한다. 따라서, PCM 셀(2)은 가능한 한 계속되는 판독 동작에 의해 더 이상 영향을 받지 않으며, 즉 자신의 프로그래밍 상태를 변경할 수 있는 보다 높은 바이어스 전압들(VBL)을 경험하지 않는다. 더욱이, 데이터 모듈(24)에 의해 표시되는 출력 데이터 값은 출력 버퍼(25)에 로딩되고 출력 데이터(D)로서 공급된다. 선택된 PCM 셀(2)이 셋 상태인 경우(즉, 판독 전류(IRD)가 어떠한 기준 전류(IREF)도 초과하지 않음), 데이터 값 "11"이 출력 데이터(D)로서 표시된다. 일 실시예에서, 이는 판독 동작의 시작 시에 출력 버퍼(25)에 데이터 값 "11"을 사전 로딩함으로써 달성된다.
도 10에서, 본 발명의 일 실시예에 따른 시스템(300)의 일부분이 도시된다. 시스템(300)은 예컨대, 개인 휴대 단말기(PDA), 가능하면 무선 성능을 가진 랩톱 또는 포터블 컴퓨터, 휴대전화, 메시징 디바이스, 디지털 음악 재생기, 디지털 카메라, 또는 정보를 처리, 저장, 전송 또는 수신하도록 구성될 수 있고 영구적인 저장 능력을 요구할 수 있는 다른 디바이스들과 같은, 디바이스들에서 사용될 수 있다.
시스템(300)은 버스(350)를 통해 서로 결합되는, 제어기(310), 입력/출력(I/O) 장치(320)(예, 키보드, 디스플레이), 상변화 메모리 소자(1), 무선 인터페이스(340), 및 RAM 메모리(360)를 포함할 수 있다. 일 실시예에서, 배터리(380)는 시스템(300)에 전력을 공급하기 위해 사용될 수 있다. 본 발명의 범주는 상기 열 거된 임의의 또는 모든 컴포넌트들을 필수적으로 구비하는 실시예들로 제한되지 않음을 유의해야 한다.
제어기(310)는 예컨대, 하나 이상의 마이크로프로세서들, 디지털 신호 처리기들, 마이크로컨트롤러들 등을 포함할 수 있다.
I/O 장치(320)는 메시지를 생성하기 위해 사용될 수 있다. 시스템(300)은 무선 주파수(RF) 신호를 통해 무선 통신 네트워크로 및 무선 통신 네트워크로부터 메시지들을 송신 및 수신하기 위한 무선 인터페이스(340)를 사용할 수 있다. 무선 인터페이스(340)의 예들은 안테나, 또는 쌍극(dipole) 안테나와 같은 무선 트랜시버를 포함할 수 있지만, 본 발명의 범주가 이러한 관점으로 제한되지 않는다. 또한, I/O 장치(320)는 무엇이 디지털 정보(디지털 정보가 저장된 경우)로서 또는 아날로그 정보(아날로그 정보가 저장된 경우)로서 저장되어 있는지를 반영하는 전압을 전달할 수 있다.
마지막으로, 본 명세서에서 예시되고 설명된 방법 및 장치에 대해 많은 변형들 및 변화들이 이루어질 수 있으며, 이들 모두는 첨부된 청구범위에서 규정되는 바와 같은 본 발명의 범주 내에 속한다는 것은 명백하다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 간략한 블록도이다.
도 2는 도 1의 상변화 메모리 소자의 일부분의 보다 상세한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 방법의 흐름도이다.
도 4a-4c는 도 1의 상변화 메모리 소자에 관련된 제 1 전기량들을 나타내는 그래프들이다.
도 5a-5c는 도 1의 상변화 메모리 소자에 관련된 제 2 전기량들을 나타내는 그래프들이다.
도 6은 본 발명의 일 실시예에 따른 방법의 흐름도이다.
도 7은 도 1의 상변화 메모리 소자에 관련된 제 3 전기량들을 나타내는 그래프이다.
도 8은 도 1의 특정 상변화 메모리 소자의 세부 블록도이다.
도 9a-9c는 도 1의 상변화 메모리 소자에 관련된 제 2 전기량들을 나타내는 그래프들이다.
도 10은 본 발명의 일 실시예의 시스템 도면이다.

Claims (18)

  1. 상변화 메모리(PCM) 셀의 멀티레벨 판독의 방법으로서,
    비트 라인 및 PCM 셀을 선택하는 단계 ― 상기 PCM 셀은 상기 선택된 비트 라인에 결합됨 ―;
    상기 선택된 비트 라인에 제 1 바이어스 전압(V00)을 인가하는 단계;
    상기 제 1 바이어스 전압(V00)에 응답하여 상기 선택된 비트 라인을 통해 흐르는 제 1 판독 전류(IRD00)를 제 1 기준 전류(I00)와 비교하는 단계 ― 상기 제 1 기준 전류(I00)는 상기 선택된 PCM 셀이 리셋(reset) 상태인 경우, 상기 제 1 판독 전류(IRD00)가 상기 제 1 기준 전류(I00)와 제 1 관계에 있도록 하고, 그러하지 않은 경우 상기 제 1 판독 전류(IRD00)가 상기 제 1 기준 전류(I00)와 제 2 관계에 있도록 함 ―; 및
    상기 제 1 판독 전류(IRD00)와 상기 제 1 기준 전류(I00)의 비교에 기초하여, 상기 선택된 PCM 셀이 상기 리셋 상태인지 여부를 결정하는 단계
    를 포함하고,
    상기 선택된 PCM 셀이 상기 리셋 상태가 아닌 경우 상기 선택된 비트 라인에 제 2 바이어스 전압(V01)을 인가하며, 상기 제 2 바이어스 전압(V01)은 상기 제 1 바이어스 전압(V00)보다 더 큰,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  2. 제1항에 있어서,
    상기 제 2 바이어스 전압(V01)의 인가에 응답하여 상기 선택된 비트 라인을 통해 흐르는 제 2 판독 전류(IRD01)를 제 2 기준 전류(I01)와 비교하는 단계 ― 상기 제 2 기준 전류(I01)는 상기 선택된 PCM 셀이 제 1 중간 결정질(crystalline) 상태인 경우 상기 제 2 판독 전류(IRD01)가 상기 제 2 기준 전류(I01)와 제 1 관계에 있도록 하고, 그러하지 않은 경우 상기 제 2 판독 전류(IRD01)가 상기 제 2 기준 전류(I01)와 제 2 관계에 있도록 함 ―; 및
    상기 제 2 판독 전류(IRD01)와 상기 제 2 기준 전류(I01)의 비교에 기초하여, 상기 선택된 PCM 셀이 상기 제 1 중간 결정질 상태인지 여부를 결정하는 단계
    를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  3. 제2항에 있어서,
    상기 선택된 PCM 셀의 프로그래밍 상태가 아직 결정되지 않은 경우, 상기 선택된 비트 라인(9)에 제 3 바이어스 전압(V10)을 인가하는 단계 ― 상기 제 3 바이어스 전압(V10)은 상기 선택된 비트 라인에 이전에 인가된 임의의 바이어스 전압(V00, V01)보다 더 큼 ―;
    상기 제 3 바이어스 전압(V10)의 인가에 응답하여 상기 선택된 비트 라인을 통해 흐르는 제 3 판독 전류(IRD10)를 제 3 기준 전류(I10)와 비교하는 단계 ― 상기 제 3 기준 전류(I10)는 상기 선택된 PCM 셀이 제 2 중간 결정질 상태인 경우, 상기 제 3 판독 전류(IRD10)가 상기 제 3 기준 전류(I10)와 제 1 관계에 있도록 하고, 그러하지 않은 경우 상기 제 3 판독 전류(IRD10)가 상기 제 3 기준 전류(I10)와 제 2 관계에 있도록 함 ―; 및
    상기 제 3 판독 전류(IRD10)와 상기 제 3 기준 전류(I10)의 비교에 기초하여, 상기 선택된 PCM 셀이 상기 제 2 중간 결정질 상태인지 여부를 결정하는 단계
    를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  4. 제3항에 있어서,
    상기 선택된 PCM 셀의 프로그래밍 상태가 아직 결정되지 않은 경우, 상기 선택된 비트 라인에 추가적인 바이어스 전압을 인가하는 단계 ― 상기 추가적인 바이어스 전압은 상기 선택된 비트 라인에 이전에 인가된 임의의 바이어스 전압(V00, V01, V10)보다 더 큼 ―;
    상기 추가적인 바이어스 전압의 인가에 응답하여 상기 선택된 비트 라인을 통해 흐르는 추가적인 판독 전류를 추가적인 기준 전류와 비교하는 단계 ― 상기 추가적인 기준 전류는 상기 선택된 PCM 셀이 추가적인 중간 결정질 상태인 경우, 상기 추가적인 판독 전류가 상기 추가적인 기준 전류와 제 1 관계에 있도록 하고, 그러하지 않은 경우 상기 추가적인 판독 전류가 상기 추가적인 기준 전류와 제 2 관계에 있도록 함 ―; 및
    상기 추가적인 판독 전류와 상기 추가적인 기준 전류의 비교에 기초하여, 상기 선택된 PCM 셀이 상기 추가적인 중간 결정질 상태인지 여부를 결정하는 단계는,
    상기 선택된 PCM 셀이 상기 제 2 중간 결정질 상태 및 상기 추가적인 중간 결정질 상태 중 하나라는 결정이 이루어진 조건; 및
    상기 선택된 PCM 셀이 상기 제 2 중간 결정질 상태 및 상기 추가적인 중간 결정질 상태 모두가 아니라는 결정이 이루어진 조건
    중 하나가 충족될 때까지 반복되는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  5. 제4항에 있어서,
    상기 선택된 PCM 셀이 상기 제 2 중간 결정질 상태 및 상기 추가적인 중간 결정질 상태 모두가 아니라는 결정이 이루어진 경우에, 상기 선택된 PCM 셀이 셋(set) 상태라고 결정하는 단계를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  6. 제1항에 있어서,
    다수의 비트 라인들 및 다수의 PCM 셀들을 선택하는 단계 ― 상기 다수의 PCM 셀들은 각각의 비트 라인 및 각각의 워드 라인의 교차점에서 결합됨 ―; 및
    실제 프로그래밍 상태가 결정된 상기 선택된 PCM 셀 각각을 선택해제하는 단계
    를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  7. 제4항에 있어서,
    소자 동작 온도(TC)를 감지하는 단계; 및
    상기 소자 동작 온도(TC)에 기초하여 상기 제 1 바이어스 전압(V00)을 조절하는 단계
    를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  8. 제7항에 있어서,
    상기 소자 동작 온도에 기초하여 상기 제 2 바이어스 전압(V01)의 레벨, 상기 제 3 바이어스 전압(V10)의 레벨 및 상기 추가적인 바이어스 전압의 레벨을 선택하는 단계를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  9. 제1항에 있어서,
    상기 선택된 PCM 셀의 프로그래밍 상태를 검증하는 단계를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  10. 제9항에 있어서,
    상기 검증하는 단계는,
    상기 선택된 PCM 셀에 검증 바이어스 전압(VV)을 인가하는 단계;
    상기 검증 바이어스 전압(VV)에 응답하여 상기 선택된 PCM 셀을 통해 흐르는 검증 전류(IV)를 감지하는 단계; 및
    각각의 전류 기대값(IE00, IE01, IE10, IE11)을 포함하는 각각의 검증 전류 범위(RV)와 상기 검증 전류(IV)를 비교하는 단계
    를 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  11. 제10항에 있어서,
    상기 검증 전류(IV)가 상기 각각의 검증 전류 범위(RV)를 벗어나는 경우, 판독 데이터(D)를 재프로그래밍하는 단계를 더 포함하는,
    상변화 메모리 셀의 멀티레벨 판독의 방법.
  12. 상변화 메모리(PCM) 소자로서,
    행(row)들 및 열(column)들로 배열되고 각각의 워드 라인들 및 비트 라인들에 결합되는 다수의 PCM 셀들;
    비트 라인을 선택하고 선택된 비트 라인에 결합되는 PCM 셀을 선택하기 위한 선택 회로들;
    상기 선택된 비트 라인에 제 1 바이어스 전압(V00)을 인가하기 위한 바이어스 회로; 및
    상기 제 1 바이어스 전압(V00)에 응답하여 상기 선택된 비트 라인을 통해 흐르는 제 1 판독 전류(IRD00)를 제 1 기준 전류(I00)와 비교하기 위한 감지 회로 ― 상기 제 1 기준 전류(I00)는 상기 선택된 PCM 셀이 리셋 상태인 경우 상기 제 1 판독 전류(IRD00)가 상기 제 1 기준 전류(I00)와 제 1 관계에 있도록 하고, 그러하지 않은 경우 상기 제 1 판독 전류(IRD00)가 상기 제 1 기준 전류(I00)와 제 2 관계에 있도록 하며, 상기 감지 회로는 상기 제 1 판독 전류(IRD00)와 상기 제 1 기준 전류(I00)의 비교에 기초하여 상기 선택된 PCM 셀이 상기 리셋 상태인지 여부를 결정하도록 동작가능함 ―
    를 포함하고,
    상기 바이어스 회로는 상기 선택된 PCM 셀이 상기 리셋 상태가 아닌 경우 상기 선택된 비트 라인에 제 2 바이어스 전압(V01)을 인가하도록 동작가능하며, 상기 제 2 바이어스 전압(V01)은 상기 제 1 바이어스 전압(V00)보다 더 큰,
    상변화 메모리 소자.
  13. 제12항에 있어서,
    상기 바이어스 회로는,
    상기 선택 회로들을 통해 선택된 비트 라인과 선택적으로 결합하기 위한 전압 레귤레이팅(regulating) 엘리먼트; 및
    상기 제 1 바이어스 전압(V00)을 포함하는 다수의 바이어스 전압들 중 하나가 대응하는 비트 라인에 인가되도록, 상기 전압 레귤레이팅 엘리먼트를 구동하기 위한 전압 제어 회로
    를 포함하는,
    상변화 메모리 소자.
  14. 제12항에 있어서,
    상기 감지 회로는,
    상기 제 1 기준 전류(I00)를 포함하는 다수의 기준 전류들(IREF) 중 하나를 선택적으로 공급하기 위한 기준 모듈; 및
    상기 선택된 비트 라인을 통해 흐르는 판독 전류들(IRD)을 감지하도록 동작가능하고, 상기 선택 회로들을 통해 선택된 비트 라인과 선택적으로 결합하기 위한 감지 증폭기
    를 포함하고,
    상기 판독 전류들(IRD)은 상기 제 1 판독 전류(IRD00)를 포함하는,
    상변화 메모리 소자.
  15. 제12항에 있어서,
    상기 감지 회로는 상기 제 1 기준 전류(I00)와 제 1 관계에 있는 적어도 상기 제 1 판독 전류(IRD00)에 응답하여 데이터 인식 신호(DREC)를 제공하기 위해, 상기 바이어스 회로의 선택해제 입력부에 결합된 출력부를 갖고,
    상기 바이어스 회로는 상기 데이터 인식 신호(DREC)에 응답하여 상기 선택된 비트 라인을 선택해제하도록 동작가능한,
    상변화 메모리 소자.
  16. 제12항에 있어서,
    상기 상변화 메모리 소자의 동작 온도인 온도 신호(TC)를 공급하기 위한 온도 센서를 더 포함하는,
    상변화 메모리 소자.
  17. 제16항에 있어서,
    상기 바이어스 회로는 상기 온도 센서에 결합되고, 상기 온도 신호(TC)에 기초하여 상기 제 1 바이어스 전압(V00)을 조절하도록 동작가능한,
    상변화 메모리 소자.
  18. 시스템으로서,
    제어 유닛; 및
    상기 제어 유닛에 결합되는, 제12항에 따른 상변화 메모리 소자(1)
    를 포함하는,
    시스템.
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