KR101887109B1 - 저항 변화 메모리 장치 및 그에 따른 전류 트리밍 방법 - Google Patents

저항 변화 메모리 장치 및 그에 따른 전류 트리밍 방법 Download PDF

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Abstract

저항 변화 메모리 장치 및 그에 따른 전류 트리밍 방법이 개시된다. 저항 변화 메모리 장치는, 저항 변화 메모리 셀들의 어레이를 포함한다. 또한, 저항 변화 메모리 장치는, 프로그램 동작 모드에서 상기 저항 변화 메모리 셀들의 어레이 내의 선택된 메모리 셀로 리셋 전류를 인가함에 의해 상기 선택된 메모리 셀을 고저항 상태로 리셋하기 위해 구성된 라이팅 회로를 포함한다. 여기서, 상기 리셋 전류의 레벨은 상기 저항 변화 메모리 셀들의 어레이에 대한 초기 리셋 전류 분포에 의존한다. 본 발명의 실시예적 구성에 따르면, 리셋 프로그램 에러나 셋 복귀 프로그램 에러가 최소화 또는 감소되어 저항 변화 메모리 장치의 제조 수율이 증대된다. 또한 메모리 셀의 엔듀런스 페일 및 디스터브 페일이 최소화 또는 감소되어 메모리 장치의 신뢰성이 개선된다.

Description

저항 변화 메모리 장치 및 그에 따른 전류 트리밍 방법{Resistance changing memory device and therefor method of current trimming}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 저항 변화 메모리 장치 및 그에 따른 전류 트리밍 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용되며, 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 대별될 수 있다.
휘발성 반도체 메모리 장치에서는 커패시터의 충전 또는 방전이나 플립플롭의 래치동작에 의해 데이터가 저장된다.
RAM(Random Access Memory) 등의 휘발성 반도체 메모리 장치에서는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 소실된다. 그러한 휘발성 반도체 메모리 장치는 컴퓨터의 메인 메모리로서 흔히 사용된다.
비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 비휘발적으로 저장하는 데 사용된다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이면서 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 그러한 차세대 메모리 장치들로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory), 그리고 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory)등이 있다. 차세대 메모리 장치에서 메모리 셀을 구성하는 물질들의 공통점들 중의 하나는 전류 또는 전압이 인가된 상태에 따라 저항값이 가변된다는 것이다.
위와 같은 저항 변화 메모리 장치에서, 단위 메모리 셀은 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 가변저항 소자는 비트 라인과 스위칭 소자 사이에 연결되며, 스위칭 소자는 일반적으로 가변저항 소자와 워드라인 사이에 연결된다. 저항 변화 메모리 장치는 이러한 단위 메모리 셀들로 구성된 가변 저항 메모리 셀 어레이를 포함한다.
저항 변화 메모리 장치는 메모리 셀을 구성하는 가변저항 소자의 종류에 따라 PRAM, RRAM, MRAM 등으로 분류될 수 있다. 예를 들어, 가변저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로 이루어져 온도에 따라 저항이 변화하는 경우에는 저항 변화 메모리 장치는 PRAM이 될 수 있다.
가변저항 소자가 상부 전극, 하부 전극, 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항 변화 메모리 장치는 RRAM이 될 수 있다.
가변저항 소자가 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 유전체(dielectric material)로 형성된 경우에는 저항 변화 메모리 장치는 MRAM이 될 수 있다.
PRAM 등과 같은 저항 변화 메모리 장치에서 웨이퍼 번인이나 리셋 프로그램 동작이 적절히 수행되지 못하여 메모리 셀의 엔듀런스 페일 및 디스터브 페일이 생길 경우에 제조 수율이 저하되고 메모리 장치의 신뢰성이 나빠질 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 메모리 셀의 프로그램 안정성을 개선할 수 있는 저항 변화 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 웨이퍼 번인이나 리셋 프로그램 동작을 메모리 셀의 특성에 따라 적응적으로 가지는 저항 변화 메모리 장치 및 그에 따른 트리밍 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 리셋 프로그램 에러나 셋 복귀 프로그램 에러를 최소화 또는 저감할 수 있는 저항 변화 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상에 따른 저항 변화 메모리 장치는:
저항 변화 메모리 셀들의 어레이; 및
프로그램 동작 모드에서 상기 저항 변화 메모리 셀들의 어레이 내의 선택된 메모리 셀로 리셋 전류를 인가함에 의해 상기 선택된 메모리 셀을 고저항 상태로 리셋하기 위해 구성된 라이팅 회로를 포함하며, 상기 리셋 전류의 레벨은 상기 저항 변화 메모리 셀들의 어레이에 대한 초기 리셋 전류 분포에 의존한다.
본 발명의 실시 예에서, 상기 저항 변화 메모리 셀들은 상리 리셋 전류에 의해 비정질 상태로 변화되는 상변화 메모리 셀들로 구성될 수 있다.
본 발명의 실시 예에서, 상기 초기 리셋 전류 분포는 상기 저항 변화 메모리 셀들을 설정된 횟수만큼 셋 프로그램한 이후에 측정될 수 있다.
본 발명의 실시 예에서, 상기 리셋 전류의 레벨은 상기 초기 리셋 전류 분포에 근거하여 상기 저항 변화 메모리 셀들의 어레이에 대한 대표 리셋 전류 값을 결정한 다음 그 결정된 대표 리셋 전류 값과 설정된 리셋 프로그램 비율을 곱함에 의해 산출될 수 있다.
본 발명의 실시 예에서, 상기 리셋 전류의 레벨은 상기 초기 리셋 전류 분포에 근거하여 상기 저항 변화 메모리 셀들의 어레이에 대한 대표 리셋 전류 값을 결정한 다음 그 결정된 대표 리셋 전류 값과 설정된 리셋 프로그램 조정 값을 가감함에 의해 산출될 수 있다.
본 발명의 실시 예에서, 상기 라이팅 회로는 프로그램 전류 레벨을 트리밍하기 위한 트리밍 회로에 동작적으로 연결될 수 있다.
본 발명의 실시 예에서, 상기 트리밍 회로는 퓨즈들, 안티 퓨즈들, 및 불휘발성 메모리 중의 적어도 하나를 포함할 수 있다.
본 발명의 실시 예에서, 파이어링 동작 모드에서 상기 라이팅 회로는 상기 저항 변화 메모리 셀들의 어레이 내의 메모리 셀들로 파이어링 전류를 인가하며, 상기 파이어링 전류의 레벨은 상기 초기 리셋 전류 분포에 근거하여 얻은 대표 리셋 전류 값과 설정된 파이어링 비율을 곱함에 의해 결정될 수 있다.
본 발명의 실시 예에서, 파이어링 동작 모드에서 상기 라이팅 회로는 상기 저항 변화 메모리 셀들의 어레이 내의 메모리 셀들로 파이어링 전류를 인가하며, 상기 파이어링 전류의 레벨은 상기 초기 리셋 전류 분포에 근거하여 얻은 대표 리셋 전류 값과 설정된 파이어링 조정 값을 가감함에 의해 결정될 수 있다.
본 발명의 실시 예에서, 파이어링 동작 모드에서 웨이퍼 번인 동작이 수행될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 다른 양상에 따라, 메모리를 프로그램하는 방법은:
저항 변화 메모리 셀들의 어레이에 대한 초기 리셋 전류 분포를 측정하고;
상기 초기 리셋 전류 분포에 근거하여 상기 저항 변화 메모리 셀들의 어레이에 대한 대표 리셋 전류 값을 결정하고;
상기 대표 리셋 전류 값에 근거하여 프로그램 전류 레벨을 결정함을 특징으로 하는 방법.
본 발명의 실시 예에서, 상기 프로그램 전류 레벨은 상기 대표 리셋 전류 값에 설정된 프로그램 비율을 곱함에 의해 결정될 수 있다.
본 발명의 실시 예에서, 리셋 프로그램 동작 모드에서 상기 프로그램 비율은 리셋 프로그램 비율일 수 있다.
본 발명의 실시 예에서, 셋 프로그램 동작 모드에서 상기 프로그램 비율은 셋 프로그램 비율일 수 있다.
본 발명의 실시 예에서, 웨이퍼 번인 동작 모드에서 상기 대표 리셋 전류 값에 근거하여 웨이퍼 번인 전류 레벨을 결정하는 것을 더 포함할 수 있다.
본 발명의 실시예적인 구성에 따르면, 리셋 프로그램 에러나 셋 복귀 프로그램 에러가 최소화 또는 감소되어 저항 변화 메모리 장치의 제조 수율이 증대된다.
또한 메모리 셀의 엔듀런스 페일 및 디스터브 페일이 최소화 또는 감소되어 메모리 장치의 신뢰성이 개선된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 시스템의 블록도,
도 2는 도 1의 메모리 장치의 예시를 보인 구체 회로도,
도 3은 도 2에 적용되는 메모리 셀의 상변화 특성을 나타낸 그래프,
도 4는 도 2에 적용되는 메모리 셀에 데이터를 프로그램할 때 인가되는 전류 펄스의 파형들을 나타낸 그래프,
도 5는 도 2중 라이팅 회로에 적용된 트리밍 회로의 일 구현 예시도,
도 6은 도 2에 적용되는 메모리 셀을 파이어링한 경우에 리셋 전류의 특성 분포 시프트를 보여주는 그래프,
도 7은 본 발명의 실시예에 따른 동작 모드들에서의 전류 트리밍 제어 흐름도,
도 8은 도 1에서 메모리 장치별 초기 리셋 전류 분포 차이를 예시적으로 나타내는 도면.
도 9는 본 발명의 실시 예에 따라 동작 모드별로 전류 레벨 값을 산출하는 예를 보여주는 테이블,
도 10은 전자 시스템에 채용된 본 발명의 제1 응용 예를 도시한 블록도,
도 11은 데이터 처리 장치에 채용된 본 발명의 제2 응용 예를 도시한 블록도,
도 12는 메모리 카드에 채용된 본 발명의 제3 응용 예를 도시한 블록도, 및
도 13은 휴대용 단말기에 채용된 본 발명의 제4 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 저항 변화 메모리 장치에 대한 기본적 동작과 트리밍 동작에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 시스템의 블록도이다. 도면을 참조하면, 시스템은 테스트 장치(2000)와 메모리 장치(1000)를 포함한다. 상기 테스트 장치(2000)는 마이크로프로세서 등과 같은 프로그램 수행 장치를 포함할 수 있으며, 상기 메모리 장치(1000)를 버스(B1)를 통해 테스트하거나 운영한다. 테스트 동작에서, 상기 메모리 장치(1000)에 대해 웨이퍼 번인(burn-in)이 실행될 수 있다. 상기 웨이퍼 번인은 결함 발생된 메모리 장치를 스크리닝하는 작업들 중의 하나이며, 파이어링(firing) 실행 동작의 하나에 포함된다. 한편, 상기 메모리 장치(1000)가 테스트된 후 설정된 목적을 수행하는 시스템에 채용된 경우에, 상기 메모리 장치(1000)는 버스(B1)를 통하여 호스트(2000)와 연결될 수 있다.
상기 메모리 장치(1000)가 저항 변화 메모리 셀들의 어레이(70)를 스토리지 소자로서 가지는 경우에 저항 변화 메모리 장치는 도 2에서 보여지는 바와 같은 회로 블록들을 포함할 수 있다.
도 2는 도 1의 메모리 장치의 예시를 보인 구체 회로도이다.
도면을 참조하면, 저항 변화 메모리 장치(1000)는 트리밍 회로(100), 라이팅 회로(20), 리드회로(30), 컬럼 디코더(40), 로우 디코더(50), 콘트롤 회로(60), 및 메모리 셀 어레이(70)를 포함할 수 있다.
도 2에서 메모리 셀 어레이(70)를 구성하는 각 메모리 셀(72)이, 상변화 물질(GST)로 구성된 가변 저항소자(VR)와 억세스 다이오드(D)로 이루어진 상변화 메모리 셀인 경우에, 상기 저항 변화 메모리 장치(1000)는 PRAM이 될 수 있다.
본 발명의 실시 예에서는 설명의 편의상 PRAM을 위주로 리셋 프로그램 에러나 셋 복귀 프로그램 에러를 최소화 또는 저감하는 테크닉이 설명될 것이다. 그러나, RRAM, MRAM 등에도 본 발명의 기술이 응용적으로 적용될 수 있음은 물론이다.
상변화 메모리 셀(72)의 일부를 이루는 다이오드(D)의 캐소드는 메모리 셀 어레이(70)의 행을 이루는 워드라인(WL)과 연결될 수 있으며, 상기 가변 저항소자(VR)의 일단은 메모리 셀 어레이(70)의 열을 구성하는 비트라인(BL)과 연결될 수 있다.
상기 상변화 메모리 셀(72)의 상변화 특성의 이해와, 라이트 데이터를 상변화 메모리 셀(72)에 라이트(또는 프로그램)하는 동작의 기본적 원리는 도 3 및 도 4를 참조로 설명될 것이다.
도 3은 도 2에 적용되는 메모리 셀의 상변화 특성을 나타낸 그래프이고, 도 4는 도 2에 적용되는 메모리 셀에 데이터를 프로그램할 때 인가되는 전류 펄스의 파형들을 나타낸 그래프이다.
도 3을 참조하면, 상변화 물질(GST)에 대한 시간 대 온도에 따른 상변화 특성이 보여진다. 도면에서, 가로축은 시간(time)을 나타내며, 세로축은 온도(T)를 나타낸다. 상기 상변화 물질(GST)의 비정질화 상태는, 그래프 참조부호들(12,10,14)을 따라 나타나는 바와 같이, 상기 상변화 물질(GST)을 용융점(Tm: melting temperature) 이상으로 가열한 후 급속히 냉각시키는 것에 의해 달성된다. 또한 결정화 상태는, 그래프 참조부호들(22,21,24)을 따라 나타나는 바와 같이, 상기 상변화 물질(GST)을 일정시간동안 결정화 온도(Tx:crystallization temperature) 이상으로 가열한 후, 냉각시키는 것에 의해 달성된다.
도 3에서와 같이 상 변화 물질을 비정질화 상태 및 결정화 상태로 만들기 위한 전류 펄스의 파형들은 도 4와 같이 주어질 수 있다.
도 4를 참조하면, 도 2의 상변화 메모리 셀(72)을 제1,2 저항상태로 변화시키기 위한 전류펄스의 파형들이 보여진다. 도면에서, 가로축은 시간(time)을 나타내며, 세로축은 전류(I)를 나타낸다. 전류의 세기를 비교시, 리셋 전류펄스(G1)의 레벨은 셋 전류 펄스(G2)의 레벨보다 높다. 전류의 인가시간을 비교시, 셋 전류 펄스(G2)의 인가시간은 리셋전류 펄스(G1)의 인가시간보다 상대적으로 길다. 도 4의 리셋 전류 펄스(G1)와 셋 전류 펄스(G2)는 라이트 동작 모드에서 바이너리 1 또는 바이너리 0을 저장하기 위해 상변화 메모리 셀에 인가되어야 하는 라이트(프로그램) 전류를 의미한다.
상기 상변화 물질(GST)의 상태가 비정질화 상태에서 결정화 상태로 바뀌는 경우를 셋(SET)이라고 정의하면, 결정화 상태에서 비정질화 상태로 다시 바뀌는 경우는 리셋(RESET)으로 정의될 수 있다. 상기 상변화 물질(GST)이 비정질화 상태로 존재하는 경우에 저항값은 결정화 상태로 존재하는 경우의 저항값에 비해 현저히 크다. 즉, 리셋된 메모리 셀의 저항값은 셋된 메모리 셀의 저항값 보다 크다.
상기 상변화 물질(GST)의 상태를 바꾸는 방법으로서는, 레이저빔을 이용하는 방법과 전류를 이용하는 방법 등이 알려져 있는데, 메모리 칩의 구현용이성 측면에서 전류를 이용하는 방법이 선호될 수 있다. 전류를 이용하는 방법을 적용 시, 상기 도 4에서 보여지는 바와 같은 전류 펄스들이 도 2의 라이팅 회로(20)를 통해 선택적으로 생성되고, 이는 데이터 라이팅을 위해 컬럼 게이트들(80-1,80-2,80-(m-1))중 선택된 컬럼 게이트를 통해 비트라인에 제공된다. 결국, 상기 상변화 물질(GST)은 전류의 세기(magnitude) 및 전류의 인가시간에 따라 발생되는 주울열(joule heating)에 의해 셋 또는 리셋 상태로 될 수 있다.
선택된 메모리 셀을 리셋 상태로 만들 때 리셋 펄스의 전류가 상대적으로 약하면 리셋 동작은 제대로 수행되지 않으며, 전류가 상대적으로 강하면 메모리 셀의 엔듀런스(endurance)성능이 나빠지거나 메모리 셀을 셋 상태로 만드는 것이 어려워진다. 그러나 PRAM 메모리 셀들의 제조 시 공정 변화(variation)에 기인하여 적절한 전류의 레벨은 필연적으로 변하게 된다. 예를 들어, 메모리 셀의 리셋 전류는 GST의 하부에 위치되는 하부 전극의 크리티컬 디멘젼(CD)과 두께, 하부 전극과 GST 사이의 인터페이스(interface) 상태, GST의 높이, 두께, 또는 농도 등에 따라 변화된다.
또한 같은 조건으로 메모리 셀을 프로그램하더라도 라이팅 회로의 변화에 기인하여 메모리 셀에 인가되는 프로그램 전류의 레벨은 일정하지 않고, 변동된다.
본 발명의 실시 예에서는 위와 같은 변화를 감안하여 프로그램 전류 즉 리셋이나 셋 전류의 레벨을 메모리 셀들의 어레이에 대한 초기 리셋 전류 분포에 의존하여 적응적으로 결정한다.
결국, 웨이퍼 번인이나 리셋 프로그램 동작을 메모리 셀의 특성에 따라 적응적으로 가지도록 트리밍을 함에 의해 회로 변화(variation)와 공정 변화에 메모리 장치가 둔감하게 된다. 이에 따라 리셋 프로그램 에러나 셋 복귀 프로그램 에러가 최소화 또는 감소되므로 제조 수율은 개선된다.
본 발명의 실시 예에서는 프로그램 동작에서의 리셋 전류의 레벨은 칩의 초기 리셋 전류에 대한 분포에 근거하여 대표 리셋 전류 값을 결정한 다음 그 결정된 대표 리셋 전류 값과 설정된 비율을 곱하거나 가감함에 의해 산출될 수 있다.
도 5는 도 2중 라이팅 회로(20)에 적용된 트리밍 회로의 일 구현 예시도이다. 도 2에서 보여지는 라이팅 회로(20)와 트리밍 회로(100)의 구성은 도 5와 같이 예시적으로 구현될 수 있다.
도 5의 회로는 전류 조절부(25), 출력 전압 조절부(26), 및 전류 구동부(27)를 포함한다.
상기 전류 조절부(25)내의 리셋 전류 조절부(120)는 제1-제4 엔형 모오스 트랜지스터(N1-N4)와, 제1-제3 퓨즈(F1-F3)로 구성된다. 드레인-소오스 채널이 시리즈로 연결된 상기 제1-제4 엔형 모오스 트랜지스터(N1-N4)는 각각의 게이트 단자를 통해 제1 선택 펄스신호(PRESET)를 공통으로 수신한다. 상기 제1-제3 퓨즈(F1-F3)는 상기 제1-제3 엔형 모오스 트랜지스터(N1-N3)에 각기 대응적으로 연결된다. 예를 들어, 상기 제3 퓨즈(F3)가 커팅된 경우에 상기 제4 엔형 모오스 트랜지스터(N4)의 소오스에 나타나는 전류는 상기 제3 엔형 모오스 트랜지스터(N3)를 통해서만 흐른다. 그러나, 상기 제3 퓨즈(F3)가 노커팅된 경우에 상기 제4 엔형 모오스 트랜지스터(N4)의 소오스에 나타나는 전류는 상기 제3 엔형 모오스 트랜지스터(N3)를 통과함이 없이도 상기 제3 퓨즈(F3)를 통해 상기 제3 엔형 모오스 트랜지스터(123)의 소오스에 인가된다.
유사하게, 전류 조절부(25)내의 셋전류 조절부(130)도, 제1-제4 엔형 모오스 트랜지스터(N5-N8)와, 제1-제3 퓨즈(F4-F6)로 구성된다. 드레인-소오스 채널이 시리즈로 연결된 상기 제1-제4 엔형 모오스 트랜지스터(N5-N8)는 각각의 게이트 단자를 통해 제2 선택 펄스신호(PSET)를 공통으로 수신한다. 상기 제1-제3 퓨즈(F4-F6)는 상기 제1-제3 엔형 모오스 트랜지스터(N5-N7)에 각기 대응적으로 연결된다. 예를 들어, 상기 제3 퓨즈(F6)가 커팅된 경우에 상기 제1 엔형 모오스 트랜지스터(N8)의 소오스에 나타나는 전류는 상기 제3 엔형 모오스 트랜지스터(N7)를 통해서만 접지로 흐를 수 있다. 그러나, 상기 제3 퓨즈(F6)가 노커팅된 경우에 상기 제4 엔형 모오스 트랜지스터(N8)의 소오스에 나타나는 전류는 상기 제3 퓨즈(F6)를 통해 제3 엔형 모오스 트랜지스터(N7)의 소오스에 인가될 수 있다. 한편, 상기 노드(NO1)는 전류 공급단에 대응된다.
출력전압 조절부(26)는 제1-제3 피형 모오스 트랜지스터(P1-P3)와, 제1-제2 퓨즈(F7-F8)로 구성된다. 상기 제1-제4 피형 모오스 트랜지스터(P1-P3)의 소오스 단자들은 공통으로 전원전압(VDD)에 연결되고, 게이트 단자들은 공통으로 전압출력단(VO)에 연결된다.
상기 제2-제3 피형 모오스 트랜지스터(P2-P3)의 드레인 단자들은 각기 대응되는 상기 제1-제2 퓨즈(F7-F8)를 통하여 상기 전압출력단(VO)에 공통연결된다. 상기 제1 피형 모오스 트랜지스터(P1)의 드레인 단자는 상기 전압출력단(VO)에 연결된다.
예를 들어, 상기 제1 퓨즈(F7)가 커팅된 경우에 상기 제2 피형 모오스 트랜지스터(P2)의 드레인 단자는 상기 전압출력단(VO)과는 전기적으로 분리된 상태가 되므로 상기 제2 피형 모오스 트랜지스터(P2)에 의한 구동전류는 상기 전압출력단(VO)에 존재하지 않는다. 결국, 제2 피형 모오스 트랜지스터(P2)가 전류구동에 참여하지 않으면 노드(NO1)의 전압레벨은 그 만큼 낮아진다.
도면에서, 전류 구동부(27)는 피형 모오스 트랜지스터(P4)로 구성되어 있다. 상기 피형 모오스 트랜지스터(P4)의 라이트(프로그램) 전류의 전류량 즉, 라이트 전류의 세기는 상기 노드(NO1)에 나타나는 전압레벨에 의존함을 알 수 있다.
도 5의 경우에는 퓨즈를 이용한 영구적인 트리밍 방법이 프로그램 동작 모드에 대하여 적용된 예이나, 외부에서 전류값 조절용 코드를 인가하여 가변 트리밍을 행하는 것도 고려될 수 있다. 또한, 웨이퍼 번인을 포함하는 파이어링 동작 모드에서 인가되는 전류 레벨도 가변 트리밍에 의한 방법을 적용하면 초기 리셋 전류 분포에 따라 적응적으로 설정될 수 있음을 알 수 있다.
이와 같이, 초기 리셋 전류 분포에 근거하여 상기 저항 변화 메모리 셀들의 어레이에 대한 대표 리셋 전류 값을 결정한 후에 이를 반영하여 상기 퓨즈들을 적절히 커팅함에 의해, 프로그램 동작 모드에서 저항 변화 메모리 셀에 인가되는 셋 전류 펄스 또는 리셋 전류 펄스의 세기가 조절된다.
결국, 설정된 대표 리셋 전류 값에 따라 셋 전류 펄스 또는 리셋 전류 펄스를 적응적으로 메모리 블록, 메모리 셀 어레이, 또는 웨이퍼 단위로 조절할 수 있으므로, 리셋 프로그램 에러나 셋 복귀 프로그램 에러가 최소화 또는 감소된다.
따라서, 저항 변화 메모리 장치의 제조 수율이 증대된다. 또한 메모리 셀의 엔듀런스 페일 및 디스터브 페일이 최소화 또는 감소되어 메모리 장치의 신뢰성이 개선된다.
도 6은 도 2에 적용되는 메모리 셀을 일정한 전류를 인가하여 파이어링한 경우에 리셋 전류의 특성 분포 시프트를 보여주는 그래프이다.
도 6에서 그래프의 가로축은 리셋 전류 값을 밀리 암페어(mA)단위로 나타낸다. 그래프의 세로축은 메모리 셀들의 개수를 백분율로 나타낸다. 그래프 AF는 웨이퍼 번인(또는 파이어링)이 되기 이전의 상태를, 그래프 BE는 웨이퍼 번인이 실행된 이후의 상태를 보여준다. 그래프 AF와 그래프 BE를 비교 시에 리셋 전류의 크기는 WBI (wafer burn-in, 혹은 firing)의 조건(condition)에 따라 다름을 알 수 있다. 즉, 일정 전류(constant current)를 메모리 셀로 인가하여 WBI를 수행할 경우에, 동일한 웨이퍼 내에 속해 있는 칩들이라도 상대적으로 작은 리셋 전류 값을 가지고 있던 칩들은 WBI후에 상대적으로 큰 리셋 전류 값을 가진다. 도 6에서 화살 부호 A2는 위와 같이 WBI 후에 리셋 전류 값이 증가되는 것을 보여준다. 한편, 도 6의 화살 부호 A1과 같이 WBI 이전에 상대적으로 큰 리셋 전류 값을 가지고 있던 칩들은 WBI 이후에 상대적으로 작은 리셋 전류 값을 가진다.
또한, WBI 시 인가하는 웨이퍼 번인 전류 값이 상대적으로 크면, 리셋 전류의 피크(peak)값이 작다. 또한, 웨이퍼 번인 전류 값이 상대적으로 작으면, 리셋 전류의 피크 값이 커진다. WBI 전류 값의 대소에 따라 리셋 전류의 피크 값은 일정한 비율로 변화된다.
PRAM 메모리 셀은 WBI (or firing) 후에 메모리 셀의 저항값이 안정된다. 그러나 모든 칩들에 대하여 일정한 전류를 인가하여 획일적으로 웨이퍼 번인을 행하면, 도 6과 같이 리셋 전류 값이 균일하게 되지 않는다. 따라서, 수회 내지 수백회의 프로그램을 반복적으로 실시한 후에 초기 리셋 전류 분포를 측정한다. 그리고, 상기 초기 리셋 전류 분포에서 대표 리셋 전류 값을 구하고, 이를 바탕으로 웨이퍼 번인 전류 레벨을 칩별로 결정한다. 결국, 본 발명의 실시 예에서는 웨이퍼 번인 시에 인가되는 번인 전류의 레벨이 개별 칩마다 달라지는 것이다. 도 8에서 보여지는 바와 같은 분포 그래프에서 칩의 초기 리셋 전류 값의 분포가 칩 별로 다를 때 칩의 초기 리셋 전류 값을 반영하여 웨이퍼 번인 전류, 셋 프로그램 전류, 및 리셋 프로그램 전류를 결정하면, 리셋 프로그램 에러나 셋 복귀 프로그램 에러가 최소화 또는 감소되어 저항 변화 메모리 장치의 제조 수율이 증대된다. 또한 메모리 셀의 엔듀런스 페일 및 디스터브 페일이 최소화 또는 감소되어 메모리 장치의 신뢰성이 개선된다.
본 발명의 실시 예에서 칩별 적응적 전류 인가레벨의 설정은 도 7과 같은 전류 트리밍 제어 흐름에 의해 달성될 수 있다.
도 7은 본 발명의 실시예에 따른 동작 모드들에서의 전류 트리밍 제어 흐름도이다.
단계 S70에서 메모리 셀들의 어레이에 대한 초기 리셋 전류 분포가 측정된다. 상기 초기 리셋 전류 분포의 측정은 측정 값의 신뢰성 향상을 위해 저항 변화 메모리 셀들을 설정된 횟수(수십 내지 수천회)만큼 일정한 전류를 주어 셋 프로그램한 이후에 측정될 수 있다. 동일한 웨이퍼 내의 칩들이라도 임의의 한 칩이 도 8의 그래프 G1와 같은 분포를 가진다고 할 경우에 다른 한 칩은 도 8의 그래프 G2와 같은 분포를 가질 수 있다. 한편, 메모리 셀들의 어레이 내의 모든 메모리 셀들이 측정 대상이 될 필요는 없다. 즉, 필요에 따라 수백 내지 수천 개 정도의 샘플링된 메모리 셀들에 대하여 초기 리셋 전류가 측정될 수 있다.
단계 S72에서, 상기 측정된 초기 리셋 전류 분포에 근거하여 대표 리셋 전류 값(RRCV)이 결정된다. 예를 들어, 대표 리셋 전류값(RRCV)은 초기 리셋 전류 분포의 평균값을 취하거나 중심 피크값을 취함에 의해 결정될 수 있다. 도 8에서 그래프 G1의 경우에 RRCV는 K1에 대응되는 리셋 전류 값이 될 수 있다.
단계 S74에서, 메모리 장치에서의 현재 모드가 WBI 모드를 포함하는 파이어링 모드 인지의 유무가 체크된다. 상기 단계 S74에서 파이어링 모드가 아니면 단계 S76에서 프로그램(PGM) 모드인지의 유무가 체크된다.
단계 S74에서 파이어링 모드이면, 단계 S78이 실행된다.
단계 S78은 상기 대표 리셋 전류값(RRCV)에 근거하여 최적의 파이어링 전류 레벨을 산출하는 단계이다. 여기서, 파이어링 전류 레벨은 상기 대표 리셋 전류값(RRCV)과 미리 설정된 파이어링 비율(RA_F)을 곱함에 의해 산출될 수 있다. 한편, 사안이 다른 경우에 상기 파이어링 비율은 2 이상의 값을 가질 수 있다. 상기 파이어링 전류 레벨의 산출은 또 다른 경우에 상기 대표 리셋 전류값(RRCV)에서 미리 설정된 파이어링 조절 값을 가감함에 의해 산출될 수 있다.
단계 S78에서 파이어링 전류 레벨이 산출되면, 단계 S80에서 산출된 파이어링 전류 레벨이 어레이 내의 메모리 셀들에 인가되어 파이어링 동작이 실행된다.
상기 파이어링 동작은 도 1의 테스트 장치(2000)에 의해 실행될 수 있으며, 이 경우에 칩 별로 각기 다르게 결정된 파이어링 전류가 메모리 장치(1000)로 제공된다.
한편, S76에서 프로그램 동작 모드이면, 단계 S82가 실행된다. 단계 S82는 상기 대표 리셋 전류값(RRCV)에 근거하여 최적의 프로그램 전류 레벨을 산출하는 단계이다. 여기서, 프로그램 전류 레벨은 리셋 프로그램 전류 레벨과 셋 프로그램 전류 레벨로 분류될 수 있으며, 리셋 프로그램과 셋 프로그램 시의 프로그램 비율은 서로 다를 수 있다. 리셋 프로그램 레벨은 상기 대표 리셋 전류값(RRCV)과 미리 설정된 리셋 프로그램 비율(RA_R)을 곱함에 의해 산출될 수 있다. 한편, 사안이 다른 경우에 상기 리셋 프로그램 비율은 도 9에서 보여지는 바와 같이 2이상의 값을 가질 수 있다. 상기 리셋 프로그램 전류 레벨의 산출은 또 다른 경우에 상기 대표 리셋 전류값(RRCV)에서 미리 설정된 리셋 프로그램 조절 값을 가감함에 의해 산출될 수 있다.
상기 셋 프로그램 전류의 레벨은 상기 대표 리셋 전류 값과 설정된 셋 프로그램 비율(RA_S)을 곱함에 의해 산출될 수 있다. 한편, 사안이 다른 경우에 상기 셋 프로그램 비율은 도 9에서 보여지는 바와 같이 2이상의 값을 가질 수 있다. 상기 셋 프로그램 전류 레벨의 산출은 또 다른 경우에 상기 대표 리셋 전류값(RRCV)에서 미리 설정된 셋 프로그램 조절 값을 가감함에 의해 산출될 수 있다.
단계 S82에서 프로그램 전류 레벨이 산출되면, 단계 S84에서 산출된 프로그램 전류 레벨이 라이팅 회로를 통해 트리밍될 수 있다. 이 경우에 셋 프로그램 전류 레벨이나 리셋 프로그램 전류 레벨이 도 5와 같은 회로에 의해 트리밍될 수 있다. 트리밍이 완료되면 트리밍된 프로그램 전류 레벨이 단계 S80에서 어레이 내의 메모리 셀들에 인가되어 프로그램 동작이 실행된다.
도 8은 도 1에서 메모리 장치별 초기 리셋 전류 분포 차이를 예시적으로 나타내는 도면이다. 도 8에서는 전술된 바와 같이 회로나 공정 변화에 기인하여 칩 별 초기 리셋 전류 분포가 서로 다르게 된 경우를 그래프들 G1,G2을 통해 나타내고 있다. 도 8에서 그래프의 가로축은 초기 리셋 전류의 크기를 세로축은 메모리 셀들의 개수를 가리킨다. 두 개의 칩들에 속한 메모리 셀들의 초기 리셋 전류의 분포를 측정한 결과 임의의 한 칩에 대하여 다른 칩의 초기 리셋 전류 피크 값이 T만큼 시프트된 예가 보여진다. 본 발명의 실시 예에서는 이러한 시프트 값을 반영하여 웨이퍼 번인이나 프로그램이 적절히 수행되도록 한다.
도 9는 본 발명의 실시 예에 따라 동작 모드별로 전류 레벨 값을 산출하는 예를 보여주는 테이블이다. 기 설명된 바와 같이, WBI 모드, 리셋 프로그램 동작 모드, 또는 셋 프로그램 동작 모드에서 RRCV와 곱해지는 설정 비율은 각기 2이상의 값을 가질 수 있다. 상기 설정 비율은 각 동작 모드에서 서로 다를 수 있다. 그리고, 예를 들어 케이스 1에서 리셋 프로그램 비율(RA_R1)은 케이스 2에서 리셋 프로그램 비율 (RA_R2)과는 다르게 설정된다. 여기서 케이스 1은 초기 리셋 전류의 분포가 설정된 제1 범위에 속하는 경우에, 그리고 케이스 2는 초기 리셋 전류의 분포가 제1 범위를 벗어난 경우에 해당될 수 있다.
다시 도 2로 돌아가서 리셋 프로그램 동작의 실행 예를 설명하면, 초기 리셋 전류 분포를 반영하여 트리밍 회로(100)를 통한 퓨즈 트리밍이 실행된다. 이에 따라, 리셋 프로그램 동작 모드에서 해당 칩에 대한 최적의 리셋 프로그램 전류가 노드(ND1)에 나타난다.
메모리 셀(72)로 데이터를 프로그램하는 통상적인 프로그램 동작은, 행 어드레스(XADD)를 수신하는 로우 디코더(50)에 의해 워드라인(WL0)이 활성화되고, 열 어드레스(YADD)를 수신하는 컬럼 디코더(40)에 의해 컬럼 게이트(80-2)가 구동되면서 시작된다. 이때, 라이트(프로그램) 데이터(WDATA)와 인에이블 신호(EN)를 수신하는 라이팅 회로(20)에 의해 발생된 리셋 프로그램 전류가 노드(ND1)를 통해 데이터 라인(DL)에 인가된다. 또한, 어레이 콘트롤부(60)는 펄스 신호(nPULSE)와 인에이블 신호(CE)에 응답하여 선택된 비트라인(BL1)을 전원전압 또는 적절한 전압레벨로 유지한다. 한편 비선택된 비트라인들은 접지 또는 플로팅 상태로 유지된다.
따라서, 상변화 메모리 셀(72)은 펄스 형태의 리셋 프로그램 전류에 의해 리셋되어 데이터 1을 저장하게 된다. 한편, 상변화 메모리 셀(72)이 셋 전류 펄스에 의해 셋되는 경우에 데이터 0을 저장하고 있게 된다.
상기 상변화 메모리 셀(72)이 싱글비트 메모리 셀인 경우에 프로그램 동작에 의해 1 또는 0이 저장되지만, 멀티비트 메모리 셀인 경우에 00,01,10,11이 저장될 수 있다.
이와 같이 저항 변화 메모리 셀들의 어레이에 대한 초기 리셋 전류 분포에 의존하여 리셋 전류의 레벨을 트리밍하는 경우에, 리셋 프로그램 에러나 셋 복귀 프로그램 에러가 최소화 또는 감소되어 저항 변화 메모리 장치의 제조 수율이 증대된다. 또한 메모리 셀의 엔듀런스 페일 및 디스터브 페일이 최소화 또는 감소되어 메모리 장치의 신뢰성이 개선된다.
한편, 리드 동작에서는 도 2에서의 리드 회로(30)가 활성화된다. 상기 리드 회로(30)는 선택된 상변화 메모리 셀(72)에 전류를 인가하고, 선택된 상변화 메모리 셀(72)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NSA)의 레벨 변화를 감지함에 의해, 데이터를 리드한다. 상기 리드 회로(30)는 프리차지부(38), 바이어싱부(34), 클램핑부(32), 및 센스 앰프(36)를 포함할 수 있다.
상기 프리차지부(38)는 센싱 동작 이전의 프리차지 기간 동안 센싱 노드(NSA)를 일정 레벨 예를 들어, 전원 전압(VDD)으로 프리차지하는 역할을 한다. 상기 프리차지부(38)는 도 2에서 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NSA) 사이에 연결되고, 프리차지 제어 신호(VPRE)를 게이트로 수신하는 PMOS 트랜지스터로 구현될 수 있다.
상기 바이어싱부(34)는 선택된 상변화 메모리 셀(72)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NSA)의 레벨 감소를 막기 위해, 센싱 노드(NSA)에 바이어싱 전류를 제공하는 역할을 한다. 구체적으로, 상변화 메모리 셀(72)이 셋 상태인 경우에는 상변화 물질의 저항이 작기 때문에 관통 전류(Icell)의 양이 크고, 리셋 상태인 경우에는 상변화 물질의 저항이 크기 때문에 관통 전류(Icell)의 양이 작다. 여기서, 바이어싱부(34)에서 제공하는 전류의 양은 리셋 상태에서의 관통 전류(Icell)를 보상하는 정도일 수 있다. 이와 같이 하게 되면, 리셋 상태에서의 센싱 노드(NSA)의 레벨은 일정하게 유지되는 반면, 셋 상태에서의 센싱 노드(NSA)의 레벨은 떨어지게 된다. 따라서, 리셋 상태에서의 센싱 노드(NSA)의 레벨과 셋 상태에서의 센싱 노드(NSA)의 레벨은 큰 차이를 갖게 되므로, 셋 상태와 리셋 상태를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다.
상기 바이어싱부(34)는 도 2에서 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NSA) 사이에 연결되고, 바이어싱 제어 신호(VBIAS)를 게이트로 수신하는 PMOS트랜지스터로 구현될 수 있다.
클램핑부(32)는 비트 라인(BL)의 레벨을 리드(read)하기 적절한 범위 내로 클램핑시켜 주는 역할을 한다. 상기 클램핑부(32)는 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 상기 비트라인의 레벨을 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 상변화 메모리 셀(72)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(32)는 도시된 바와 같이, 비트 라인(BL)과 센싱 노드(NSA) 사이에 연결되고, 클램핑 제어 신호(VCLAMP)를 게이트로 수신하는 NMOS 트랜지스터일 수 있다.
상기 센스 앰프(36)는 센싱 노드(NSA)의 레벨과 설정된 기준전압 레벨(VREF)을 비교하여, 비교 결과를 출력단(OUT)으로 출력한다.
상기 센스 앰프(36)는 기준전압 레벨(VREF)로써 센싱 노드의 전압 레벨을 비교하는 전압 센스 앰프로서 구현되었다. 그러나, 사안이 다른 경우에 기준 전류에 대해 선택된 상변화 메모리 셀(72)의 비트 라인(BL)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프가 채용될 수도 있다.
상기 어레이 콘트롤부(60)는 선택된 메모리 셀의 비트라인에 전원 전압(VDD)을 인가하기 위해 인에이블 신호(CE)에 응답하여 턴 온 되는 트랜지스터들을 내부적으로 구비한다. 또한, 상기 어레이 콘트롤부(60)는 리드 동작이나 라이트(또는 프로그램)동작 이전에 펄스 신호(nPULSE)에 응답하여 비트 라인을 접지 전압(VSS)레벨로 만드는 트랜지스터들을 더 구비할 수 있다.
PRAM의 경우에 전류 모니터링 패드를 통해 전류 값을 읽고 이를 기준값과 비교함에 의해 프로그램 전류를 적절히 트리밍할 수도 있다. 그러나 본 발명의 실시 예에서는 이와는 달리 초기 리셋 전류 분포를 반영하여 웨이퍼 번인 또는 프로그램을 칩별(또는 웨이퍼별, 메모리 블록별)로 적응적으로 행할 경우에, 수율이 5~7% 정도 상승되는 것이 본 발명자들에 의해 확인되었다. 따라서, 예를 들어, 월 1000만개의 칩을 생산하고, chip 하나당 가격이 1달러, 수율 향상이 5%라고 가정할 때, 본 발명의 실시 예에 따르면 년간 600만 달러 이상의 경제적인 효과가 기대될 수 있다.
도 10은 전자 시스템에 채용된 본 발명의 제1 응용 예를 도시한 블록도이다. 도면을 참조하면, 전자 시스템(1200)은 입력 장치(1100), 출력 장치(1120), 프로세서 장치(1130), 캐시 시스템(1133), 그리고 메모리 장치(1140)를 포함한다.
도면에서 상기 메모리 장치(1140)는 본 발명의 실시 예에 따라 PRAM 등과 같은 저항 변화 메모리 장치(1150)를 구비할 수 있다. 상기 프로세서 장치(1130)는 각각 해당하는 인터페이스를 통해 입력 장치(1100), 출력 장치(1120), 그리고 메모리 장치(1140)를 제어한다. 제1 응용예의 경우에, 도 2와 같은 저항 변화 메모리 장치를 채용한 메모리 장치(1140)를 프로세서 디바이스(1130)가 활용하면 상기 저항 변화 메모리 장치(1150)의 메모리 셀들에 대한 엔듀런스 페일 및 디스터브 페일이 최소화 또는 감소된다. 따라서, 전자 시스템의 신뢰성 및 동작 성능이 개선된다.
도 11은 데이터 처리 장치에 채용된 본 발명의 제2 응용 예를 도시한 블록도 이다.
도면을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 데이터 처리 장치에 본 발명의 실시 예에 따른 PRAM(1340)이 장착될 수 있다. 제2 응용예의 경우에, 도 2와 같은 PRAM(1340)을 데이터 처리 장치가 채용하면 메모리 셀들에 대한 엔듀런스 페일 및 디스터브 페일이 최소화 또는 감소된다. 따라서, 데이터 처리 장치의 신뢰성 및 동작 성능이 개선된다. 또한, 수율 향상에 따라 비용이 낮아진 메모리 장치를 데이터 처리 장치에 장착할 수 있으므로 데이터 처리 장치의 제작 비용이 다운된다.
도 11에서, 상기 데이터 처리 장치(1300)는 플래시 메모리 시스템(1310)과, 시스템 버스(1360)를 통해 각기 연결된 모뎀(1320), 중앙처리장치(1330), 캐시 시스템(1333), PRAM(1340), 및 유저 인터페이스(1350)를 포함할 수 있다. 상기 플래시 메모리 시스템(1310)은 일반적인 메모리 시스템과 실질적으로 동일하게 구성될 수 있으며, 메모리 콘트롤러(1312)와 플래시 메모리(1311)를 포함할 수 있다. 상기 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 불휘발적으로 저장될 수 있다. 여기서, 상기 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로써도 구현될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 도시되지 않았지만, 본 발명에 따른 데이터 처리 장치(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 또는 입출력 장치 등이 더 제공될 수 있다.
또한, 상기 데이터 처리 장치(1300)를 구성하는 구성요소들은 다양한 형태의 패키지들 중의 어느 하나를 통해 구현될 수 있다. 예를 들면, 각 구성요소들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
도 12는 메모리 카드에 채용된 본 발명의 제3 응용 예를 도시한 블록도이다. 도면을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1400)는 본 발명의 실시 예에 따른 PRAM(1221)을 메모리 컨트롤러(1220)내에 포함할 수 있다. 도 12에서, 도 2에서 설명된 바와 같은 PRAM(1221)을 메모리 카드(1400)가 활용하면 PRAM(1221)의 프로그램 동작 특히 리셋 프로그램 동작이 안정화됨에 따라 메모리 카드의 전체 성능이 향상될 수 있다.
상기 메모리 카드(1400)는 호스트(Host)와 플래시 메모리(1210)간의 데이터 교환을 전반적으로 제어하는 메모리 컨트롤러(1220)를 포함한다.
상기 메모리 컨트롤러(1220)내에서, 상기 PRAM(1221)은 센트럴 프로세싱 유닛(1222)의 작업용 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1400)와 호스트 간의 데이터 교환 인터페이스를 담당한다. 에러 정정 블록(1224)은 플래시 메모리(1210)로부터 리드된 데이터에 포함된 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 상기 CPU(1222)와 플래시 메모리(1210) 사이의 데이터 인터페이싱을 담당한다. CPU(1222)는 메모리 컨트롤러(1220)의 데이터 교환에 관련된 동작을 전반적으로 제어한다. 비록 도면에는 도시되지 않았지만, 상기 메모리 카드(1400)에는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
도 13은 휴대용 단말기에 채용된 본 발명의 제4 응용 예를 도시한 블록도이다. 도면을 참조하면, PMP, 셀룰라 폰, 또는 스마트 폰 등과 같은 휴대용 단말기는 시스템 버스(3)를 통해 서로 연결되는 CPU(1), PRAM(2), DRAM(4), 및 호스트 인터페이스 콘트롤러(5)를 구비할 수 있다.
휴대용 단말기의 경우에 단말기의 콤팩트화는 제품 경쟁력에 큰 영향을 미치므로 상기 PRAM(2) 및 DRAM(4)의 점유면적 증가가 최소화될 필요성이 있다. 특히, 듀얼 프로세싱동작을 위해 듀얼 프로세서를 탑재할 경우에 각 프로세서마다 PRAM(2) 및 DRAM(4)을 대응 설치하는 것은 회피된다. 그러한 경우에 하나의 PRAM(2)이나 DRAM(4)은 듀얼 포트 및 공유 메모리 영역을 내부적으로 가질 수 있다. 도 13에서, 도 2와 같은 저항 변화 메모리 장치로서의 PRAM(2)을 채용하여 휴대용 단말기에서 활용하는 경우에 PRAM(2)의 리셋 프로그램 에러나 셋 복귀 프로그램 에러가 최소화 또는 감소된다. 따라서, 그러한 PRAM(2)을 채용하는 휴대용 단말기의 전체 성능이 개선될 수 있다.
상기한 설명에서는 본 발명의 실시 예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 파이어링 동작이나 프로그램 동작 모드에서의 전류 트리밍의 방법이나 트리밍 제어 흐름을 다양하게 변경 또는 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
20: 라이팅 회로
30: 리드 회로
100: 트리밍 회로
1000: 저항 변화 메모리 장치

Claims (10)

  1. 저항 변화 메모리 셀들의 어레이; 및
    프로그램 동작 모드에서 상기 저항 변화 메모리 셀들의 어레이 내의 선택된 메모리 셀로 리셋 전류를 인가함에 의해 상기 선택된 메모리 셀을 고저항 상태로 리셋하기 위해 구성된 라이팅 회로를 포함하며,
    상기 리셋 전류의 레벨은 초기 리셋 전류 분포의 피크 값에 근거하여 상기 저항 변화 메모리 셀들의 어레이에 대한 대표 리셋 전류 값을 결정한 다음 그 결정된 대표 리셋 전류 값과 설정된 리셋 프로그램 비율을 곱함에 의해 산출되거나,
    상기 리셋 전류의 레벨은 상기 초기 리셋 전류 분포의 중심 값에 근거하여 상기 저항 변화 메모리 셀들의 어레이에 대한 대표 리셋 전류 값을 결정한 다음 그 결정된 대표 리셋 전류 값과 설정된 리셋 프로그램 조정 값을 가감함에 의해 산출됨을 특징으로 하는 저항 변화 메모리 장치.
  2. 제1항에 있어서, 상기 저항 변화 메모리 셀들은 상기 리셋 전류에 의해 비정질 상태로 변화되는 상변화 메모리 셀들로 구성됨을 특징으로 저항 변화 메모리 장치.
  3. 제1항에 있어서, 상기 초기 리셋 전류 분포는 상기 저항 변화 메모리 셀들을 설정된 횟수만큼 셋 또는 리셋 프로그램한 이후에 측정된 것을 특징으로 하는 저항 변화 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 파이어링 동작 모드에서 상기 라이팅 회로는 상기 저항 변화 메모리 셀들의 어레이 내의 메모리 셀들로 파이어링 전류를 인가하며, 상기 파이어링 전류의 레벨은 상기 초기 리셋 전류 분포에 근거하여 얻은 대표 리셋 전류 값과 설정된 파이어링 비율을 곱함에 의해 결정됨을 특징으로 하는 저항 변화 메모리 장치.
  7. 제1항에 있어서, 파이어링 동작 모드에서 상기 라이팅 회로는 상기 저항 변화 메모리 셀들의 어레이 내의 메모리 셀들로 파이어링 전류를 인가하며, 상기 파이어링 전류의 레벨은 상기 초기 리셋 전류 분포에 근거하여 얻은 대표 리셋 전류 값과 설정된 파이어링 조정 값을 가감함에 의해 결정됨을 특징으로 하는 저항 변화 메모리 장치.
  8. 제7항에 있어서, 파이어링 동작 모드에서 웨이퍼 번인 동작이 수행됨을 특징으로 하는 저항 변화 메모리 장치.
  9. 메모리를 프로그램하는 방법에 있어서:
    저항 변화 메모리 셀들의 어레이에 대한 초기 리셋 전류 분포를 측정하고;
    상기 초기 리셋 전류 분포에 근거하여 상기 저항 변화 메모리 셀들의 어레이에 대한 대표 리셋 전류 값을 결정하고;
    상기 대표 리셋 전류 값에 근거하여 프로그램 전류 레벨을 결정하되,
    상기 프로그램 전류 레벨은 상기 대표 리셋 전류 값에 설정된 프로그램 비율을 곱함에 의해 결정됨을 특징으로 하는 방법.
  10. 삭제
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