KR102178833B1 - 메모리 시스템 및 이를 포함하는 컴퓨팅 시스템 - Google Patents

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Abstract

메모리 시스템은 바이오스를 저장하는 롬, 메인 메모리 및 프로세서를 포함한다. 상기 메인 메모리는 적어도 하나의 결함 셀을 구비하는 메모리 셀 로우를 지정하는 적어도 하나의 페일 어드레스를 저장하는 페일 어드레스 테이블을 구비한다. 상기 프로세서는 상기 메모리 시스템에 전원이 인가되는 파워-온 시에 상기 메인 메모리로부터 상기 적어도 하나의 페일 어드레스에 관한 페일 정보를 제공받고, 스토리지 디바이스에 저장되며 상기 메모리 시스템의 부팅 동작과 관련된 데이터를 상기 적어도 하나의 페일 어드레스에 상응하는 페일 영역을 회피하여 상기 메인 메모리의 안전 영역에 로딩시킨다.

Description

메모리 시스템 및 이를 포함하는 컴퓨팅 시스템{Memory system and computing system including the same}
본 발명은 메모리 분야에 관한 것으로 보다 상세하게는 메모리 시스템 및 이를 포함하는 컴퓨팅 시스템에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있는 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM, DRAM SDRAM 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 그대로 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 롬(ROM), PROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다.
근래에 반도체 메모리 장치를 이용한 반도체 디스크 장치가 개빌되고 있다. 반도체 디스크 장치는 신뢰성 및 속도 측면에서 회전식 디스크를 이용하는 하드 디스크보다 우수하다. 따라서 하드 디스크를 대신하여 반도체 디스크 장치를 저장 장치로서 사용하는 컴퓨팅 시스템이 개발되고 있다.
본 발명의 일 목적은 안전한 부팅 동작을 지원하는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 상기 메모리 시스템을 포함하여 안전한 부팅 동작을 지원하는 컴퓨팅 시스템을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위한 메모리 시스템은 바이오스를 저장하는 롬, 메인 메모리 및 프로세서를 포함한다. 상기 메인 메모리는 적어도 하나의 결함 셀을 구비하는 메모리 셀 로우를 지정하는 적어도 하나의 페일 어드레스를 저장하는 페일 어드레스 테이블을 구비한다. 상기 프로세서는 상기 메모리 시스템에 전원이 인가되는 파워-온 시에 상기 메인 메모리로부터 상기 적어도 하나의 페일 어드레스에 관한 페일 정보를 제공받고, 스토리지 디바이스에 저장되며 상기 메모리 시스템의 부팅 동작과 관련된 데이터를 상기 적어도 하나의 페일 어드레스에 상응하는 페일 영역을 회피하여 상기 메인 메모리의 안전 영역에 로딩시킨다.
예시적인 실시예에 있어서, 상기 바이오스는 상기 메모리 시스템에 상기 전원이 인가되면 상기 롬으로부터 상기 메인 메모리에 로딩되고 상기 프로세서에 의하여 실행되어 상기 메모리 시스템의 초기화 동작을 수행할 수 있다.
상기 메모리 시스템의 부팅 동작과 관련된 데이터는 적어도 상기 스토리지 디바이스에 저장되는 부트 이미지를 포함하고, 상기 바이오스는 상기 페일 정보를 참조하여 상기 안전 영역에서 상기 부트 이미지와 상기 페일 정보가 로딩될 위치를 지정할 수 있다.
상기 프로세서는 상기 페일 정보를 저장하는 페일 정보 레지스터를 포함할 수 있다.
상기 부트 이미지가 상기 스토리지 디바이스로부터 상기 안전 영역에 로딩된 후에 상기 프로세서는 상기 페일 정보를 상기 안전 영역 내의 상기 바이오스가 지정한 위치에 로딩시킬 수 있다.
상기 프로세서는 상기 페일 정보가 상기 부트 이미지와 중첩되지 않도록 상기 페일 정보를 상기 안전 영역의 어드레스에 할당할 수 있다.
상기 프로세서는 상기 안전 영역에 로딩된 상기 부트 이미지를 부트 로더로서 실행시키고, 상기 부트 로더는 상기 페일 정보를 참조하여 상기 스토리지 디바이스에 저장된 운영 체제(operating system)를 상기 안전 영역에 로딩시킬 수 있다.
상기 부트 로더는 상기 운영 체제가 상기 부트 로더 및 상기 페일 정보와 중첩되지 않도록 상기 운영 체제를 상기 안전 영역의 어드레스에 할당할 수 있다.
상기 프로세서는 상기 안전 영역에 로딩된 상기 운영 체제를 실행시키고, 상기 실행된 운영 체제는 상기 페일 정보를 참조하여 상기 스토리지 장치에 저장된 응용 프로그램을 상기 안전 영역에 로딩시킬 수 있다.
상기 운영 체제는 상기 응용 프로그램이 상기 페일 정보 및 상기 운영 체제와 중첩되지 않도록 상기 응용 프로그램을 상기 안전 영역의 어드레스에 할당할 수 있다.
예시적인 실시예에 있어서, 상기 바이오스는 상기 메인 메모리 및 상기 스토리지 디바이스에 대하여 파워-온 셀프 테스트(power-on self test; POST)를 수행할 수 있다.
예시적인 실시예에 있어서, 상기 페일 어드레스 테이블은 비휘발성이고, 상기 페일 정보는 상기 메인 메모리의 데이터 핀을 통하여 상기 프로세서로 제공될 수 있다.
예시적인 실시예에 있어서, 상기 프로세서는 상기 페일 정보에 따라서 상기 메모리 시스템의 부팅과 관련된 데이터가 연속적인 물리 어드레스를 갖거나 또는 비연속적 물리 어드레스를 갖도록 상기 메모리 시스템의 부팅과 관련된 데이터를 상기 메인 메모리의 안전 영역에 적응적으로 로딩시킬 수 있다.
예시적인 실시예에 있어서, 상기 적어도 하나의 페일 어드레스는 상기 메모리 시스템의 웨이퍼 레벨이나 패키지 레벨에서 상기 메인 메모리의 메모리 셀들에 대한 테스트를 수행한 후에 상기 페일 어드레스 테이블에 저장될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위한 컴퓨팅 시스템은 스토리지 디바이스 및 메모리 시스템을 포함한다. 상기 스토리지 디바이스는 적어도 부트 이미지, 운영 체제 및 응용 프로그램을 저장한다. 상기 메모리 시스템은 상기 스토리지 디바이스를 제어한다. 상기 메모리 시스템은 바이오스를 저장하는 롬, 메인 메모리 및 프로세서를 포함한다. 상기 메인 메모리는 적어도 하나의 결함 셀을 구비하는 메모리 셀 로우를 지정하는 적어도 하나의 페일 어드레스를 저장하는 페일 어드레스 테이블을 구비한다. 상기 프로세서는 상기 메모리 시스템에 전원이 인가되는 파워-온 시에 상기 메인 메모리로부터 상기 적어도 하나의 페일 어드레스에 관한 페일 정보를 제공받고, 상기 스토리지 디바이스에 저장되며 상기 메모리 시스템의 부팅 동작과 관련된 데이터를 상기 적어도 하나의 페일 어드레스에 상응하는 페일 영역을 회피하여 상기 메인 메모리의 안전 영역에 로딩시킨다.
예시적인 실시예에 있어서, 상기 메인 메모리는 디램이고 상기 스토리지 디바이스는 스토리지 컨트롤러와 낸드 플래시 메모리를 포함할 수 있다.
본 발명의 실시예들에 따르면 메인 메모리의 페일 셀들의 어드레스인 페일 어드레스들을 페일 정보로서 메인 메모리의 페일 어드레스 테이블에 저장하고, 스토리지에 저장된 부트 이미지, 운영 체제 및 응용 프로그램을 상기 메인 메모리의 메모리 셀 어레이에 로딩하는 경우, 상기 페일 어드레스들이 지정하는 페일 영역을 회피하여 메모리 셀 어레이의 안전 영역에 로딩함으로써 컴퓨팅 시스템을 안전하게 부팅시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다
도 2는 본 발명의 일 실시예에 따른 도 1의 호스트 디바이스의 구성을 보다 상세히 나타내는 블록도이다.
도 3은 본 발명의 실시예에 따른 도 1의 스토리지 컨트롤러 일 예를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 메인 메모리의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 메모리 셀 어레이를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 1의 스토리지를 나타내는 블록도이다.
도 7 내지 도 9는 도 6의 스토리지에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 10은 도 1의 컴퓨팅 시스템의 동작 방법을 나타내는 흐름도이다.
도 11 내지 도 14는 도 10에 도시된 프로세스가 도 1의 컴퓨팅 시스템에서 수행되는 형태를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따라 부트 이미지가 메모리 셀 어레이의 안전 영역에 분산되어 로딩되는 것을 타나낸다.
도 16은 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 솔리드 스테이트 드라이브(solid state drive; 이하 SSD) 시스템에 적용한 예를 나타내는 블록도이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(10)은 호스트 디바이스(100) 및 스토리지 디바이스(200)를 포함할 수 있다.
호스트 디바이스(100)는 프로세서(110), 롬(ROM, 120)및 메인 메모리(200)를 포함할 수 있다. 호스트 디바이스(100)는 프로세서(110)와 프로세서(110)에 의하여 제어되는 메인 메모리(200)를 포함하므로 호스트 디바이스(100)는 메모리 시스템으로 칭할 수도 있다. 롬(120)은 바이오스(BIOS, 121)를 저장하고, 메인 메모리(200)는 페일 어드레스 테이블(237)을 저장할 수 있다.
프로세서(110)는 호스트 디바이스(100)의 전반적인 동작을 제어한다. 프로세서(110)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 통하여 메인 메모리(200)와 롬(120)에 연결될 수 있다. 예를 들어, 메인 메모리(200)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)를 포함할 수 있다. 다른 예에서, 메인 메모리(200)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 플래시 메모리(Flash Memory), 상변화 랜덤 액세스 메모리(Phase change Random Access Memory; PRAM), 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory; FRAM), 저항 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM), 또는 강자성 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM)를 포함할 수 있다. 컴퓨팅 시스템(10)에 전원이 인가되면, 메인 메모리(200)는 메인 메모리(200)에 포함되는 결함 셀을 구비하는 적어도 하나의 메모리 셀 로우의 어드레스인 페일 어드레스를 페일 정보(FI)로서 프로세서(110)에 제공하고, 프로세서(110)는 스토리지 디바이스(300)로부터 프로그램을 로딩할 때 상기 페일 어드레스를 회피하여 메인 메모리(200)의 안전 영역에 프로그램을 로딩시킬 수 있다.
롬(120)에 저장되는 바이오스(121)는 컴퓨팅 시스템(10)에 전원이 인가되면 맨 처음 컴퓨팅 시스템(10)의 제어를 맡아 컴퓨팅 시스템(10)의 가징 기본적인 기능을 처리하는 프로그램이다.
스토리지 디바이스(300)는 스토리지 컨트롤러(310) 및 스토리지( 400)를 포함할 수 있다. 스토리지(400)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치로 구현될 수 있다. 스토리지(400)는 적어도 컴퓨팅 시스템(10)의 부팅 동작과 관련된 부트 이미지(boot image; BI)를 저장할 수 있다.
스토리지(400)는 호스트 디바이스(100)로부터 제공된 데이터를 저장하거나 저장된 데이터를 호스트 디바이스(100)로 제공할 수 있다. 스토리지(400)는 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 예를 들어, 스토리지(400)는 NAND 플래시 메모리, NOR 플래시 메모리, PRAM, FRAM, RRAM, 또는 MRAM을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 호스트 디바이스의 구성을 보다 상세히 나타내는 블록도이다.
도 2를 참조하면, 호스트 디바이스(100)는 프로세서(110), 바이오스(121)를 저장하는 롬(ROM, read only memory, 120), 메인 메모리(200), 스토리지 인터페이스(140), 사용자 인터페이스(150) 및 버스(160)를 포함할 수 있다.
버스(160)는 호스트 디바이스(100)의 프로세서(110), 롬(120), 메인 메모리(200), 스토리지 인터페이스(140) 및 사용자 인터페이스(150) 간의 데이터를 전송하는 전송로를 의미한다.
롬(120)에는 상술한 바와 같이 바이오스(121)가 저장되는데, 바이오스(121)는 컴퓨팅 시스템(10)에 전원이 인가되면, 메인 메모리(200)로 로딩되고, 프로세서(110)에 의하여 실행되어 컴퓨팅 시스템(110)의 초기화 동작을 수행한다. 또한 롬(120)에는 다양한 어플리케이션(application) 프로그램들이 저장될 수 있다. 실시예에 있어서, ATA(Advanced Technology Attachment), SCSI(Small Computer System Interface), eMMC(embedded Multi Media Card), UFS(Unix File System) 등과 같은 스토리지 프로토콜을 지원하는 애플리케이션 프로그램들이 롬(120)에 저장될 수 있다.
메인 메모리(200)는 상술한 바와 같이 메인 메모리(200)에 포함되는 결함 셀을 구비하는 적어도 하나의 메모리 셀 로우의 어드레스인 페일 어드레스를 저장하는 페일 어드레스 테이블(237)을 포함할 수 있다. 또한 메인 메모리(200)에는 데이터 또는 프로그램이 일시적으로 저장되고, 또한 스토리지 디바이스(300)에 저장된 부트 이미지, 운영 체제(Operating System; OS) 및 응용 프로그램이 로딩될 수 있다.
스토리지 인터페이스(140)는 ATA(Advanced Technology Attachment) 인터페이스, SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, USB(Universal Serial Bus) 또는 SAS(Serial Attached Small Computer System) 인터페이스, SCSI(Small Computer System Interface), eMMC(embedded Multi Media Card) 인터페이스, UFS(Unix File System) 인터페이스 등과 같은 스토리지 프로토콜을 지원하는 인터페이스를 포함할 수 있다.
사용자 인터페이스(150)는 사용자와 호스트 기기, 컴퓨터 프로그램 등 사이에서 정보를 주고받을 수 있는 물리적 또는 가상적 매개체로서 물리적인 하드웨어와 논리적인 소프트웨어를 포함한다. 즉, 사용자 인터페이스(150)는 사용자가 호스트 디바이스(100)를 조작할 수 있는 입력 장치와 사용자 입력에 대한 처리 결과를 표시하는 출력 장치를 포함할 수 있다.
프로세서(110)는 호스트 디바이스(100)의 전반적인 동작을 제어한다. 프로세서(110)는 ROM(120)에 저장된 어플리케이션(application) 또는 툴(tool)을 이용하여 스토리지 디바이스(300)에 데이터를 저장하기 위한 리퀘스트(또는 커맨드) 또는 스토리지 디바이스(300)로부터 데이터를 읽어내기 위한 커맨드를 생성시켜 스토리지 인터페이스(140)를 통하여 스토리지 디바이스(300)로 전달하도록 제어할 수 있다. 또한 프로세서(110)는 컴퓨팅 시스템(10)에 전원이 인가되면, 메인 메모리(200)로부터 페일 정보(FI)를 제공받아 스토리지 디바이스(300)로부터 프로그램을 로딩할 때 상기 페일 어드레스를 회피하여 메인 메모리(200)의 안전 영역에 프로그램을 로딩시킬 수 있다.
도 3은 본 발명의 실시예에 따른 도 1의 스토리지 컨트롤러 일 예를 나타내는 블록도이다.
스토리지 컨트롤러(310)는 중앙 처리 장치(CPU)와 같은 프로세서(311), 버퍼(312), ECC(Error check code) 블록(313), 호스트 인터페이스(314), 메모리 인터페이스(315) 및 버스(316)를 포함하여 구성될 수 있다. 버스(316)는 프로세서(311), 버퍼(312), ECC 블록(313), 호스트 인터페이스(314) 및 메모리 인터페이스(315) 사이의 데이터를 전송하는 전송로를 의미한다. 프로세서(311)는 호스트 디바이스(100)와 스토리지(400) 사이의 데이터 교환을 위한 동작을 수행할 수 있다.
호스트 인터페이스(314)는 호스트 디바이스(100)와 연결되고, 메모리 인터페이스(315)는 스토리지(400)와 연결된다. 프로세서(311)는 호스트 인터페이스(314)를 통하여 상기 호스트 디바이스(100)와 통신할 수 있다. 예를 들어, 호스트 인터페이스(314)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 프로세서(311)는 메모리 인터페이스(315)를 통하여 스토리지(400)와 통신할 수 있다.
ECC 블록(313)은 상기 호스트 디바이스(100)로부터 제공된 데이터를 ECC 인코딩하여 스토리지(400)에 제공하고, 스토리지(400)로부터 독출된 데이터를 ECC 디코딩하여 호스트 디바이스(100)에 제공할 수 있다. 일 실시예에서, ECC 블록(313)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 다른 실시예에서, ECC 블록(313)은 LDPC(Low Density Parity Check) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 또 다른 실시예에서, ECC 블록(313)은 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 컨벌류션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다.
실시예에 따라, 스토리지 컨트롤러(310)가 스토리지(400)에 빌트-인(built-in)되어 구현되거나, 스토리지 컨트롤러(310) 및 스토리지(400)가 각각 별도의 칩으로 구현될 수 있다. 실시예에 따라, 스토리지(400)와 스토리지 컨트롤러(310) 사이의 데이터 전송량을 감소하기 위해 ECC 블록(313)은 스토리지(400)에 포함될 수도 있다.
버퍼(312)는 호스트 디바이스(100)로부터 스토리지 디바이스(300)에 제공되는 데이터나 스토리지 디바이스(100)로부터 호스트 디바이스(100)로 제공되는 데이터를 일시적으로 저장할 수 있다. 또한 버퍼(312)는 스토리지(400)에 저장된 데이터, 부트 이미지(BI), 운영 체제 및 응용 프로그램을 일시적으로 저장하여 호스트 디바이스(100)에 제공할 수 있다.
스토리지 디바이스(300)는 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 스토리지(400), 스토리지 컨트롤러(310), 및/또는 스토리지 디바이스(300)는 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 2의 메인 메모리의 구성을 나타내는 블록도이다.
도 4에서는 도 2의 메인 메모리(200)가 휘발성 메모리 장치인 DRAM으로 구현되는 경우를 나타내었다.
도 4를 참조하면, 메인 메모리(200)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 카운터(235), 페일 어드레스 테이블(237), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(280), 센스 앰프부(285), 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(280)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 4에는 4개의 뱅크들을 포함하는 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라, 메인 메모리(200)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 도 2의 프로세서(110)으로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 카운터(235)로부터 생성된 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 프로세서(110)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 프로세서(110)으로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 프로세서(110)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
페일 어드레스 테이블(237)은 메모리 셀 어레이의 페일 셀들의 어드레스나 위크 셀들의 어드레스인 페일 어드레스를 저장하고, 이 페일 어드레스를 컴퓨팅 시스템(10)에 전원이 인가되는 전원-업 시퀀스 동안에 데이터 입출력 버퍼(295) 및 데이터 핀을 통하여 도 1의 프로세서(110)에 페일 정보(FI)로서 제공할 수 있다. 프로세서(110)는 이 페일 정보(FI)에 기초하여 스토리지 디바이스(300)에 저장된 부트 이미지(BI), 운영 체제 및 응용 프로그램이 페일 어드레스가 지정하는 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역에 저장되도록 메모리 셀 어레이(280)의 어드레스를 할당할 수 있다. 여기서 페일 어드레스 테이블(237)은 비휘발성일 수 있다. 즉 페일 어드레스 테이블(237)은 프로그램머블 롬이나 EEPROM 또는 플래시 메모리 등으로 구현되고, 상기 프로그램머블 롬이나 EEPROM 또는 플래시 메모리를 프로그램하여 페일 어드레스 테이블(237)에 적어도 하나의 페일 어드레스를 페일 정보(FI)로서 저장할 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 4의 메모리 셀 어레이를 나타낸다.
도 5를 참조하면, 메모리 셀 어레이(280)는 적어도 제1 페일 어드레스(FA1)와 제2 페일 어드레스(FA2)에 의하여 지정되는 페일 영역을 포함할 수 있고, 페일 영역들을 제외한 영역들(281, 282, 283)로 구성되는 안전 영역(safe area; SFA)을 포함할 수 있다. 다시 도 4와 도 5를 참조하면, 프로세서(110)는 페일 어드레스 테이블(237)로부터 제공되는 페일 정보(FI)에 기초하여 스토리지 디바이스(300)에 저장된 부트 이미지(BI), 운영 체제 및 응용 프로그램이 페일 어드레스가 지정하는 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역(SA)에 저장되도록 메모리 셀 어레이(280)의 어드레스를 할당할 수 있다. 컴퓨팅 시스템(10)의 제조 공정상 웨이퍼 레벨이나 패키지 레벨에서 상기 메모리 셀 어레이(280)를 구성하는 메모리 셀들에 대한 테스트를 수행하여 상기 제1 페일 어드레스(FA1)와 제2 페일 어드레스(FA2)에 의하여 지정되는 페일 영역을 확인하고 적어도 기 제1 페일 어드레스(FA1)와 제2 페일 어드레스(FA2)를 페일 정보(FI)로서 페일 어드레스 테이블(237)에 저장할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 1의 스토리지를 나타내는 블록도이다.
도 6에서는 도 1의 스토리지(400)가 비휘발성 플래시 메모리 장치로 구현되는 경우를 나타낸다.
도 6을 참조하면, 스토리지(400)는 메모리 셀 어레이(410), 페이지 버퍼 회로(420), 로우 디코더(430), 전압 발생기(440), 입출력 버퍼 회로(460), 및 제어 회로(450)를 포함한다. 일 실시예에서, 스토리지(400)는 플래시 메모리 장치일 수 있다. 다른 실시예에서, 스토리지(400)는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FRAM(Ferroelectric random access memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
메모리 셀 어레이(410)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 7 내지 도 9을 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 NAND 플래시 메모리 셀, NOR 플래시 메모리 셀일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)들일 수 있다.
각각의 멀티 레벨 셀은 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장할 수 있다. 멀티 레벨 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼 회로(420)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(410)에 프로그램될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(410)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼 회로(420)는 플래시 메모리 장치(400)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼 회로(420)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다. 입출력 버퍼 회로(460)는 스토리지 컨트롤러(310)로부터 메모리 셀 어레이(410)에 기입된 데이터를 수신하고, 메모리 셀 어레이(410)로부터 독출된 데이터를 상기 메모리 콘트롤러로 전송할 수 있다.
로우 디코더(430)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(440)는 제어 회로(450)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압, 소거 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(450)는 메모리 셀 어레이(410)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼 회로(420), 로우 디코더(430), 전압 발생기(440) 및 입출력 버퍼 회로(460)를 제어할 수 있다.
도 7 내지 도 9는 도 6의 스토리지에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 7은 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 8은 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 9는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 7을 참조하면, 메모리 셀 어레이(410a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(410a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 412a) 단위로 소거 동작을 수행할 수 있다.
메모리 셀 어레이(410a)의 일부에 부트 이미지(BI), 운영 체제 및 응용 프로그램이 저장되고, 컴퓨팅 시스템(10)의 부팅 과정에서 호스트 디바이스(100)의 제어에 따라서 부트 이미지(BI), 운영 체제 및 응용 프로그램이 메인 메모리(200)의 안전 영역(SA)에 로딩되어 실행될 수 있다.
도 8을 참조하면, 메모리 셀 어레이(410b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개 등의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(410b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 411b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(412b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아 가며 순차적으로 수행될 수 있다.
메모리 셀 어레이(410b)의 일부에 부트 이미지(BI), 운영 체제 및 응용 프로그램이 저장되고, 컴퓨팅 시스템(10)의 부팅 과정에서 호스트 디바이스(100)의 제어에 따라서 부트 이미지(BI), 운영 체제 및 응용 프로그램이 메인 메모리(200)의 안전 영역(SA)에 로딩되어 실행될 수 있다.
도 9를 참조하면, 메모리 셀 어레이(410c)는 수직 구조를 가지는 복수의 스트링(413c)들을 포함할 수 있다. 스트링(413c)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(413c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향(D2)으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향(D2)으로 연장되며 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향(D3)으로 연장되며 상기 제2 방향(D1)을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(410c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(413c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
메모리 셀 어레이(410c)의 일부에 부트 이미지(BI), 운영 체제 및 응용 프로그램이 저장되고, 컴퓨팅 시스템(10)의 부팅 과정에서 호스트 디바이스(100)의 제어에 따라서 부트 이미지(BI), 운영 체제 및 응용 프로그램이 메인 메모리(200)의 안전 영역(SA)에 로딩되어 실행될 수 있다.
도 10은 도 1의 컴퓨팅 시스템의 동작 방법을 나타내는 흐름도이다.
도 11 내지 도 14는 도 10에 도시된 프로세스가 도 1의 컴퓨팅 시스템에서 수행되는 형태를 설명하기 위한 도면이다. 도 11 내지 도 14에서 점선은 데이터의 이동을 나타낸다. 도 11 내지 도 14에서 프로세서(110)는 페일 정보 레지스터(113)를 구비한다.
도 1 및 도 10을 먼저 참조하면, 컴퓨팅 시스템(10)에 전원(power)이 인가된다(S110). 따라서 프로세서(110), 롬(120), 메인 메모리(200) 및 스토리지 디바이스(300) 모두에 전원이 공급될 것이다.
도 10 및 도 11을 참조하면, 컴퓨팅 시스템(10)에 전원(power)이 인가되면, 참조 번호(①)가 나타내는 바와 같이 메인 메모리(10)의 페일 어드레스 테이블(237)에 저장된 페일 정보(FI)가 페일 정보 레지스터(113)로 전송됨과 동시에 참조 번호(②)가 나타내는 바와 같이 롬(120)에 저장된 바이오스(121)가 메인 메모리(200)에 로딩된다(S120). 메인 메모리(200)에 로딩된 바이오스(BIOS)는 프로세서(110)에 의하여 실행되고 바이오스(121)는 컴퓨팅 시스템(10)의 초기화 동작을 수행한다. 즉 바이오스(121)는 메인 메모리(200) 및 스토리지 디바이스(300)에 대하여 파워-온 셀프 테스트(power-on self test; POST)를 수행하여(S130) 메인 메모리(200) 및 스토리지 디바이스(300)를 초기화하고 메인 메모리(200) 및 스토리지 디바이스(300)의 이상 유무를 진단한다. 메인 메모리(200) 및 스토리지 디바이스(300)에 대한 파워-온 셀프 테스트가 완료되면, 메인 메모리(200) 및 스토리지 디바이스(300)는 동작 가능한 상태가 된다.
도 10 및 도 12를 참조하면, 메인 메모리(200) 및 스토리지 디바이스(300)에 대한 파워-온 셀프 테스트가 완료된 후 메인 메모리(200) 및 스토리지 디바이스(300)는 동작 가능한 상태가 되면, 바이오스는 스토리지 디바이스(300)에 부트 이미지(BI)를 요청한다. 이 요청에 응답하여 스토리지 컨트롤러(310)는 스토리지(400)에 저장된 부트 이미지(BI)를 도 3의 버퍼(312)로 미리 로딩시킬 수 있다. 이 경우에, 부트 이미지(BI)가 저장되어 있는 영역에 상응하는 어드레스는 스토리지(400)의 미리 설정된 영역에 저장될 수 있다. 즉 프로세서(311)는 스토리지(400)의 미리 설정된 영역에 저장된 어드레스를 이용하여 부트 이미지(BI)를 버퍼(312)에 미리 로딩시킬 수 있다.
이 때 바이오스는 프로세서(110)의 페일 정보 레지스터(113)에 저장된 페일 정보(FI)를 참조하여 부트 이미지(BI)와 페일 정보(FI)가 로딩될 메인 메모리(200) 상의 위치를 지정할 수 있다. 참조 번호(③)가 나타내는 바와 같이, 스토리지(400)의 일부 영역에 저장된 부트 이미지(BI)가 제1 및 제2 페일 어드레스들(FA1, FA2)이 지정하는 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역(SA1)에 로딩된다(S140). 메모리 셀 어레이(280)의 안전 영역(280)에 로딩된 부트 이미지(BI)는 프로세서(110)에 의하여 부트 로더(BL)로서 수행된다. 부트 이미지(BI)가 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역(SA1)에 로딩된 후, 참조 번호(④)가 나타내는 바와 같이, 프로세서(110)는 페일 정보 레지스터(113)에 저장된 페일 정보(FI)를 메모리 셀 어레이(280)의 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역(SA2)에 로딩한다(S150). 이 경우에 프로세서(110)는 페일 정보(FI)가 로딩되는 안전 영역(SA2)이 부트 로더(BL)가 로딩된 안전 영역(SA1)과 중첩되지 않도록 페일 정보(FI)를 메모리 셀 어레이(280)의 안전 영역(SA)의 어드레스에 할당할 수 있다.
도 10 및 도 13을 참조하면, 안전 영역(SA1)에 로딩된 부트 이미지(BI)는 프로세서(110)에 의하여 부트 로더(BL)로서 실행되고, 부트 로더(BL)는 참조 번호(⑤)가 나타내는 바와 같이, 안전 영역(SA2)에 로딩된 페일 정보(FI)를 참조하여, 스토리지(400)에 저장된 운영 체제를 메모리 셀 어레이(280)의 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역(SA3)에 로딩한다(S160). 이 경우에, 부트 로더(BL)는 운영 체제가 로딩되는 안전 영역(SA3)이 부트 로더(BL)가 로딩된 안전 영역(SA1)과 페일 정보(FI)가 로딩된 안전 영역(SA2)과 중첩되지 않도록 운영 체제(OS)를 메모리 셀 어레이(280)의 안전 영역(SA)의 어드레스에 할당할 수 있다. 운영 체제(OS)가 안정 영역(SA3)에 로딩되고 프로세서(110)에 의하여 실행되면, 스토리지 디바이스(300)에 대한 제어 권한은 부트 로더(BL)로부터 운영 체제(OS)로 이동된다.
도 10 및 도 14를 참조하면, 운영 체제(OS)가 안정 영역(SA3)에 로딩되고 프로세서(110)에 의하여 실행된 후, 참조 번호(⑥)가 나타내는 바와 같이, 운영 체제(OS)는 안전 영역(SA2)에 로딩된 페일 정보(FI)를 참조하여, 스토리지(400)에 저장된 응용 프로그램(application)을 메모리 셀 어레이(280)의 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역(SA4)에 로딩한다(S170). 이 경우에, 운영 체제(OS)는 응용 프로그램(application)이 로딩되는 안전 영역(SA4)이 페일 정보(FI)가 로딩된 안전 영역(SA2) 및 운영 체제(OS)가 로딩된 안전 영역(SA3)과 중첩되지 않도록 응용 프로그램(application)을 메모리 셀 어레이(280)의 안전 영역(SA)의 어드레스에 할당할 수 있다. 또한 이 경우에, 부트 로더(BL)는 스토리지 디바이스(300)에 대한 제어 권한을 운영 체제(OS)에 넘겼기 때문에, 응용 프로그램(application)이 로딩되는 안전 영역(SA4)은 부트 로더(BL)가 로딩된 안전 영역(SA1)과 일부 또는 전부가 중첩될 수 있다.
도 1 및 도 10 내지 도 14를 참조하여 상술한 바와 같이, 본 발명의 실시예에 따른 컴퓨팅 시스템의 동작 방법에서는 전원이 컴퓨팅 시스템(10)에 제공되는 파워-온 시에 메인 메모리(200)의 페일 어드레스들에 관한 페일 정보(FI)를 프로세서(110)에 제공하고, 프로세서(110)는 스토리지 디바이스(300)에 저장된 부트 이미지(BI), 운영 체제 및 응용 프로그램을 상기 메인 메모리(200)의 메모리 셀 어레이(280)에 로딩하는 경우, 상기 페일 어드레스들이 지정하는 페일 영역을 회피하여 메모리 셀 어레이(280)의 안전 영역에 로딩할 수 있다. 따라서 컴퓨팅 시스템(10)의 안전한 부팅 동작이 수행될 수 있다.
도 15는 본 발명의 일 실시예에 따라 부트 이미지가 메모리 셀 어레이의 안전 영역에 분산되어 로딩되는 것을 타나낸다.
도 15를 참조하면, 바이오스(BIOS)에 의하여 부트 이미지(BI)가 메모리 셀 어레이(280)의 안전 영역(SA)에 로딩되는 경우, 도 12에서와 같이 연속된 물리 어드레스를 갖는 안전 영역(SA1)에 로딩될 수도 있고, 도 15에서와 같이 비연속적인 물리 어드레스를 갖는 안전 영역들(SA11, SA12)에 분산되어 로딩될 수 도 있다. 즉 부트 이미지(BI)의 제1 포션(BL1)은 안전 영역(SA11)에 로딩되고, 부트 이미지(BI)의 제2 포션(BL2)은 안전 여역(SA12)에 로딩될 수 있다. 부트 이미지(BI)가 비연속적인 물리 어드레스를 갖는 안전 영역들(SA11, SA12)에 분산되어 로딩되어도 프로세서(110)에 의하여 부트 로더(BL)로서 실행되는 것은 도 12의 경우와 실질적으로 동일하다. 이 분산 로딩은 부트 이미지(BI) 뿐만 아니라, 운영 체제(OS) 및 응용 프로그램(application)의 경우에도 실질적으로 동일하게 적용될 수 있다.
즉, 도 11 내지 도 15를 참조하면, 본 발명의 실시예들에서, 프로세서(110)는 페일 정보(FI)에 따라서 컴퓨팅 시스템(10)의 부팅과 관련된 데이터(또는 프로그램), 즉, 부트 이미지(BI), 운영 체제 및/또는 응용 프로그램이 연속적인 물리 어드레스 또는 비연속적인 물리 어드레스를 갖도록 부팅과 관련된 데이터(또는 프로그램)를 메모리 셀 어레이(280)의 안전 영역에 적응적으로 로딩시킬 수 있다.
도 16은 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(500)은 호스트 디바이스(510)와 메모리 카드(550)를 포함한다. 호스트 디바이스(510)는 페일 어드레스 테이블(521)을 구비하는 메인 메모리(520), 호스트 컨트롤러(530), 호스트 접속 유닛(540) 및 바이오스(533)를 저장하는 롬(531)을 포함하여 구성될 수 있다.
호스트 디바이스(510)는 메모리 카드(520)에 데이터를 기입하거나, 메모리 카드(520)에 저장된 데이터를 독출한다. 호스트 컨트롤러(530)는 커맨드(예를 들면, 쓰기 커맨드), 호스트 디바이스(510) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(540)을 통해 메모리 카드(550)로 전송한다.
메모리 카드(550)는 카드 접속 유닛(560), 카드 컨트롤러(570) 및 플래시 메모리(580)를 포함할 수 있다. 카드 컨트롤러(570)는 카드 접속 유닛(560)을 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(580)에 저장한다. 플래시 메모리(580)는 호스트 디바이스(510)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(510)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 16에 도시된 메모리 카드 시스템(500)은 전원이 인가되는 파워-온 시에 메인 메모리(520)의 페일 어드레스들에 관한 페일 정보(FI)를 호스트 컨트롤러(530)에 제공하고, 호스트 컨트롤러(530)는 플래시 메모리 (580)에 저장된 부트 이미지(BI), 운영 체제 및 응용 프로그램을 상기 메인 메모리(520)의 메모리 셀 어레이에 로딩하는 경우, 상기 페일 어드레스들이 지정하는 페일 영역을 회피하여 메모리 셀 어레이의 안전 영역에 로딩할 수 있다. 따라서 메모리 카드 시스템(500)의 안전한 부팅 동작이 수행될 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 솔리드 스테이트 드라이브(solid state drive; 이하 SSD) 시스템에 적용한 예를 나타내는 블록도이다.
도 17을 참조하면, SSD 시스템(600)은 호스트 디바이스(605)와 SSD(700)를 포함한다. 호스트 디바이스(605)는 호스트 인터페이스(640), 호스트 컨트롤러(610), 페일 어드레스 테이블(621)을 구비하는 메인 메모리(620) 및 바이오스(633)를 저장하는 롬(631)을 포함할 수 있다.
호스트 디바이스(605)는 SSD(700)에 데이터를 기입하거나, SSD(700)에 저장된 데이터를 독출한다. 호스트 컨트롤러(610)는 커맨드, 어드레스, 제어 신호 등의 신호(SGL)를 호스트 인터페이스(640)를 통해 SSD(700)로 전송한다.
SSD(700)는 호스트 인터페이스(640)를 통해 호스트 디바이스(605)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector, 742)를 통해 전원(PWR)을 입력받는다. SSD(700)는 복수의 비휘발성 메모리들(721~72n), SSD 컨트롤러(710) 및 보조 전원 장치(730)를 포함할 수 있다. 여기에서, 복수의 비휘발성 메모리들(721~72n)은 낸드 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등으로 구현될 수 있다.
복수의 비휘발성 메모리들(721~72n)은 SSD(700)의 저장 매체로서 사용된다. 복수의 비휘발성 메모리들(721~72n) 각각은 복수의 채널(CH1~CHn) 각각을 통해 SSD 컨트롤러(710)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(720)는 호스트 인터페이스(741)를 통해 호스트 디바이스(605)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(710)는 호스트 디바이스(605)의 커맨드에 따라 해당 비휘발성 메모리에 데이터를 기입하거나 해당 비휘발성 메모리로부터 데이터를 독출한다.
보조 전원 장치(730)는 전원 커넥터(742)를 통해 호스트 디바이스(605)와 연결된다. 보조 전원 장치(730)는 호스트 디바이스(605)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(730)는 SSD(700) 내에 위치할 수도 있고, SSD(700) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(730)는 메인 보드에 위치하며, SSD(700)에 보조 전원을 제공할 수도 있다.
도 16에 도시된 SSD 시스템(600)은 전원이 인가되는 파워-온 시에 메인 메모리(620)의 페일 어드레스들에 관한 페일 정보(FI)를 호스트 컨트롤러(610)에 제공하고, 호스트 컨트롤러(610)는 비휘발성 메모리들(721~72n)에 저장된 부트 이미지(BI), 운영 체제 및 응용 프로그램을 상기 메인 메모리(620)의 메모리 셀 어레이에 로딩하는 경우, 상기 페일 어드레스들이 지정하는 페일 영역을 회피하여 메모리 셀 어레이의 안전 영역에 로딩할 수 있다. 따라서 SSD 시스템(600)의 안전한 부팅 동작이 수행될 수 있다.
도 18 및 도 19는 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도들이다.
도 18을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 콘트롤러 허브(830), 적어도 하나의 메모리 모듈(840), 그래픽 카드(850) 및 페일 어드레스 테이블(861)을 구비하는 메인 메모리(860)를 포함한다. 페일 어드레스 테이블(861)은 메인 메모리(860)에 구비되는 메모리 셀들 중 페일 셀들의 어드레스인 페일 어드레스들을 페일 정보(FI)로서 저장한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 콘트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 콘트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라서, 메모리 콘트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 콘트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 또한 복수의 비휘발성 메모리 장치들은 부트 이미지(BI), 운영 체제 및 응용 프로그램을 저장할 수 있다. 따라서 컴퓨팅 시스템(800)은 전원이 인가되는 파워-온 시에 메인 메모리(860)의 페일 어드레스들에 관한 페일 정보(FI)를 프로세서(810)에 제공하고, 프로세서(810)는 메모리 모듈(840)에 구비되는 비휘발성 메모리 장치들에 저장된 부트 이미지(BI), 운영 체제 및 응용 프로그램을 상기 메인 메모리(860)의 메모리 셀 어레이에 로딩하는 경우, 상기 페일 어드레스들이 지정하는 페일 영역을 회피하여 메모리 셀 어레이의 안전 영역에 로딩할 수 있다. 따라서 컴퓨팅 시스템(800)의 안전한 부팅 동작이 수행될 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 18에는 하나의 입출력 허브(820)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(800)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 콘트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 콘트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 콘트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라서, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
도 19를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 페일 어드레스 테이블(921)을 구비하는 메모리 장치(920), 사용자 인터페이스(930), 버스(950) 및 메모리 시스템(960)을 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(940)을 더 포함할 수 있다. 페일 어드레스 테이블(921)은 메모리 장치(920)에 구비되는 메모리 셀들 중 페일 셀들의 어드레스인 페일 어드레스들을 페일 정보(FI)로서 저장한다.
프로세서(910)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(910)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(950)를 통하여 메모리 시스템(960)에 연결될 수 있다. 예를 들어, 메모리 장치(920)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(910)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(910)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(930)를 제어할 수 있다. 모뎀(940)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 메모리 시스템(960)의 비휘발성 메모리 장치(980)에는 프로세서(910)에 의해 처리된 데이터 또는 모뎀(940)을 통하여 수신된 데이터 등이 메모리 컨트롤러(970)를 통해 저장될 수 있다.
또한 비휘발성 메모리 장치(980)는 부트 이미지(BI), 운영 체제 및 응용 프로그램을 저장할 수 있다. 따라서 컴퓨팅 시스템(900)은 전원이 인가되는 파워-온 시에 메모리 장치(920)의 페일 어드레스들에 관한 페일 정보(FI)를 프로세서(910)에 제공하고, 프로세서(910)는 비휘발성 메모리 장치(980)에 저장된 부트 이미지(BI), 운영 체제 및 응용 프로그램을 상기 메모리 장치(920)의 메모리 셀 어레이에 로딩하는 경우, 상기 페일 어드레스들이 지정하는 페일 영역을 회피하여 메모리 셀 어레이의 안전 영역에 로딩할 수 있다. 따라서 컴퓨팅 시스템(900)의 안전한 부팅 동작이 수행될 수 있다.
컴퓨팅 시스템(900)은 동작 전압을 공급하기 위한 전원 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(900)은, 실시예에 따라서, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 메인 메모리의 페일 셀들의 어드레스인 페일 어드레스들을 페일 정보로서 메인 메모리의 페일 어드레스 테이블에 저장하고, 스토리지에 저장된 부트 이미지, 운영 체제 및 응용 프로그램을 상기 메인 메모리의 메모리 셀 어레이에 로딩하는 경우, 상기 페일 어드레스들이 지정하는 페일 영역을 회피하여 메모리 셀 어레이의 안전 영역에 로딩함으로써 컴퓨팅 시스템을 안전하게 부팅시킬 수 있다.
본 발명의 실시예들은 메인 메모리를 구비하는 메모리 시스템 및 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 메인 메모리를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 메모리 시스템으로서,
    바이오스(BIOS)를 저장하는 롬;
    적어도 하나의 결함 셀을 구비하는 메모리 셀 로우를 지정하는 적어도 하나의 페일 어드레스를 저장하는 페일 어드레스 테이블을 구비하는 메인 메모리; 및
    상기 롬 및 상기 메인 메모리에 연결되는 프로세서를 포함하고,
    상기 프로세서는
    상기 메모리 시스템에 전원이 인가되는 파워-온 시에 상기 페일 어드레스 테이블로부터 상기 적어도 하나의 페일 어드레스에 관한 페일 정보를 제공받고,
    스토리지 디바이스에 저장되며 상기 메모리 시스템의 부팅 동작과 관련된 데이터를 상기 적어도 하나의 페일 어드레스에 상응하는, 상기 메인 메모리의 페일 영역을 회피하여 상기 메인 메모리의 안전 영역에 로딩시키고,
    상기 로딩된 바이오스를 수행하고,
    상기 바이오스를 사용하여 상기 메인 메모리 및 상기 스토리지 디바이스에 대하여 파워-온 셀프 테스트(power-on self test; POST)를 수행하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 바이오스는 상기 메모리 시스템에 상기 전원이 인가되면 상기 롬으로부터 상기 메인 메모리에 로딩되고 상기 프로세서에 의하여 실행되어 상기 메모리 시스템의 초기화 동작을 수행하고,
    상기 메모리 시스템의 부팅 동작과 관련된 데이터는 적어도 상기 스토리지 디바이스에 저장되는 부트 이미지를 포함하고,
    상기 바이오스는 상기 페일 정보를 참조하여 상기 안전 영역에서 상기 부트 이미지와 상기 페일 정보가 로딩될 위치를 지정하는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 프로세서는 상기 페일 정보를 저장하는 페일 정보 레지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 부트 이미지가 상기 스토리지 디바이스로부터 상기 안전 영역에 로딩된 후에 상기 프로세서는 상기 페일 정보를 상기 안전 영역 내의 상기 바이오스가 지정한 위치에 로딩시키는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 프로세서는 상기 페일 정보가 상기 부트 이미지와 중첩되지 않도록 상기 페일 정보를 상기 안전 영역의 어드레스에 할당하는 것을 특징으로 하는 메모리 시스템.
  6. 제4항에 있어서,
    상기 프로세서는 상기 안전 영역에 로딩된 상기 부트 이미지를 부트 로더로서 실행시키고, 상기 부트 로더는 상기 페일 정보를 참조하여 상기 스토리지 디바이스에 저장된 운영 체제(operating system)를 상기 안전 영역에 로딩시키고,
    상기 부트 로더는 상기 운영 체제가 상기 부트 로더 및 상기 페일 정보와 중첩되지 않도록 상기 운영 체제를 상기 안전 영역의 어드레스에 할당하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 프로세서는 상기 안전 영역에 로딩된 상기 운영 체제를 실행시키고, 상기 실행된 운영 체제는 상기 페일 정보를 참조하여 상기 스토리지 디바이스에 저장된 응용 프로그램을 상기 안전 영역에 로딩시키고,
    상기 운영 체제는 상기 응용 프로그램이 상기 페일 정보 및 상기 운영 체제와 중첩되지 않도록 상기 응용 프로그램을 상기 안전 영역의 어드레스에 할당하는 것을 특징으로 하는 메모리 시스템.
  8. 삭제
  9. 제1항에 있어서,
    상기 페일 어드레스 테이블은 비휘발성이고, 상기 페일 정보는 상기 메인 메모리의 데이터 핀을 통하여 상기 프로세서로 제공되고,
    상기 프로세서는 상기 페일 정보에 따라서 상기 메모리 시스템의 부팅과 관련된 데이터가 연속적인 물리 어드레스를 갖거나 또는 비연속적 물리 어드레스를 갖도록 상기 메모리 시스템의 부팅과 관련된 데이터를 상기 메인 메모리의 안전 영역에 적응적으로 로딩시키고,
    상기 적어도 하나의 페일 어드레스는 상기 메모리 시스템의 웨이퍼 레벨이나 패키지 레벨에서 상기 메인 메모리의 메모리 셀들에 대한 테스트를 수행한 후에 상기 페일 어드레스 테이블에 저장되는 것을 특징으로 하는 메모리 시스템.
  10. 부트 이미지, 운영 체제 및 응용 프로그램을 저장하는 스토리지를 구비하는 스토리지 디바이스; 및
    상기 스토리지 디바이스를 구비하는 메모리 시스템을 포함하고,
    상기 메모리 시스템은,
    바이오스(BIOS)를 저장하는 롬;
    적어도 하나의 결함 셀을 구비하는 메모리 셀 로우를 지정하는 적어도 하나의 페일 어드레스를 저장하는 페일 어드레스 테이블을 구비하는 메인 메모리; 및
    상기 롬 및 상기 메인 메모리에 연결되는 프로세서를 포함하고,
    상기 프로세서는
    상기 메모리 시스템에 전원이 인가되는 파워-온 시에 상기 페일 어드레스 테이블로부터 상기 적어도 하나의 페일 어드레스에 관한 페일 정보를 제공받고, 스토리지 디바이스에 저장되며 상기 메모리 시스템의 부팅 동작과 관련된 데이터를 상기 적어도 하나의 페일 어드레스에 상응하는, 상기 메인 메모리의 페일 영역을 회피하여 상기 메인 메모리의 안전 영역에 로딩시키고,
    상기 로딩된 바이오스를 수행하고,
    상기 바이오스를 사용하여 상기 메인 메모리 및 상기 스토리지 디바이스에 대하여 파워-온 셀프 테스트(power-on self test; POST)를 수행하는 컴퓨팅 시스템.
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