KR20110057646A - 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 제어 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 제어 방법 Download PDF

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KR20110057646A
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Abstract

유효 메모리 용량을 조절할 수 있는 메모리 시스템 및 스택 메모리 장치가 개시된다. 메모리 시스템은 메모리 컨트롤러 및 메모리 장치를 포함한다. 메모리 컨트롤러는 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호를 발생하고, 유효 용량 타입 신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호를 발생한다. 메모리 장치는 선택 어드레스 신호 및 커맨드 신호에 기초하여 메모리 셀 어레이를 활성화한다. 따라서, 메모리 시스템을 구성하는 반도체 메모리 장치들은 다양한 유효 메모리 용량을 가질 수 있으며, 생산 수율이 높다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 제어 방법{MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME, AND METHOD OF CONTROLLING THE MEMORY DEVICE}
본 발명은 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 제어 방법에 관한 것이다.
최근에, DRAM(Dynamic Random Access Memory) 등 반도체 메모리 장치의 저장 용량과 동작 속도가 증가해 왔다. 반도체 메모리 장치를 구성하는 메모리 셀들을 더 작게 만들고 반도체 메모리 장치의 칩 사이즈를 증가시킴으로써 반도체 메모리 장치의 대용량화가 가능해졌다. 반도체 메모리 장치의 메모리 용량은 512Mb에서 1Gb로, 1Gb에서 2Gb, 2Gb에서 4Gb, 4Gb에서 8Gb로 2 배씩 증가하여 왔다.
하지만, 응용 시스템을 만족시키기 위해서는 2의 배수로 증가하는 메모리 용량뿐만 아니라 3Gb, 5Gb, 6Gb 등의 다양한 유효 메모리 용량을 가지는 반도체 메모리 장치도 필요하다.
본 발명의 목적은 메모리 모듈을 구성하는 반도체 메모리 장치들의 유효 메모리 용량을 조절할 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 적층된 반도체 메모리 칩들의 유효 메모리 용량을 조절할 수 있는 스택 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 메모리 장치들의 유효 메모리 용량을 조절할 수 있는 메모리 장치의 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 메모리 장치를 포함한다.
메모리 컨트롤러는 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호를 발생하고, 상기 유효 용량 타입 신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호를 발생한다. 메모리 장치는 상기 선택 어드레스 신호 및 커맨드 신호에 기초하여 메모리 셀 어레이를 활성화한다.
본 발명의 하나의 실시예에 의하면, 상기 유효 메모리 용량 타입은 최대 용량(full capacity)을 갖는 제 1 용량 타입과 최대 용량의 절반의 용량(half capacity)을 갖는 제 2 용량을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 장치는 결함 셀이 포함되지 않은 경우 상기 제 1 용량을 가지며, 결함 셀이 포함된 경우 상기 제 2 용량을 자질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 중 결함 셀이 포함된 메모리 블록은 리프레쉬 모드에서 활성화되지 않을 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 시스템은 상기 결함 셀 정보신호를 저장하고 상기 메모리 컨트롤러의 요청에 따라 상기 결함 셀 정보신호를 상기 메모리 컨트롤러에 제공하는 비휘발성 메모리 장치를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 컨트롤러는 메모리 용량 타입 설정회로 및 어드레스 선택회로를 포함할 수 있다.
메모리 용량 타입 설정회로는 상기 결함 셀 정보신호에 응답하여 상기 유효 메모리 용량 타입을 설정하여 유효 용량 타입 신호를 발생한다. 어드레스 선택회로는 상기 유효 용량 타입 신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 상기 선택 어드레스 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 장치는 상기 결함 셀 정보신호를 저장하고 상기 메모리 컨트롤러가 상기 메모리 셀 어레이를 액세스할 때 상기 결함 셀 정보신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하는 내부 레지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 장치는 복수의 반도체 메모리 칩이 적층된 스택 메모리 장치일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치를 구성하는 반도 체 메모리 칩들 중 결함 셀이 존재하는 반도체 메모리 칩은 결함 셀이 없는 반도체 메모리 칩의 절반의 메모리 용량을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치를 구성하는 반도체 메모리 칩들 중 결함 셀이 존재하는 반도체 메모리 칩에 제공되는 로우 어드레스의 최상의 비트(MSB)는 사용되지 않을 수 있다.
본 발명의 하나의 실시형태에 따른 스택 메모리 장치는 적어도 하나의 마스터 칩 및 적어도 하나의 슬레이브 칩을 포함할 수 있다.
마스터 칩들은 메모리 장치의 외부와 인터페이스하고, 메모리 컨트롤러가 메모리 셀 어레이를 액세스할 때 결함 셀 정보신호에 기초하여 상기 메모리 셀 어레이 중에서 결함 있는 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)한다. 슬레이브 칩들은 상기 마스터 칩들의 위에 적층되어 있고, 제 1 관통 전극들을 통해 서로 전기적으로 연결되고, 상기 제 1 관통 전극들을 통해 상기 마스터 칩들에 전기적으로 연결된다.
본 발명의 하나의 실시예에 의하면, 상기 결함 셀 정보신호는 상기 메모리 컨트롤러로부터 수신할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 스택 메모리 장치는 상기 메모리 컨트롤러가 상기 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정한 후, 결함 있는 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 유효 메모리 용량 타입은 최대 용 량(full capacity)을 갖는 제 1 용량 타입과 최대 용량의 절반의 용량(half capacity)을 갖는 제 2 용량을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 슬레이브 칩들의 각 층은 결함 셀이 포함되지 않은 경우 상기 제 1 용량을 가지며, 결함 셀이 포함된 경우 상기 제 2 용량을 가질 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 메모리 모듈을 포함할 수 있다.
메모리 컨트롤러는 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호를 발생하고, 상기 유효 용량 타입 신호에 응답하여 결함 있는 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블록킹(blocking)하고 선택 어드레스 신호를 발생한다. 메모리 모듈은 상기 선택 어드레스 신호 및 커맨드 신호에 기초하여 메모리 셀 어레이를 활성화하는 메모리 장치들을 복수 개 구비한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 모듈은 상기 결함 셀 정보신호를 저장하고 상기 메모리 컨트롤러의 요청에 따라 상기 결함 셀 정보신호를 상기 메모리 컨트롤러에 제공하는 에스 피 디(SPD)를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 에스 피 디(SPD)는 상기 메모리 모듈의 정보가 저장될 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 장치 제어방법은 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호를 발 생하는 단계, 상기 유효 용량 타입 신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호를 발생하는 단계, 및 상기 선택 어드레스 신호 및 커맨드 신호에 기초하여 메모리 셀 어레이를 활성화하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은 메모리 시스템을 구성하는 반도체 메모리 장치들의 유효 메모리 용량을 조절할 수 있다. 또한, 본 발명의 실시예에 따른 스택 메모리 장치는 적층된 반도체 메모리 칩들의 유효 메모리 용량을 조절할 수 있다. 본 발명의 실시예에 따른 메모리 모듈을 포함하는 메모리 시스템은 메모리 모듈을 구성하는 반도체 메모리 장치들을 테스트한 결과를 에스 피 디(SPD)에 저장하고 에스 피 디(SPD)에 저장된 결함 셀 정보신호에 응답하여 반도체 메모리 장치들의 유효 메모리 용량을 선택한다. 따라서, 본 발명의 실시예에 따른 메모리 시스템에 포함된 반도체 메모리 장치들은 다양한 유효 메모리 용량을 가질 수 있으며, 생산 수율이 높다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템(1000)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100), 스택(stacked) 메모리 장치(1200) 및 비휘발성 메모리 장치(1300)를 포함한다.
비휘발성 메모리 장치(1300)는 결함 셀 정보신호(DCI)를 저장하고 메모리 컨 트롤러(1100)의 요청에 따라 결함 셀 정보신호(DCI)를 메모리 컨트롤러(1100)에 제공한다. 메모리 컨트롤러(1100)는 제 1 어드레스 신호(ADDR), 제 1 커맨드(CMD) 및 제 1 데이터 신호(DQ)에 대해 채널 스큐 보상(channel-skew compensation), 버퍼링 등의 신호처리를 수행하고 제 2 어드레스 신호(ADDRP), 제 2 커맨드(CMDP) 및 제 2 데이터 신호(DQP)를 발생한다.
또한, 메모리 컨트롤러(1100)는 결함 셀 정보신호(DCI)에 응답하여 유효 메모리 용량 타입(valid memory capacity type)을 설정하여 유효 용량 타입 신호(TOMC)를 발생하고, 제 2 어드레스 신호(ADDRP)를 수신하고 유효 용량 타입 신호(TOMC)에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호(ADDR_S)를 발생한다. 메모리 컨트롤러(1100)는 선택 어드레스 신호(ADDR_S), 제 2 커맨드(CMDP) 및 제 2 데이터 신호(DQP)를 스택 메모리 장치(1200)에 제공하고, 스택 메모리 장치(1200)로부터 데이터를 수신한다.
스택 메모리 장치(1200)는 선택 어드레스 신호(ADDR_S) 및 제 2 커맨드 신호(CMDP)에 기초하여 메모리 셀 어레이를 활성화한다. 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호는 디스에이블 되므로, 스택 메모리 장치(1200)의 메모리 셀 어레이 중 결함 셀이 포함된 메모리 블록은 액세스(access)할 수 없다.
메모리 컨트롤러(1100)는 메모리 용량 타입 설정회로(1110) 및 어드레스 선택회로(1130)를 포함한다. 메모리 용량 타입 설정회로(1110)는 결함 셀 정보신호(DCI)에 응답하여 유효 메모리 용량 타입을 설정하여 유효 용량 타입 신호(TOMC) 를 발생한다. 어드레스 선택회로(1130)는 유효 용량 타입 신호(TOMC)에 응답하여 결함 있는 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호(ADDR_S)를 발생한다.
이하, 도 1의 메모리 시스템(1000)의 동작에 대해 설명한다.
메모리 시스템(1000)은 선택 어드레스 신호(ADDR_S)에 응답하여 스택 메모리 장치(1200)를 구성하는 반도체 메모리 칩들 내에 구비된 메모리 셀 어레이 중 결함 셀이 포함된 메모리 블록은 액세스하지 않는다. 메모리 컨트롤러(1100)는 결함 셀 정보신호(DCI)에 응답하여 스택 메모리 장치(1200)를 구성하는 반도체 메모리 칩들 각각의 유효 메모리 용량 타입을 설정한다.
결함 셀 정보신호(DCI)는 스택 메모리 장치(1200)의 제조가 완료된 후 스택 메모리 장치(1200)를 테스트한 결과 신호이거나, 스택 메모리 장치(1200)를 복수 개 사용하여 메모리 모듈을 제작한 후 스택 메모리 장치(1200)를 테스트한 결과 신호일 수 있다. 스택 메모리 장치(1200)를 테스트한 후 결함 셀 정보신호(DCI)는 비휘발성 메모리 장치(1300)에 저장된다. 스택 메모리 장치(1200)의 테스트시 스택 메모리 장치(1200)를 구성하는 반도체 메모리 칩들 중 결함 셀에 대응하는 어드레스가 유사한 반도체 메모리 칩들은 분류(grouping)할 수 있다.
메모리 컨트롤러(1100)는 스택 메모리 장치(1200)에 액세스하기 전에 비휘발성 메모리 장치(1300)로부터 결함 셀 정보신호(DCI)를 수신하고, 스택 메모리 장치(1200)를 구성하는 반도체 메모리 칩들 각각의 유효 메모리 용량 타입을 설정한다. 예를 들면, 스택 메모리 장치(1200)를 처음 설계할 때 목표로 했던 용량인 최 대 용량(full capacity)을 갖는 제 1 용량 타입과 처음 설계시 용량의 절반의 용량(half capacity)을 갖는 제 2 용량을 포함할 수 있다. 예를 들어, 제 1 용량이 2Gb이면 제 2 용량은 1Gb일 수 있다.
반도체 메모리 장치의 동작 모드 중 오토 리프레쉬 모드와 셀프 리프레쉬 모드에서 결함 셀이 포함된 메모리 블록은 활성화되지 않는다.
도 2는 도 1의 메모리 시스템에 포함된 스택 메모리 장치(1200)의 구조의 일례를 나타내는 단면도이다.
도 2를 참조하면, 스택 메모리 장치(1200)는 마스터 칩(1220) 및 슬레이브 칩들(1230)을 포함한다.
마스터 칩(1220)은, 제 1 표면(FA)에 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들 각각(1231, 1232, 1233)은 마스터 칩(1220)의 제 1 표면(FA) 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖는다. 또한, 슬레이브 칩들 각각(1231, 1232, 1233)은 제 1 관통 전극들(1241, 1242)을 통해 서로 전기적으로 연결되고, 제 1 관통 전극들(1241, 1242)을 통해 마스터 칩(1220)에 전기적으로 연결된다.
스택 메모리 장치(1200)는 제 1 관통 전극들(1241, 1242)을 통해 데이터와 제어신호들을 송수신한다. 또한, 스택 메모리 장치(1200)는 마스터 칩(1220)에 전기적으로 연결된 기판(1210)을 포함할 수 있다.
스택 메모리 장치(1200)는 제 1 내부 전극들(1243, 1244), 제 2 관통 전극들(1245, 1246), 제 2 내부 전극들(1247, 1248) 및 외부 단자들(1249, 1250)을 더 포함할 수 있다.
제 1 내부 전극들(1243, 1244)은 마스터 칩(1220)의 제 1 표면(FA)에 형성된다. 제 2 관통 전극들(1245, 1246)은 마스터 칩(1220)의 제 1 표면(FA)과 마스터 칩(1220)의 제 2 표면(FB)을 서로 전기적으로 연결한다. 제 2 내부 전극들(1247, 1248)은 마스터 칩(1220)의 제 2 표면(FB)에 형성되고 제 1 내부 전극들(1243, 1244) 각각과 전기적으로 연결된다. 외부 단자들(1249, 1250)은 제 2 내부 전극들(1247, 1248)과 기판(1210)을 전기적으로 연결한다. 본 발명의 실시예들에서, 관통 전극들은 TSV(Through Silicon Via)를 사용하여 구현할 수 있다.
슬레이브 칩들(1230)은 각각 메모리 셀 어레이와 센스 앰프(sense amplifier), 디코더 등의 기본 회로들을 포함할 수 있고, 마스터 칩(1220)은 메모리 셀 어레이, 기본 회로들뿐만 아니라 슬레이브 칩들(1230)을 제어하는 회로가 더 포함될 수 있다. 또한, 마스터 칩(1220)은 메모리 셀 어레이는 포함하지 않을 수도 있다. 경우에 따라서, 마스터 칩(1220)과 슬레리브 칩들(1230)은 동일한 회로 구성을 가질 수도 있다.
도 3은 도 2의 스택 메모리 장치(1200)에 대한 간략화된 투시도이다.
도 3을 참조하면, 스택 메모리 장치(1200a)는 관통 전극(1241)에 의해 전기적으로 연결된 마스터 칩(1220) 및 슬레이브 칩들(1231, 1232, 1233)을 포함한다. 도 3에는 한 개의 열로 배치된 관통 전극(1241)이 도시되어 있지만, 스택 메모리 장치(1200a)는 도 2에 도시된 바와 같이 2 개의 열로 배치된 관통 전극(1241, 1242)을 가질 수도 있다.
도 4는 본 발명의 제 2 실시예에 따른 메모리 시스템(2000)을 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100), 스택(stacked) 메모리 장치(2200) 및 비휘발성 메모리 장치(1300)를 포함한다.
비휘발성 메모리 장치(1300)는 결함 셀 정보신호(DCI)를 저장하고 메모리 컨트롤러(2100)의 요청에 따라 결함 셀 정보신호(DCI)를 메모리 컨트롤러(2100)에 제공한다. 메모리 컨트롤러(2100)는 제 1 어드레스 신호(ADDR), 제 1 커맨드(CMD) 및 제 1 데이터 신호(DQ)에 대해 채널 스큐 보상(channel-skew compensation), 버퍼링 등의 신호처리를 수행하고 제 2 어드레스 신호(ADDRP), 제 2 커맨드(CMDP) 및 제 2 데이터 신호(DQP)를 발생한다. 또한, 메모리 컨트롤러(2100)는 결함 셀 정보신호(DCI)를 스택 메모리 장치(2200)에 제공한다.
또한, 메모리 컨트롤러(2100)는 결함 셀 정보신호(DCI)에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호(TOMC)를 발생하고, 제 2 어드레스 신호(ADDRP)를 수신하고 유효 용량 타입 신호(TOMC)에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호(ADDR_S)를 발생한다. 메모리 컨트롤러(2100)는 선택 어드레스 신호(ADDR_S), 제 2 커맨드(CMDP) 및 제 2 데이터 신호(DQP)를 스택 메모리 장치(2200)에 제공하고, 스택 메모리 장치(1200)로부터 데이터를 수신한다.
스택 메모리 장치(2200)는 선택 어드레스 신호(ADDR_S) 및 제 2 커맨드 신호(CMDP)에 기초하여 메모리 셀 어레이를 활성화한다. 결함 셀이 포함된 메모리 블 록에 대응하는 어드레스 신호는 디스에이블 되므로, 스택 메모리 장치(2200)의 메모리 셀 어레이 중 결함 셀이 포함된 메모리 블록은 액세스(access)할 수 없다.
스택 메모리 장치(2200)는 내부 레지스터(2210) 및 메모리 셀 어레이(2230)를 포함한다. 내부 레지스터(2210)는 결함 셀 정보신호(DCI)를 저장하고 메모리 컨트롤러(2100)가 메모리 셀 어레이(2230)를 액세스할 때 결함 셀 정보신호(DCI)에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)한다.
메모리 컨트롤러(2100)는 메모리 용량 타입 설정회로(2110) 및 어드레스 선택회로(2130)를 포함한다. 메모리 용량 타입 설정회로(2110)는 결함 셀 정보신호(DCI)에 응답하여 유효 메모리 용량 타입을 설정하여 유효 용량 타입 신호(TOMC)를 발생한다. 어드레스 선택회로(2130)는 유효 용량 타입 신호(TOMC)에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호(ADDR_S)를 발생한다.
도 5는 메모리 용량에 따른 스택 메모리 장치의 어드레스 구조의 일례를 나타내는 표이다.
도 5를 참조하면, 메모리 용량이 1Gb, 2 Bb, 3Gb인 반도체 메모리 장치들은 뱅크 어드레스와 칼럼 어드레스는 동일하고 로우 어드레스의 최상위 비트(Most Significant Bit; MSB)만 다르다. 따라서, 스택 메모리 장치를 구성하는 반도체 메모리 칩들 중 결함 셀이 존재하는 반도체 메모리 칩에 제공되는 로우 어드레스의 최상의 비트(MSB)는 사용하지 않는다. 따라서, 스택 메모리 장치를 구성하는 반도 체 메모리 칩들 중 결함 셀이 존재하는 반도체 메모리 칩은 결함 셀이 없는 반도체 메모리 칩의 절반의 메모리 용량을 가질 수 있다. 예를 들어, 결함 셀이 없는 반도체 메모리 칩의 메모리 용량이 2Gb이면, 결함 셀을 갖는 반도체 메모리 칩의 메모리 용량은 1Gb일 수 있다. 다시 말해, 결함 셀이 없는 반도체 메모리 칩의 메모리 용량은 최대 용량(full capacity)을 갖고, 결함 셀을 갖는 반도체 메모리 칩의 메모리 용량은 절반 용량(half capacity)을 가질 수 있다.
도 6a 내지 도 8d는 도 1 및 도 4의 메모리 시스템에 포함된 스택 메모리 장치의 구성의 예들을 나타내는 단면도들이다.
도 6a 및 도 6b는 각각 마스터(MASTER)(12 또는 14)와 마스터(MASTER)(12 또는 14)의 위에 적층된 하나의 슬레이브(SLAVE)(13 또는 15)를 구비한 스택 메모리 장치들을 나타낸다. 도 6a는 마스터(12)와 슬레이브(13)가 각각 2Gb의 용량을 갖는 스택 메모리 장치로서, 합해서 4Gb의 용량을 갖는다. 도 6b는 마스터(14)는 2Gb의 용량을 갖고, 슬레이브(13)는 1Gb의 용량을 갖는 스택 메모리 장치로서, 모두해서 3Gb의 용량을 갖는다.
도 6a의 경우, 마스터(12)로서 사용된 반도체 메모리 칩과 슬레이브(13)로서 사용된 반도체 메모리 칩은 결함 셀을 포함하지 않아서 각각 최대 용량(full capacity)인 2Gb의 메모리 용량을 갖는다. 도 6b의 경우, 슬레이브(13)로서 사용된 반도체 메모리 칩은 결함 셀을 포함하기 때문에 마스터(12)로서 사용된 반도체 메모리 칩의 용량의 절반 용량(half capacity)인 1Gb의 메모리 용량을 갖는다.
도 7a 내지 도 7d는 각각 마스터(MASTER)와 마스터(MASTER)의 위에 적층된 3 개의 슬레이브(SLAVE)를 구비한 스택 메모리 장치들을 나타낸다. 도 7a의 스택 메모리 장치는 마스터(MASTER)(22)와 마스터(MASTER)(22)의 위에 적층된 3 개의 슬레이브(SLAVE)(23, 24, 25)를 구비하고, 모두 8Gb의 메모리 용량을 가진다. 도 7b의 스택 메모리 장치는 마스터(MASTER)(26)와 마스터(MASTER)(26)의 위에 적층된 3 개의 슬레이브(SLAVE)(27, 28, 29)를 구비하고, 모두 5Gb의 메모리 용량을 가진다. 도 7c의 스택 메모리 장치는 마스터(MASTER)(30)와 마스터(MASTER)(30)의 위에 적층된 3 개의 슬레이브(SLAVE)(32, 34, 36)를 구비하고, 모두 6Gb의 메모리 용량을 가진다. 도 7d의 스택 메모리 장치는 마스터(MASTER)(37)와 마스터(MASTER)(37)의 위에 적층된 3 개의 슬레이브(SLAVE)(38, 39, 40)를 구비하고, 모두 7Gb의 메모리 용량을 가진다.
도 7a의 스택 메모리 장치에서, 마스터(22)와 슬레이브(23, 24, 25)가 각각 2Gb의 용량을 갖고, 합해서 8Gb의 용량을 갖는다. 도 7b의 스택 메모리 장치에서, 마스터(26)는 2Gb의 용량을 갖고 슬레이브들(27, 28, 29) 각각은 1Gb의 용량을 가지며, 합해서 5Gb의 용량을 갖는다. 도 7c의 스택 메모리 장치에서, 마스터(30)는 2Gb의 용량을 갖고 슬레이브들(32, 34, 36)은 각각 1Gb, 2Gb, 1Gb의 용량을 가지며, 합해서 6Gb의 용량을 갖는다. 도 7d의 스택 메모리 장치에서, 마스터(37)는 2Gb의 용량을 갖고 슬레이브들(38, 39, 40)은 각각 2Gb, 1Gb, 2Gb의 용량을 가지며, 합해서 7Gb의 용량을 갖는다.
도 7a의 경우, 마스터(22)로서 사용된 반도체 메모리 칩과 슬레이브들(23, 24, 25)로서 사용된 반도체 메모리 칩들은 결함 셀을 포함하지 않아서 각각 최대 용량(full capacity)인 2Gb의 메모리 용량을 갖는다. 도 7b의 경우, 슬레이브들(27, 28, 29)로서 사용된 반도체 메모리 칩들은 모두 결함 셀을 포함하기 때문에 마스터(26)로서 사용된 반도체 메모리 칩의 용량의 절반 용량(half capacity)인 1Gb의 메모리 용량을 갖는다. 도 7c의 경우, 마스터(30)로서 사용된 반도체 메모리 칩은 2Gb의 메모리 용량을 가지며, 슬레이브(34)로서 사용된 반도체 메모리 칩은 결함 셀을 포함하지 않아서 최대 용량(full capacity)인 2Gb의 메모리 용량을 가지고, 슬레이브들(32, 36)로서 사용된 반도체 메모리 칩들은 결함 셀을 포함하기 때문에 마스터(30)로서 사용된 반도체 메모리 칩의 용량의 절반 용량(half capacity)인 1Gb의 메모리 용량을 갖는다. 도 7d의 경우, 마스터(37)로서 사용된 반도체 메모리 칩은 2Gb의 메모리 용량을 가지며, 슬레이브들(38, 40)로서 사용된 반도체 메모리 칩들은 각각 결함 셀을 포함하지 않아서 최대 용량(full capacity)인 2Gb의 메모리 용량을 가지고, 슬레이브(39)로서 사용된 반도체 메모리 칩은 결함 셀을 포함하기 때문에 마스터(37)로서 사용된 반도체 메모리 칩의 용량의 절반 용량(half capacity)인 1Gb의 메모리 용량을 갖는다.
도 8a 내지 도 8d는 각각 마스터(MASTER)와 마스터(MASTER)의 위에 적층된 3 개의 슬레이브(SLAVE)를 구비한 스택 메모리 장치들을 나타낸다. 도 8a의 스택 메모리 장치는 마스터(MASTER)(41)와 마스터(MASTER)(41)의 위에 적층된 3 개의 슬레이브(SLAVE)(42, 43, 44)를 구비하고, 모두 16b의 메모리 용량을 가진다. 도 8b의 스택 메모리 장치는 마스터(MASTER)(45)와 마스터(MASTER)(45)의 위에 적층된 3 개의 슬레이브(SLAVE)(46, 47, 48)를 구비하고, 모두 10Gb의 메모리 용량을 가진다. 도 8c의 스택 메모리 장치는 마스터(MASTER)(49)와 마스터(MASTER)(49)의 위에 적층된 3 개의 슬레이브(SLAVE)(50, 51, 52)를 구비하고, 모두 12b의 메모리 용량을 가진다. 도 8d의 스택 메모리 장치는 마스터(MASTER)(53)와 마스터(MASTER)(53)의 위에 적층된 3 개의 슬레이브(SLAVE)(54, 55, 56)를 구비하고, 모두 14b의 메모리 용량을 가진다.
도 8a의 스택 메모리 장치에서, 마스터(41)와 슬레이브(42, 43, 44)가 각각 4Gb의 용량을 갖고, 합해서 16Gb의 용량을 갖는다. 도 8b의 스택 메모리 장치에서, 마스터(45)는 4Gb의 용량을 갖고 슬레이브들(46, 47, 48) 각각은 2Gb의 용량을 가지며, 합해서 10b의 용량을 갖는다. 도 8c의 스택 메모리 장치에서, 마스터(49)는 4Gb의 용량을 갖고 슬레이브들(50, 51, 52)은 각각 2Gb, 4Gb, 2Gb의 용량을 가지며, 합해서 12Gb의 용량을 갖는다. 도 8d의 스택 메모리 장치에서, 마스터(53)는 4Gb의 용량을 갖고 슬레이브들(54, 55, 56)은 각각 4Gb, 2Gb, 4Gb의 용량을 가지며, 합해서 10Gb의 용량을 갖는다.
도 8a의 경우, 마스터(41)로서 사용된 반도체 메모리 칩과 슬레이브들(42, 43, 44)로서 사용된 반도체 메모리 칩들은 결함 셀을 포함하지 않아서 각각 최대 용량(full capacity)인 4Gb의 메모리 용량을 갖는다. 도 8b의 경우, 슬레이브들(46, 47, 48)로서 사용된 반도체 메모리 칩들은 모두 결함 셀을 포함하기 때문에 마스터(45)로서 사용된 반도체 메모리 칩의 용량의 절반 용량(half capacity)인 2Gb의 메모리 용량을 갖는다. 도 8c의 경우, 마스터(49)로서 사용된 반도체 메모리 칩은 4Gb의 메모리 용량을 가지며, 슬레이브(51)로서 사용된 반도체 메모리 칩은 결함 셀을 포함하지 않아서 최대 용량(full capacity)인 4Gb의 메모리 용량을 가지고, 슬레이브들(50, 52)로서 사용된 반도체 메모리 칩들은 결함 셀을 포함하기 때문에 마스터(49)로서 사용된 반도체 메모리 칩의 용량의 절반 용량(half capacity)인 2Gb의 메모리 용량을 갖는다. 도 8d의 경우, 마스터(53)로서 사용된 반도체 메모리 칩은 4Gb의 메모리 용량을 가지며, 슬레이브들(54, 56)로서 사용된 반도체 메모리 칩들은 각각 결함 셀을 포함하지 않아서 최대 용량(full capacity)인 4Gb의 메모리 용량을 가지고, 슬레이브(55)로서 사용된 반도체 메모리 칩은 결함 셀을 포함하기 때문에 마스터(53)로서 사용된 반도체 메모리 칩의 용량의 절반 용량(half capacity)인 2Gb의 메모리 용량을 갖는다.
도 9는 본 발명의 제 3 실시예에 따른 메모리 시스템(3000)을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(3000)은 메모리 컨트롤러(3100) 및 메모리 모듈(3200)을 포함한다. 메모리 모듈(3200)은 반도체 메모리 장치들과 에스 피 디(Sereal Presence Detector; SPD)를 포함한다.
SPD에는 메모리 장치들의 장착 유무, 동작 속도 및 동작 타이밍 등 메모리 모듈에 관한 정보가 저장되며, 메모리 컨트롤러(3100)의 요청에 따라 메모리 모듈에 관한 정보가 메모리 컨트롤러(3100)에 제공된다. 또한, 메모리 모듈(3200)의 SPD는 결함 셀 정보신호(DCI)를 저장하며, 메모리 컨트롤러(3100)의 요청에 따라 결함 셀 정보신호(DCI)를 메모리 컨트롤러(3100)에 제공한다. 메모리 모듈(3200)의 SPD는 플래쉬 메모리 장치 등의 비휘발성 반도체 메모리 장치를 포함할 수 있다.
메모리 컨트롤러(3100)는 제 1 어드레스 신호(ADDR), 제 1 커맨드(CMD) 및 제 1 데이터 신호(DQ)에 대해 채널 스큐 보상(channel-skew compensation), 버퍼링 등의 신호처리를 수행하고 제 2 어드레스 신호(ADDRP), 제 2 커맨드(CMDP) 및 제 2 데이터 신호(DQP)를 발생한다.
또한, 메모리 컨트롤러(3100)는 결함 셀 정보신호(DCI)에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호(TOMC)를 발생하고, 제 2 어드레스 신호(ADDRP)를 수신하고 유효 용량 타입 신호(TOMC)에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호(ADDR_S)를 발생한다. 메모리 컨트롤러(1100)는 선택 어드레스 신호(ADDR_S), 제 2 커맨드(CMDP) 및 제 2 데이터 신호(DQP)를 메모리 모듈(3200)에 제공하고, 메모리 모듈(3200)로부터 데이터를 수신한다.
메모리 모듈(3200)은 선택 어드레스 신호(ADDR_S) 및 제 2 커맨드 신호(CMDP)에 기초하여 반도체 메모리 장치들의 메모리 셀 어레이를 활성화한다. 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호는 디스에이블 되므로, 메모리 모듈(3200)내에 포함된 반도체 메모리 장치들의 메모리 셀 어레이 중 결함 셀이 포함된 메모리 블록은 액세스(access)할 수 없다.
메모리 컨트롤러(3100)는 메모리 용량 타입 설정회로(3110) 및 어드레스 선택회로(3130)를 포함한다. 메모리 용량 타입 설정회로(3110)는 결함 셀 정보신호(DCI)에 응답하여 유효 메모리 용량 타입을 설정하여 유효 용량 타입 신호(TOMC)를 발생한다. 어드레스 선택회로(3130)는 유효 용량 타입 신호(TOMC)에 응답하여 결함 있는 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호(ADDR_S)를 발생한다.
도 10은 도 9의 메모리 시스템에 포함된 메모리 모듈(3200)의 일례를 나타내는 평면도이다.
도 10을 참조하면, 메모리 모듈(3200)은 PCB(Printed Circuit Board)(3205) 상에 배치된 스택 메모리 장치들(SM1~SM8) 및 SPD(3210)을 포함한다. 도 10의 평면도에는 PCB(3205)의 상부에 배치된 8 개의 스택 메모리 장치들(SM1~SM8)만 표시되어 있지만, 메모리 모듈(3200)은 PCB(3205)의 하부에 배치된 8 개의 스택 메모리 장치들도 포함할 수 있다.
스택 메모리 장치들(SM1~SM8)은 도 2에 도시된 바와 같은 본 발명의 실시예에 따른 스택 메모리 장치(1200)와 같은 구성을 가진다. 상기한 바와 같이, SPD에는 메모리 장치들의 장착 유무, 동작 속도 및 동작 타이밍 등 메모리 모듈에 관한 정보가 저장되며, 메모리 컨트롤러(3100)의 요청에 따라 메모리 모듈에 관한 정보가 메모리 컨트롤러(3100)에 제공된다.
PCB(3205) 상에 배치되어 있는 복수의 모듈 탭(TAPS)은 메모리 모듈과 외부 장치 사이에서 신호를 송수신하는 통로 기능을 한다. 도 10의 메모리 모듈에서, 신호가 전송되는 버스들은 생략되었다.
도 11은 도 9에 도시된 메모리 모듈(3200)의 단면도이다.
도 11을 참조하면, 메모리 모듈(3200a)은 하나의 기판(3205a)의 양면에 복수의 스택 메모리 장치들을 포함한다. 메모리 모듈(3200a)의 상부 면에는 스택 메모 리 장치들(SM1~SM8) 및 SPD(3210a)를 포함하고, 메모리 모듈(3200a)의 하부 면에는 스택 메모리 장치들(SM9~SM16)을 포함한다. 도 11의 메모리 모듈(3200)은 X16의 입출력 데이터 구조를 가진다. 메모리 모듈(3200a)을 구성하는 스택 메모리 장치들 각각으로부터 4비트의 데이터가 동시에 출력 또는 입력된다.
도 11에는 SPD가 메모리 모듈(3200a)의 상부 면에 장착되어 있지만, SPD는 메모리 모듈(3200a)의 하부 면에 장착될 수도 있다. 또한, SPD는 메모리 모듈(3200a)의 상부 면과 하부 면에 모두 장착될 수도 있다.
도 12는 도 9의 메모리 시스템에 포함된 메모리 모듈(3200)의 다른 하나의 예를 나타내는 평면도이다. 도 12는 스택 메모리 장치들에 입력 또는 출력되는 데이터를 버퍼링하는 AMB(Advanced Memory Buffer)를 포함하는 FBDIMM(Fully-Buffered Dual-In-line Memory Module)을 나타낸다.
도 12를 참조하면, 메모리 모듈(3200b)은 PCB(3205b) 상에 배치된 스택 메모리 장치들(SM1~SM8), AMB(3220) 및 SPD(3210b)를 포함한다. 도 12의 평면도에는 PCB(3205b)의 상부에 배치된 8 개의 스택 메모리 장치들(SM1~SM8)만 표시되어 있지만, 메모리 모듈(3200b)은 PCB(3205b)의 하부에 배치된 8 개의 스택 메모리 장치들도 포함할 수 있다.
도 13은 도 9의 메모리 시스템에 포함된 메모리 모듈(3200)의 또 다른 하나의 예를 나타내는 평면도이다. 도 13은 스택 메모리 장치들에 입력 또는 출력되는 데이터를 버퍼링하는 AMB를 포함하는 FBDIMM을 나타낸다.
도 13을 참조하면, 메모리 모듈(3200c)은 PCB(3205c) 상에 배치된 스택 메 모리 장치들(SM1~SM8) 및 AMB(3220a)를 포함한다. 도 13의 평면도에는 PCB(3205c)의 상부에 배치된 8 개의 스택 메모리 장치들(SM1~SM8)만 표시되어 있지만, 메모리 모듈(3200c)은 PCB(3205c)의 하부에 배치된 8 개의 스택 메모리 장치들도 포함할 수 있다. 도 13의 메모리 모듈(3200c)은 메모리 모듈에 관한 정보가 저장된 SPD가 AMB(3220a)내에 포함된다.
도 9 내지 도 13을 참조하여 상술한 바와 같이, 메모리 시스템(3000)은 복수의 스택 메모리 장치들을 포함하는 메모리 모듈(3200) 내에 있는 스택 메모리 장치들 각각에 포함된 반도체 메모리 칩들의 메모리 용량을 조절할 수 있다.
도 14는 본 발명의 하나의 실시예에 따른 메모리 시스템 제어방법을 나타내는 흐름도이다.
도 14를 참조하면, 메모리 시스템 제어 방법은 다음의 단계에 의해 수행된다.
1) 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호를 발생한다(S1).
2) 유효 용량 타입 신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호를 발생한다(S2).
3) 선택 어드레스 신호 및 커맨드 신호에 기초하여 메모리 셀 어레이를 활성화한다(S3).
도 15는 본 발명의 하나의 실시예에 따른 스택 메모리 장치 및 스택 메모리 장치들을 구비한 메모리 모듈의 제작에서 출하까지의 과정을 나타내는 흐름도이다.
도 15를 참조하면, 스택 메모리 장치 및 메모리 시스템의 제작 방법은 다음의 단계에 의해 수행된다.
1) 반도체 메모리 칩들을 사용하여 스택 메모리 장치를 제작한다(S11).
2) 스택 메모리 장치를 테스트한다(S12).
3) 스택 메모리 장치에 결함 셀이 존재하는지 판단한다(S13).
4) 스택 메모리 장치에 결함 셀이 존재하면, 결함 셀 어드레스가 유사한 메모리 칩들을 분류한다(S14).
5) 스택 메모리 장치들을 사용하여 메모리 모듈을 제작하고, 결함 셀 정보신호를 SPD에 입력한다(S15).
6) SPD에 저장된 결함 셀 정보신호에 응답하여 결함 셀을 갖는 메모리 블록을 제외하고 메모리 모듈을 테스트한다(S16).
7) 메모리 모듈에 포함된 스택 메모리 장치들에 결함 셀이 존재하는지 판단한다(S17).
8) 스택 메모리 장치들에 결함 셀이 존재하지 않으면, 출하한다(S14).
9) 스택 메모리 장치에 결함 셀이 존재하지 않으면, 스택 메모리 장치들을 사용하여 메모리 모듈을 제작하고, 결함 셀 정보신호를 SPD에 입력한다(S19).
10) SPD에 저장된 결함 셀 정보신호에 응답하여 메모리 모듈을 테스트한다(S20).
11) 메모리 모듈에 포함된 스택 메모리 장치들에 결함 셀이 존재하는지 판단한다(S21).
12) 스택 메모리 장치들에 결함 셀이 존재하지 않으면, 출하한다(S14).
13) 메모리 모듈을 구성하는 스택 메모리 장치들에 결함 셀이 존재하면, 결함 셀 어드레스가 유사한 메모리 칩들을 분류한다(S23).
14) 결함 셀 정보신호를 SPD에 입력한다(S24).
15) 출하한다(S25).
상기에서는 주로 스택 메모리 장치를 포함하는 메모리 시스템 및 스택 메모리 장치들로 구성된 메모리 모듈을 포함하는 메모리 시스템에 대해 기술하였지만, 본 발명은 DRAM(Dynamic Random Access Memory)을 포함하여 임의의 메모리 장치 및 이를 포함하는 메모리 모듈 및 메모리 시스템에 적용될 수 있다.
상기와 같이, 본 발명의 실시예들에 따른 메모리 시스템에서 스택 메모리 장치를 구성하는 반도체 메모리 칩들 중 결함 셀을 갖는 반도체 메모리 칩들은 결함 셀을 갖지 않은 반도체 메모리 칩의 유효 메모리 용량의 절반 용량(half capacity)을 갖는다. 따라서, 본 발명의 실시예들에 따른 메모리 시스템의 스택 메모리 장치는 종래의 2의 배수로 증가하는 메모리 용량이 아닌 다양한 용량을 가질 수 있다. 본 발명의 실시예에 따른 스택 메모리 장치 및 이를 포함하는 메모리 시스템은 결함 셀이 포함된 메모리 블록에 메모리 컨트롤러의 접근을 차단하고, 스택 메모리 장치를 구성하는 반도체 메모리 칩들에 절반 용량(half capacity) 등 메모리 최대 용량보다 작은 메모리 용량을 부여한다. 따라서, 종래에는 결함 셀이 있는 반도체 메모리 칩들은 폐기 처분했으나, 본 발명의 실시예에 따른 스택 메모리 장치를 포함하는 메모리 시스템에서는 결함 셀이 있는 반도체 메모리 칩들도 상품으로 출하 가능하다.
따라서, 본 발명의 실시예들에 따른 스택 메모리 장치, 메모리 시스템에 포함된 반도체 메모리 칩들은 다양한 유효 메모리 용량을 가질 수 있으며, 결함 셀이 존재하는 경우에도 사용 가능함으로 생산 수율이 높다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하며, 특히 스택 구조를 갖는 반도체 메모리 장치 및 메모리 모듈을 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 스택 메모리 장치의 구조의 일례를 나타내는 단면도이다.
도 3은 도 2의 스택 메모리 장치에 대한 간략화된 투시도이다.
도 4는 본 발명의 제 2 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 메모리 용량에 따른 스택 메모리 장치의 어드레스 구조의 일례를 나타내는 표이다.
도 6a 내지 도 8d는 도 1 및 도 4의 메모리 시스템에 포함된 스택 메모리 장치의 구성의 예들을 나타내는 단면도들이다.
도 9는 본 발명의 제 3 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10은 도 9의 메모리 시스템에 포함된 메모리 모듈의 일례를 나타내는 평면도이다.
도 11은 도 9에 도시된 메모리 모듈의 단면도이다.
도 12는 도 9의 메모리 시스템에 포함된 메모리 모듈의 다른 하나의 예를 나타내는 평면도이다.
도 13은 도 9의 메모리 시스템에 포함된 메모리 모듈의 또 다른 하나의 예를 나타내는 평면도이다.
도 14는 본 발명의 하나의 실시예에 따른 메모리 시스템 제어방법을 나타내는 흐름도이다.
도 15는 본 발명의 하나의 실시예에 따른 스택 메모리 장치 및 스택 메모리 장치들을 구비한 메모리 모듈의 제작에서 출하까지의 과정을 나타내는 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
1000, 2000, 3000: 메모리 시스템
1100, 2100, 3100: 메모리 컨트롤러
1200, 2200: 스택 메모리 장치
1300: 비휘발성 메모리 장치
3200: 메모리 모듈

Claims (10)

  1. 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호를 발생하고, 상기 유효 용량 타입 신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 선택 어드레스 신호를 발생하는 메모리 컨트롤러; 및
    상기 선택 어드레스 신호 및 커맨드 신호에 기초하여 메모리 셀 어레이를 활성화하는 메모리 장치를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서, 상기 유효 메모리 용량 타입은
    최대 용량(full capacity)을 갖는 제 1 용량 타입과 최대 용량의 절반의 용량(half capacity)을 갖는 제 2 용량을 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제 2 항에 있어서, 상기 메모리 장치는
    결함 셀이 포함되지 않은 경우 상기 제 1 용량을 가지며, 결함 셀이 포함된 경우 상기 제 2 용량을 갖는 것을 특징으로 하는 메모리 시스템.
  4. 제 1 항에 있어서, 상기 메모리 시스템은
    상기 결함 셀 정보신호를 저장하고 상기 메모리 컨트롤러의 요청에 따라 상 기 결함 셀 정보신호를 상기 메모리 컨트롤러에 제공하는 비휘발성 메모리 장치를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  5. 제 1 항에 있어서, 상기 메모리 컨트롤러는
    상기 결함 셀 정보신호에 응답하여 상기 유효 메모리 용량 타입을 설정하여 유효 용량 타입 신호를 발생하는 메모리 용량 타입 설정회로; 및
    상기 유효 용량 타입 신호에 응답하여 결함 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블로킹(blocking)하고 상기 선택 어드레스 신호를 발생하는 어드레스 선택회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제 1 항에 있어서, 상기 메모리 장치는
    복수의 반도체 메모리 칩이 적층된 스택 메모리 장치인 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 스택 메모리 장치를 구성하는 반도체 메모리 칩들 중 결함 셀이 존재하는 반도체 메모리 칩은 결함 셀이 없는 반도체 메모리 칩의 절반의 메모리 용량을 갖는 것을 특징으로 하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 스택 메모리 장치를 구성하는 반도체 메모리 칩들 중 결함 셀이 존재하는 반도체 메모리 칩에 제공되는 로우 어드레스의 최상의 비트(MSB)는 사용되지 않는 것을 특징으로 하는 메모리 시스템.
  9. 결함 셀 정보신호에 응답하여 유효 메모리 용량 타입(type)을 설정하여 유효 용량 타입 신호를 발생하고, 상기 유효 용량 타입 신호에 응답하여 결함 있는 셀이 포함된 메모리 블록에 대응하는 어드레스 신호를 블록킹(blocking)하고 선택 어드레스 신호를 발생하는 메모리 컨트롤러; 및
    상기 선택 어드레스 신호 및 커맨드 신호에 기초하여 메모리 셀 어레이를 활성화하는 메모리 장치들을 복수 개 구비하는 메모리 모듈을 포함하는 메모리 시스템.
  10. 제 9 항에 있어서, 상기 메모리 모듈은
    상기 결함 셀 정보신호를 저장하고 상기 메모리 컨트롤러의 요청에 따라 상기 결함 셀 정보신호를 상기 메모리 컨트롤러에 제공하는 에스 피 디(SPD)를 포함하는 것을 특징으로 하는 메모리 시스템.
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