KR101430087B1 - 메모리 모듈 및 반도체 기억 장치 - Google Patents

메모리 모듈 및 반도체 기억 장치 Download PDF

Info

Publication number
KR101430087B1
KR101430087B1 KR1020120136789A KR20120136789A KR101430087B1 KR 101430087 B1 KR101430087 B1 KR 101430087B1 KR 1020120136789 A KR1020120136789 A KR 1020120136789A KR 20120136789 A KR20120136789 A KR 20120136789A KR 101430087 B1 KR101430087 B1 KR 101430087B1
Authority
KR
South Korea
Prior art keywords
memory
address
address signal
chips
block
Prior art date
Application number
KR1020120136789A
Other languages
English (en)
Other versions
KR20130061638A (ko
Inventor
리키조 나카노
오사무 이시바시
사다오 미야자키
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20130061638A publication Critical patent/KR20130061638A/ko
Application granted granted Critical
Publication of KR101430087B1 publication Critical patent/KR101430087B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0653—Configuration or reconfiguration with centralised address assignment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

본 발명은, 전류의 집중이나 발열의 집중을 저감할 수 있는 메모리 모듈 및 반도체 기억 장치의 제공을 도모하는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 복수의 메모리칩(1A∼1D)이 적층된 메모리 모듈(10)로서, 상기 각 메모리칩은, 복수의 블록으로 분할된 메모리셀부(block0∼block3)와, 입력 어드레스 신호를 처리하여, 동작시키는 블록을 선택하는 어드레스 스크램블 회로(11A∼11D)를 갖는다.

Description

메모리 모듈 및 반도체 기억 장치{MEMORY MODULE AND SEMICONDUCTOR STORAGE DEVICE}
개시의 기술은 메모리 모듈 및 반도체 기억 장치에 관한 것이다.
최근, 예를 들면 DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치를 대용량화 및 고속화하는 것으로서, 복수의 DRAM 칩(다이)을 적층하는 실리콘 관통 비아(TSV:Through Silicon Via) 기술의 개발이 진행되고 있다.
TSV란, 칩에 작은 구멍을 내고, 거기에 금속을 충전해서 복수의 칩을 적층함으로써, 그 적층된 복수의 칩을 전기적으로 접속하여, 3차원의 스택 패키지로 하는 것이다.
이렇게, TSV 기술을 이용함으로써, 예를 들면 복수의 메모리칩을 와이어본딩으로 접속하는 것보다도, 배선 거리를 대폭 단축할 수 있기 때문에, 고속화, 전력 절약화 및 소형화 등의 면에서 유리한 것으로 할 수 있다.
그런데, 종래, TSV 기술에 관련된 반도체 기억 장치로서는 다양한 것이 제안되어 있다.
일본국 특개평01-076341호 공보 일본국 특개평03-282652호 공보 일본국 특개평04-279949호 공보 일본국 특개소59-161744호 공보 일본국 특개2004-206615호 공보
상술한 바와 같이, 최근, TSV 기술을 이용해서 고속화, 전력 절약화 및 소형화 등을 향상시킨 반도체 집적 회로의 개발이 진행되고 있다.
특히, DRAM(SDRAM:Synchronous DRAM) 등의 반도체 기억 장치는, 메모리셀 등의 배열이 공통으로 된 복수의 메모리칩을 적층함으로써, 전송 레이트와 함께, 고속화, 전력 절약화 및 소형화 등의 향상을 도모하고 있다.
한편, 예를 들면 TSV 기술을 적용해서 3차원 실장(實裝)한 반도체 기억 장치에 있어서는, 전력 공급이나 발열, 또는 노이즈나 불량칩의 구제 방법 등이 중요하다. 구체적으로, 예를 들면 적층된 복수의 메모리칩이 동시에 액티브로 되어 동시에 동작하면, 전류의 집중이나 발열의 집중이 생기기 때문에, 동작 조건이 엄격해진다.
개시의 기술의 일 실시형태에 따르면, 복수의 메모리칩이 적층된 메모리 모듈으로서, 상기 각 메모리칩은 복수의 블록으로 분할된 메모리셀부와, 어드레스 스크램블 회로를 갖는 것을 특징으로 하는 메모리 모듈이 제공된다.
상기 어드레스 스크램블 회로는 입력 어드레스 신호를 처리하여, 동작시키는 블록을 선택한다.
개시의 메모리 모듈 및 반도체 기억 장치는 전류의 집중이나 발열의 집중을 저감할 수 있다는 효과를 발휘한다.
도 1은 반도체 기억 장치의 일례를 나타내는 블록도.
도 2는 도 1의 반도체 기억 장치에 있어서의 문제점을 설명하기 위한 도면.
도 3은 본 실시예에 관계되는 반도체 기억 장치를 나타내는 블록도.
도 4는 도 3의 반도체 기억 장치를 나타내는 사시도.
도 5는 도 3의 반도체 기억 장치에 있어서의 또 다른 효과를 설명하기 위한 도면.
도 6은 도 3의 반도체 기억 장치에 있어서의 어드레스 스크램블 회로의 예를 설명하기 위한 도면.
도 7은 도 6의 어드레스 스크램블 회로를 제어하는 신호의 일례를 설명하기 위한 도면.
도 8은 도 3의 반도체 기억 장치에 있어서의 1개의 메모리칩의 일례를 메모리 컨트롤러와 함께 나타내는 블록도(그 1).
도 9는 도 3의 반도체 기억 장치에 있어서의 1개의 메모리칩의 일례를 메모리 컨트롤러와 함께 나타내는 블록도(그 2).
우선, 반도체 기억 장치의 실시예를 상세히 설명하기 전에, 반도체 기억 장치 및 그 문제점을 도 1 및 도 2를 참조해서 설명한다. 도 1은 반도체 기억 장치의 일례를 나타내는 블록도이며, 도 2는 도 1의 반도체 기억 장치에 있어서의 문제점을 설명하기 위한 도면이다.
도 1에 나타내는 바와 같이, 반도체 기억 장치는 메모리 모듈(100) 및 메모리 컨트롤러(102)를 포함한다. 도 2에 나타내는 바와 같이, 메모리 모듈(100)은 예를 들면 TSV 기술에 따른 적층된 4매의 메모리칩(101A∼101D)을 포함하고, 기판(105) 상(上)에 설치되어 있다.
메모리 컨트롤러(102)는 어드레스 매핑부(121)를 포함하고, 예를 들면 도 2의 (b)를 참조해서 설명하는 결함셀에 대한 용장 처리를 가능하게 하고 있다.
각 메모리칩(101A∼101D)은 각각 4개의 블록(block0∼block3)을 갖는다. 즉, 메모리칩(101A)은 블록(block0A∼block3A)을 갖고, 메모리칩(101B)은 블록(block0B∼block3B)을 갖는다.
마찬가지로, 메모리칩(101C)은 블록(block0C∼block3C)을 갖고, 메모리칩(101D)은 블록(block0D∼block3D)을 갖는다. 여기서, 각 메모리칩(101A∼101D)에는 메모리 컨트롤러(102)로부터 어드레스 버스(103)를 통해서 공통의 어드레스 신호가 입력된다.
또한, 각 메모리칩(101A∼101D)은 메모리 컨트롤러(102)와 데이터 버스(104)를 통해서 접속되어, 어드레스 신호에 따라 선택된 메모리셀에 대한 데이터의 기입 및 판독이 행해진다.
한편, 도 1에서는, 각 메모리칩(101A∼101D)은, 16비트의 데이터 폭을 갖고, 4개의 메모리칩(101A∼101D)에 의해 64비트의 데이터를 동시에 기입 및 판독할 수 있도록 되어 있다.
즉, 도 1 및 도 2에 나타내는 반도체 기억 장치에서는, 4매의 메모리칩(101A∼101D)을 동시에 액세스함으로써 1워드의 구성으로 되기 때문에, 이들 메모리칩(101A∼101D)에는 공통의 어드레스 신호가 입력된다.
한편, 메모리 컨트롤러(102)로부터의 어드레스 신호에 의해, 선택되는 메모리 영역(동작 블록)은 각 메모리칩에 있어서, 공통의 위치가 액세스된다.
구체적으로, 도 2의 (a)에 나타내는 바와 같이, 어떤 어드레스에 대해서는, 각 메모리칩(101A∼101D)의 블록(block0A∼block0D)이 동작 블록으로서 선택된다.
또한, 다른 어드레스에 대해서는, 각 메모리칩(101A∼101D)의 블록(block1A∼block1D)이 동작 블록으로서 선택된다.
이렇게, TSV 기술에 따른 적층된 4매의 메모리칩(101A∼101D)을 포함하는 메모리 모듈(100)에서는, 적층된 각 메모리칩(101A∼101D)에 있어서, 같은 위치의 블록이 동작 블록으로서 선택된다.
구체적으로, 메모리 컨트롤러(102)의 어드레스 매핑부(121)는, 어드레스 버스(103)를 통해서 모든 메모리칩(101A∼101D)에 공통의 어드레스 신호를 입력하기 때문에, 그 어드레스가 변경되어도, 여전히 국소적으로 전류 및 발열이 집중한다.
즉, 어떤 시점에서는 동작 블록(block0A∼block0D)이 선택되기 때문에, 그 영역에서 전류 및 발열이 집중하고, 또한 다음 시점에서는 동작 블록(block1A∼block1D)이 선택되기 때문에, 그 영역에서 전류 및 발열이 집중한다.
도 2의 (b)는, 예를 들면 메모리칩(101D)의 블록(block1D)에 에러 개소(EP)가 있던 경우를 나타내고, 이 에러 개소(EP)를 다른 블록의 용장 개소(RP)로 치환해서 사용하는 상태를 나타낸다.
이 경우, 메모리 컨트롤러(102)의 어드레스 매핑부(121)에는, 에러 개소(EP)에 대응하는 용장 개소(RP)의 어드레스가 저장되고, 에러 개소(EP) 대신에 용장 개소(RP)가 액세스된다.
이렇게, 도 2의 (b)와 같이, 에러 개소(EP)를 다른 블록의 용장 개소(RP)로 치환해서 사용하는 경우에도, 그 특정의 에러 개소(EP)에 대해서는, 다른 블록의 용장 개소(RP)에서 동작하지만, 기본적으로는 국소적으로 전류 및 발열이 집중한다.
그 결과, TSV 기술을 적용한 반도체 기억 장치에서는, 예를 들면 메모리 모듈(100)의 국소적인 영역에서 전류의 집중이나 발열의 집중이 생기기 때문에, 동작 조건이 엄격해진다. 또는, 국소적으로 발열이 집중하면, 그 발열 상태에 적합한 방열을 행하지 않으면 안되고, 또한 국소적으로 전류가 집중하면, 배선 폭이나 배선 간격을 넓히지 않으면 안된다.
이하, 메모리 모듈 및 반도체 기억 장치의 실시예를 첨부된 도면을 참조해서 상세히 설명한다. 도 3은 본 실시예에 관계되는 반도체 기억 장치를 나타내는 블록도이며, 도 4는 도 3의 반도체 기억 장치를 나타내는 사시도이다.
도 3에 나타내는 바와 같이, 본 실시예의 반도체 기억 장치는, 메모리 모듈(10) 및 메모리 컨트롤러(2)를 포함한다. 도 4에 나타내는 바와 같이, 메모리 모듈(10)은, 예를 들면 TSV 기술에 따른 적층된 4매의 메모리칩(1A∼1D)을 포함하고, 기판(5) 상에 설치되어 있다.
메모리 컨트롤러(2)는 어드레스 매핑부(21)를 포함하고, 도 2의 (b)를 참조해서 설명한 결함 셀에 대한 용장 처리를 가능하게 하고 있다.
각 메모리칩(1A∼1D)은 각각 4개의 블록(block0∼block3)을 갖는다. 즉, 메모리칩(1A)은 블록(block0A∼block3A)을 갖고, 메모리칩(1B)은 블록(block0B∼block3B)을 갖는다.
마찬가지로, 메모리칩(1C)은 블록(block0C∼block3C)을 갖고, 메모리칩(1D)은 블록(block0D∼block3D)을 갖는다. 여기서, 각 메모리칩(1A∼1D)에는 메모리 컨트롤러(2)로부터 어드레스 버스(3)를 통해서 공통의 어드레스 신호가 입력된다.
또한, 각 메모리칩(1A∼1D)은 메모리 컨트롤러(2)와 데이터 버스(4)를 통해서 접속되어, 어드레스 신호에 따라 선택된 메모리셀에 대한 데이터의 기입 및 판독이 행해진다.
한편, 도 3에서는 각 메모리칩(1A∼1D)은 16비트의 데이터 폭을 갖고, 4개의 메모리칩(1A∼1D)에 의해 64비트의 데이터를 동시에 기입 및 판독할 수 있도록 되어 있다.
즉, 도 3 및 도 4에 나타내는 반도체 기억 장치에서는, 4매의 메모리칩(1A∼1D)을 동시에 액세스함으로써 1워드의 구성으로 되기 때문에, 이들 메모리칩(1A∼1D)에는 공통의 어드레스 신호가 입력된다.
한편, 도 3은 단순한 예이며, 본 실시예는 도 3의 구성에 한정되는 것은 아니다. 즉, TSV 기술에 의해 적층하는 메모리칩의 수는, 4매에 한정되는 것이 아니라, 8매, 또는, 더욱 복수매여도 되고, 또한 각 메모리칩의 데이터 폭도 적정히 변경할 수 있다.
여기서, 도 3 및 도 4에 나타내는 바와 같이, 본 실시예의 반도체 기억 장치(메모리 모듈)에 있어서, 각 메모리칩(1A∼1D)은 각각 어드레스 스크램블 회로(11A∼11D)를 포함한다.
어드레스 스크램블 회로(11A∼11D)는 메모리 컨트롤러(2)로부터 어드레스 버스(3)를 통해서 주어지는 논리 어드레스를, 외부로부터의 설정(모드 설정)에 따라, 메모리칩(1A∼1D) 내부에서, 그 논리 어드레스를 바꾸지 않고 물리 어드레스를 변화시킨다.
즉, 각 메모리칩(1A∼1D)에 설치한 어드레스 스크램블 회로(11A∼11D)에 의해, 동시에 액세스되는 동작 블록을, 적층된 메모리칩(1A∼1D)의 상이한 위치의 블록으로 하도록 되어 있다.
구체적으로, 도 4에 나타내는 바와 같이, 어떤 어드레스에 대해서는, 메모리칩(1A)의 블록(block3A), 메모리칩(1B)의 블록(block2B), 메모리칩(1C)의 블록(block1C) 및 메모리칩(1D)의 블록(block0D)을 선택한다.
따라서, 어떤 어드레스에 대한 동작 블록은 블록(block3A), 블록(block2B), 블록(block1C) 및 블록(block0D)으로 되고, 적층된 메모리칩(1A∼1D)의 상이한 위치로 분산되게 된다.
또한, 다른 어드레스에 대해서는 메모리칩(1A)의 블록(block1A), 메모리칩(1B)의 블록(block0B), 메모리칩(1C)의 블록(block3C) 및 메모리칩(1D)의 블록(block2D)을 선택한다.
따라서, 다른 어드레스에 대한 동작 블록은 블록(block1A), 블록(block0B), 블록(block3C) 및 블록(block2D)으로 되고, 적층된 메모리칩(1A∼1D)의 상이한 위치로 분산되게 된다.
이렇게, TSV 기술에 따른 적층된 4매의 메모리칩(1A∼1D)을 포함하는 메모리 모듈(100)에서는, 적층된 각 메모리칩(1A∼1D)에 있어서, 상이한 위치의 블록이 동작 블록으로서 선택된다.
따라서, 본 실시예의 반도체 기억 장치(메모리 모듈)에 따르면, 전류의 집중이나 발열의 집중을 저감할 수 있다. 이것은 배선 폭이나 방열에 요구되는 조건을 완화할 수 있어, 설계의 자유도도 향상시키게 된다.
한편, 도 4에 있어서, 예를 들면 메모리 블록(10)이 적층된 8매의 메모리칩을 가질 경우, 동시에 동작하는 블록(동작 블록)으로서는 메모리 블록(10)의 상면에 대하여 균등하게 2개의 동작 블록을 배치하면 된다.
또한, 이 경우, 반드시 모든 동작 블록을 균등하게 배치하지 않더라도, 예를 들면 8매의 메모리칩에 있어서의 각 동작 블록의 위치가 분산되도록 배치하면, 전류나 발열의 집중을 저감한다는 효과를 얻을 수 있게 된다.
도 5는 도 3의 반도체 기억 장치에 있어서의 또 다른 효과를 설명하기 위한 도면이다. 도 5에 있어서, 참조 부호 EBA 및 EBB는 에러 비트의 위치를 나타내고, 메모리칩(110A∼110D)은 전술한 어드레스 스크램블 회로(11A∼11D)와 로우(row) 및 컬럼(column) 어드레스 버퍼를 포함한 회로 부분을 나타낸다.
여기서, 에러 비트(EBA 및 EBB)는 어드레스 버스(3)를 통해서 입력되는 공통의 어드레스 신호에 대응한 메모리칩(1A 및 1B)에 있어서의 비트 위치를 나타낸다.
그런데, 메모리 컨트롤러(2)가 에러 정정 회로(ECC(Error Checking and Correcting) 회로)를 갖고 있을 때, 예를 들면, ECC의 대상이 되는 n비트(n은 자연수)에 2비트의 에러 비트가 포함되면, 에러 정정을 행할 수 없다.
그래서, ECC 회로에서 에러 정정이 발생한 메모리칩을 미리 인식하고, 예를 들면 공통의 어드레스 신호에 의해 상이한 메모리칩에서 선택되는 2개의 메모리셀이 에러 정정을 행하는 대상의 n비트에 포함될 경우에는, 동시에 선택되지 않도록 한다. 이렇게, 불량 비트가 존재하는 경우에도, 각 메모리칩의 불량 비트를 분산시킴으로써, ECC에 의해 구제 가능하게 할 수 있다.
즉, 적층된 복수매의 메모리칩에 있어서 동시에 선택되는 블록의 위치는, 전류나 발열의 집중을 저감한다는 조건뿐만 아니라, 불량 비트나 에러 정정이라는 조건도 고려해서 규정할 수 있다.
이것은, 어드레스 스크램블 회로(11)(모드 레지스터(12))는, 각 메모리칩(1A∼1D)에 대하여 설치되기 때문에, 전류나 발열의 집중뿐만 아니라, 다른 조건을 고려해서 동시에 동작하는 블록의 위치를 정하는 것이 가능한 것을 의미한다.
도 6은 도 3의 반도체 기억 장치에 있어서의 어드레스 스크램블 회로의 예를 설명하기 위해서 도면이며, 어드레스 스크램블 회로(10)는 모드 레지스터(12)에 설정되는 모드에 따라서, 도 6의 (a) 및 도 6의 (b)와 같은 처리를 행한다.
즉, 도 6의 (a)에 나타내는 바와 같이, 예를 들면 모드 레지스터(12)에 대하여 제 1 모드를 설정하면, 어드레스 스크램블 회로(11)는, 입력된 어드레스 신호(A0∼A8)에 있어서, 최하위 비트(A8)를 반전해서 A8#으로서 출력한다.
또한, 도 6의 (b)에 나타내는 바와 같이, 예를 들면 모드 레지스터(12)에 대하여 제 2 모드를 설정하면, 어드레스 스크램블 회로(11)는 입력된 어드레스 신호(A0∼A8)에 있어서, 하위 2비트(A7, A8)를 교환해서 A0∼A6, A8, A7로서 출력한다.
한편, 도 6의 (a) 및 도 6의 (b)는 단순한 예이며, 다양한 변형이 가능하다. 예를 들면, 메모리 모듈(10)에 포함되는 메모리칩의 수가 많고, 또한 각 메모리칩에 있어서의 블록수도 많을 경우에는, 복수의 모드에 대하여 입력 어드레스와 출력 어드레스를 대응시킨 룩업테이블(LAT)을 이용할 수도 있다.
도 7은, 도 6의 어드레스 스크램블 회로를 제어하는 신호의 일례를 설명하기 위한 도면이다.
도 7의 (a)에 나타내는 바와 같이, 모드 레지스터(12)의 모드는, 예를 들면, 칩셀렉트 신호(CS#), 로우 어드레스 스트로브 신호(RAS#), 컬럼 어드레스 스트로브 신호(CAS#) 및 라이트 인에이블 신호(WE#)를 모두 저레벨 『L』로서 설정한다. 여기서、『#』은, 각 신호가 로(low) 인에이블 신호인 것을 나타낸다.
즉, 예를 들면, 컨트롤 입력(CS#, RAS#, CAS# 및 WE#)을 『L』로 하고, 뱅크 어드레스(BA0∼2)에 의해 모드 설정을 행하는 모드 레지스터(12)를 선택하고, 그리고, 어드레스 신호(A0∼An)에 의해 모드(OP CODE)를 설정한다.
이렇게 하여, 도 7의 (b)에 나타내는 바와 같이, 각 메모리칩의 모드 레지스터(MR1∼MRn)(예를 들면, 메모리칩(1A∼1D)에 있어서의 각 모드 레지스터(12))에 대한 모드 설정을 순차적으로 행하게 된다.
한편, 컨트롤 입력(CS#, RAS#, CAS# 및 WE#), 및 어드레스 입력(BA0∼2 및 A0∼An)에 따른 제어는, 예를 들면, 활성화 ACTIVE, 기입 WRITE 및 판독 READ 등의 통상의 동작 모드의 설정에 이용된다.
도 8 및 도 9는, 도 3의 반도체 기억 장치에 있어서의 1개의 메모리칩의 일례를 메모리 컨트롤러와 함께 나타내는 블록도이다. 도 8 및 도 9 에 나타내는 바와 같이, 본 실시예의 반도체 기억 장치에 있어서의 메모리칩(1)(1A)은 모드 레지스터(12), 및 어드레스 스크램블 회로(11x, 11y, 11z)를 갖는다.
여기서, 어드레스 스크램블 회로가 3개의 회로(11x, 11y, 11z)로 분할되어 있는 것은, 어드레스 신호(AD)를 처리하여, 예를 들면, 전류나 발열이 집중하지 않는 블록을 선택하는 어드레스로 변환하기에는, 각 회로 블록에 설치하는 것이 바람직하기 때문이다.
메모리 컨트롤러(2)는 논리 어드레스와 물리 어드레스를 대응시킨 어드레스 매핑부(21), 및 소정의 대상 비트에 대한 에러 정정을 행하는 에러 정정 회로(ECC 회로)(22)를 갖는다. 한편, 메모리 컨트롤러(2)는 전술한 바와 같이, 어드레스 버스(3) 및 데이터 버스(4)를 통해서 메모리칩(1)과 접속됨과 함께, 다양한 제어 신호를 입력해서 제어한다.
즉, 메모리칩(1)은 어드레스 버스(3)를 통해서 어드레스 신호(AD) 및 뱅크 어드레스(BA)를 수취하고, 데이터 버스(4)를 통해서 입출력 데이터(DQ[15:0])의 주고 받음을 행한다.
한편, 도 7을 참조해서 설명한 바와 같이, 이들 신호(AD/BA)는 컨트롤 입력(CS#, RAS#, CAS# 및 WE#)에 따른 모드 레지스터(12)로의 모드 설정 상태로 한 후, 모드 설정하는 모드 레지스터(12)의 선택 및 설정하는 모드를 규정한다.
메모리칩(1)은 제어 로직부(31), 어드레스 레지스터(32), 리프레시 카운터(33), 로우 어드레스 멀티플랙서(MUX)(34), 뱅크 제어 로직부(35) 및 컬럼 어드레스 카운터 래치(36)를 갖는다. 여기서, 리프레시 카운터(33)는 리프레시 어드레스를 발생시키고, 로우 어드레스 MUX(34)는 리프레시 어드레스와 외부 어드레스의 선택을 행한다.
또한, 메모리칩(1)은 16개의 로우 어드레스 래치&디코더(37-0∼37-15), 16개의 메모리 어레이(38-0∼38-15), I/O 게이팅 데이터 마스크(DM) 로직부(39) 및 16개의 컬럼 디코더(40-0∼40-15)를 갖는다.
여기서, 로우 어드레스 스크래치&디코더(37-0∼37-15), 메모리 어레이(38-0∼38-15) 및 컬럼 디코더(40-0∼40-15)는 각각 대응하는 뱅크(bank0~bank15)에 대하여 설치되어 있다.
한편, 각 메모리 어레이(38-0∼38-15)는, 각각 용장 메모리셀 영역 및 센스앰프를 포함하고, 또한 각 로우 어드레스 래치&디코더(37-0∼37-15)는 불양호가 있었을 경우에, 용장 메모리셀 영역의 예비 라인으로 전환하는 용장 선택 회로를 포함한다.
또한, 메모리칩(1)은 판독 FIFO(First In First Out)&데이터 멀티플랙서(MUX)(41), 판독 드라이버(42), DLL(Delay Locked Loop)(43), 데이터 인터페이스(44) 및 기입 드라이버&입력 로직부(45)를 갖는다.
여기서, 판독 FIFO&데이터 MUX(41)는 판독 데이터의 제어를 행하고, 판독 드라이버(42)는 판독 데이터를 출력하며, DLL(43)은 위상 조정을 행하고, 그리고, 데이터 인터페이스(44)는 기입 데이터의 제어를 행한다. 한편, 기입 드라이버&입력 로직부(45)는 기입 데이터를 입력하는 회로이다.
상술한 도 8 및 도 9에 나타내는 메모리칩(1)에 있어서, 모드 레지스터(12)는 제어 로직부(31)에 설치되어 있다. 어드레스 스크램블 회로는 로우 어드레스 MUX(34)에 설치된 회로(11x), 뱅크 제어 로직부(35)에 설치된 회로(11y), 및 컬럼 어드레스 카운터 래치(36)에 설치된 회로(11z)를 포함한다.
제어 로직부(31)는, 커맨드를 발생하는 커맨드 디코드부(310)를 포함하고, 예를 들면 도 7을 참조해서 설명한 컨트롤 입력에 따른 모드 레지스터(12)의 모드 설정을 행하기 위한 커맨드를 발생한다.
여기서, 커맨드 디코드부(310)에는 칩 셀렉트 신호(CS#), 로우 어드레스 스트로브 신호(RAS#), 컬럼 어드레스 스트로브 신호(CAS#) 및 라이트 인에이블 신호(WE#)가 입력되어 있다.
또한, 제어 로직부(31)에는 리셋 신호(RESET), 클록 인에이블 신호(CKE), 어드레스 신호와 버스트 촙(버스트 동작의 중단)(A12/BC) 및 차동 클록 신호(CK/CK#)가 입력되어 있다.
한편, 참조 부호 DQ[15:0]는 메모리칩(1A)에 있어서의 데이터 신호(데이터 입출력)을 나타내고, 예를 들면 메모리칩(1B)에서는 DQ[16:31], 메모리칩(1C)에서는 DQ[32:47], 그리고, 메모리칩(1D)에서는 DQ[48:63]으로 된다.
또한, 참조 부호 DQS/DQS#은 데이터 스트로브 신호를 나타내고, DM은 데이터 마스크 신호를 나타낸다. 한편, 도 8 및 도 9에 나타내는 메모리칩은 단순한 예이며, 본 실시예는 다양한 구성의 메모리칩에 대하여 적용할 수 있다.
이상, 실시형태를 설명했지만, 여기에 기재한 모든 예나 조건은, 발명 및 기술에 적용하는 발명의 개념의 이해를 돕는 목적으로 기재된 것이며, 특히 기재된 예나 조건은, 발명의 범위를 제한하는 것을 의도하는 것이 아니고, 명세서의 그러한 예의 구성은 발명의 이점 및 결점을 나타내는 것은 아니다. 발명의 실시형태를 상세히 기재했지만, 각종의 변경, 치환, 변형이 발명의 정신 및 범위를 일탈하지 않고 행할 수 있는 것이 이해되어야 한다.
이상의 실시예를 포함하는 실시형태에 관하여, 이하의 부기를 더욱 개시한다.
(부기 1)
복수의 메모리칩이 적층된 메모리 모듈로서,
상기 각 메모리칩은,
복수의 블록으로 분할된 메모리셀부와,
입력 어드레스 신호를 처리하여, 동작시키는 블록을 선택하는 어드레스 스크램블 회로를 갖는 것을 특징으로 하는 메모리 모듈.
(부기 2)
상기 각 메모리칩은,
상기 어드레스 스크램블 회로가 선택하는 블록을 규정하기 위한 모드를 유지하는 모드 레지스터를 더 갖는 것을 특징으로 하는 부기 1에 기재된 메모리 모듈.
(부기 3)
상기 어드레스 스크램블 회로는, 입력 어드레스 신호에 대하여 상이한 블록을 대응시키는 복수의 모드 패턴을 갖고,
상기 모드 레지스터는, 상기 복수의 모드 패턴 중 어느 하나를 선택하는 모드를 유지하는 것을 특징으로 하는 부기 2에 기재된 메모리 모듈.
(부기 4)
상기 복수의 메모리칩에는, 공통의 어드레스 신호가 입력되고,
상기 각 메모리칩의 상기 어드레스 스크램블 회로는, 적층된 상기 복수의 메모리칩의 각각에서 동작하는 블록의 위치가 분산되도록 선택하는 것을 특징으로 하는 부기 1 내지 부기 3 중 어느 하나에 기재된 메모리 모듈.
(부기 5)
상기 어드레스 스크램블 회로는, 상기 공통의 어드레스 신호에 대응하는, 상기 복수의 메모리칩에 있어서의 제 1 메모리칩에서 선택되는 제 1 메모리셀과, 상기 복수의 메모리칩에 있어서의 제 2 메모리칩에서 선택되는 제 2 메모리셀이 에러 데이터를 출력하는 경우에는, 상기 제 2 메모리칩에 있어서의 상기 제 2 메모리셀을 포함하는 블록을, 상기 제 1 메모리칩에 있어서의 상기 제 1 메모리셀을 포함하는 블록의 어드레스 신호와는 상이한 어드레스 신호에 대응시켜서 선택하는 것을 특징으로 하는 부기 4에 기재된 메모리 모듈.
(부기 6)
부기 1 내지 부기 5 중 어느 하나에 기재된 메모리 모듈과,
상기 메모리 모듈에 있어서의 상기 각 메모리칩에 대하여 어드레스 신호를 입력하여, 데이터의 판독 및 기입을 제어하는 메모리 컨트롤러를 갖는 것을 특징으로 하는 반도체 기억 장치.
(부기 7)
부기 5에 기재된 메모리 모듈과, 상기 메모리 모듈에 있어서의 상기 각 메모리칩에 대하여 어드레스 신호를 입력해서, 데이터의 판독 및 기입을 제어하는 메모리 컨트롤러를 갖는 반도체 기억 장치로서,
상기 메모리 컨트롤러는, 상기 복수의 메모리칩의 출력을 모아서 n비트(n은 자연수)의 에러 정정을 행하는 에러 정정 회로를 갖고,
상기 메모리 컨트롤러는, 상기 공통의 어드레스 신호에 대응하는 상기 제 1 메모리셀과 상기 제 2 메모리셀이 상기 에러 정정 회로에 의해 에러 정정을 행하는 대상의 n비트에 포함되는지의 여부를 미리 인식하며,
상기 어드레스 스크램블 회로는, 상기 공통의 어드레스 신호에 대응하는 상기 제 1 메모리셀과 상기 제 2 메모리셀이 상기 에러 정정 회로에 의해 에러 정정을 행하는 대상의 n비트에 포함될 경우에는, 상기 제 2 메모리칩에 있어서의 상기 제 2 메모리셀을 포함하는 블록을, 상기 제 1 메모리칩에 있어서의 상기 제 1 메모리셀을 포함하는 블록의 어드레스 신호와는 상이한 어드레스 신호에 대응시켜서 선택하는 것을 특징으로 하는 반도체 기억 장치.
1, 1A∼1D, 101A∼101D 메모리칩
2, 102 메모리 컨트롤러
3, 103 어드레스 버스
4, 104 데이터 버스
5, 105 기판
10, 100 메모리 모듈
11, 11A∼11D, 11x, 11y, 11z 어드레스 스크램블 회로
12 모드 레지스터
21, 121 어드레스 매핑부
22 에러 정정 회로(ECC 회로)
31 제어 로직부
32 어드레스 레지스터
33 리프레시 카운터
34 로우 어드레스 MUX
35 뱅크 제어 로직부
36 컬럼 어드레스 카운터 래치
37-0∼37-15 로우 어드레스 래치&디코더
38-0∼38-15 메모리 어레이
39 I/O 게이팅 DM 로직부
40-0∼40-15 컬럼 디코더
41 판독 FIFO&데이터 MUX
42 판독 드라이버
43 DLL
44 데이터 인터페이스
45 기입 드라이버&입력 로직부
310 커맨드 디코드부

Claims (7)

  1. 복수의 메모리칩이 적층된 메모리 모듈로서,
    상기 각 메모리칩은,
    복수의 블록으로 분할된 메모리셀부와,
    입력 어드레스 신호를 처리하여, 동작시키는 블록을 선택하는 어드레스 스크램블 회로를 갖고,
    상기 어드레스 스크램블 회로는, 동시에 액세스되는 동작 블록을 상기 복수의 메모리칩의 상이한 위치의 블록에서 선택하는 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 각 메모리칩은,
    상기 어드레스 스크램블 회로가 선택하는 블록을 규정하기 위한 모드를 유지하는 모드 레지스터를 더 갖는 것을 특징으로 하는 메모리 모듈.
  3. 제 2 항에 있어서,
    상기 어드레스 스크램블 회로는, 입력 어드레스 신호에 대하여 상이한 블록을 대응시키는 복수의 모드 패턴을 갖고,
    상기 모드 레지스터는, 상기 복수의 모드 패턴 중 어느 하나를 선택하는 모드를 유지하는 것을 특징으로 하는 메모리 모듈.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수의 메모리칩에는, 공통의 어드레스 신호가 입력되고,
    상기 각 메모리칩의 상기 어드레스 스크램블 회로는, 적층된 상기 복수의 메모리칩의 각각에서 동작하는 블록의 위치가 분산되도록 선택하는 것을 특징으로 하는 메모리 모듈.
  5. 제 4 항에 있어서,
    상기 어드레스 스크램블 회로는, 상기 공통의 어드레스 신호에 대응하는, 상기 복수의 메모리칩에 있어서의 제 1 메모리칩에서 선택되는 제 1 메모리셀과, 상기 복수의 메모리칩에 있어서의 제 2 메모리칩에서 선택되는 제 2 메모리셀이 에러 데이터를 출력하는 경우에는, 상기 제 2 메모리칩에 있어서의 상기 제 2 메모리셀을 포함하는 블록을, 상기 제 1 메모리칩에 있어서의 상기 제 1 메모리셀을 포함하는 블록의 어드레스 신호와는 상이한 어드레스 신호에 대응시켜서 선택하는 것을 특징으로 하는 메모리 모듈.
  6. 제 1 항에 기재된 메모리 모듈과,
    상기 메모리 모듈에 있어서의 상기 각 메모리칩에 대하여 어드레스 신호를 입력해서, 데이터의 판독 및 기입을 제어하는 메모리 컨트롤러를 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 5 항에 기재된 메모리 모듈과, 상기 메모리 모듈에 있어서의 상기 각 메모리칩에 대하여 어드레스 신호를 입력해서, 데이터의 판독 및 기입을 제어하는 메모리 컨트롤러를 갖는 반도체 기억 장치로서,
    상기 메모리 컨트롤러는, 상기 복수의 메모리칩의 출력을 모아서 n비트(n은 자연수)의 에러 정정을 행하는 에러 정정 회로를 갖고,
    상기 메모리 컨트롤러는, 상기 공통의 어드레스 신호에 대응하는 상기 제 1 메모리셀과 상기 제 2 메모리셀이 상기 에러 정정 회로에 의해 에러 정정을 행하는 대상의 n비트에 포함되는지의 여부를 미리 인식하며,
    상기 어드레스 스크램블 회로는, 상기 공통의 어드레스 신호에 대응하는 상기 제 1 메모리셀과 상기 제 2 메모리셀이 상기 에러 정정 회로에 의해 에러 정정을 행하는 대상의 n비트에 포함될 경우에는, 상기 제 2 메모리칩에 있어서의 상기 제 2 메모리셀을 포함하는 블록을, 상기 제 1 메모리칩에 있어서의 상기 제 1 메모리셀을 포함하는 블록의 어드레스 신호와는 상이한 어드레스 신호에 대응시켜서 선택하는 것을 특징으로 하는 반도체 기억 장치.
KR1020120136789A 2011-12-01 2012-11-29 메모리 모듈 및 반도체 기억 장치 KR101430087B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2011-263311 2011-12-01
JP2011263311A JP2013114644A (ja) 2011-12-01 2011-12-01 メモリモジュールおよび半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20130061638A KR20130061638A (ko) 2013-06-11
KR101430087B1 true KR101430087B1 (ko) 2014-08-13

Family

ID=48524901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120136789A KR101430087B1 (ko) 2011-12-01 2012-11-29 메모리 모듈 및 반도체 기억 장치

Country Status (3)

Country Link
US (1) US8972822B2 (ko)
JP (1) JP2013114644A (ko)
KR (1) KR101430087B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230609B2 (en) * 2012-06-05 2016-01-05 Rambus Inc. Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die
KR102133573B1 (ko) * 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
TWI509622B (zh) * 2013-07-09 2015-11-21 Univ Nat Taiwan Science Tech 具分散錯誤功能的記憶體及其分散錯誤位元的方法
KR101508836B1 (ko) * 2013-08-06 2015-04-07 한양대학교 산학협력단 3 차원 적층 구조의 반도체 장치 및 그 동작 방법
JP5751354B1 (ja) * 2014-01-28 2015-07-22 日本電気株式会社 メモリ制御装置、情報処理装置、メモリ制御方法、および、コンピュータ・プログラム
US9690510B2 (en) 2014-04-23 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Two-stage read/write 3D architecture for memory devices
KR20170060205A (ko) * 2015-11-23 2017-06-01 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
US10082964B2 (en) 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
JP6721696B2 (ja) 2016-09-23 2020-07-15 キオクシア株式会社 メモリデバイス
JP2019067469A (ja) * 2017-09-29 2019-04-25 富士通株式会社 メモリシステム及び三次元積層型メモリの制御方法
US10534545B2 (en) 2017-12-20 2020-01-14 International Business Machines Corporation Three-dimensional stacked memory optimizations for latency and power
US11335405B2 (en) 2018-12-17 2022-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
KR20200075184A (ko) 2018-12-17 2020-06-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US11335402B2 (en) * 2018-12-19 2022-05-17 Micron Technology, Inc. Systems and techniques for accessing multiple memory cells concurrently
KR20210098728A (ko) 2020-02-03 2021-08-11 삼성전자주식회사 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020001877A (ko) * 1999-05-12 2002-01-09 디 에테르 불레, 하조 뮈크 어드레스 스크램블링을 갖는 메모리 어레이
KR20070107415A (ko) * 2006-05-03 2007-11-07 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 스크램블 및 메모리 블럭선택 회로
KR100785821B1 (ko) * 1997-04-04 2007-12-13 글렌 제이. 리디 3차원구조 메모리
KR20110057646A (ko) * 2009-11-24 2011-06-01 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 제어 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4461001A (en) * 1982-03-29 1984-07-17 International Business Machines Corporation Deterministic permutation algorithm
US4506364A (en) * 1982-09-30 1985-03-19 International Business Machines Corporation Memory address permutation apparatus
JPS59161744A (ja) 1983-03-04 1984-09-12 Hitachi Ltd 情報処理装置のスキヤン方式
JPS6476341A (en) 1987-09-18 1989-03-22 Fujitsu Ltd Memory managing unit
JPH03282652A (ja) 1990-03-29 1991-12-12 Nec Shizuoka Ltd メモリ装置
JPH04279949A (ja) 1991-03-08 1992-10-06 Seiko Epson Corp 情報処理装置
JPH0935496A (ja) * 1995-07-12 1997-02-07 Advantest Corp メモリ試験装置
JP2004206615A (ja) 2002-12-26 2004-07-22 Matsushita Electric Ind Co Ltd 記憶装置
JP5570689B2 (ja) * 2007-07-23 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 積層メモリ
US8443263B2 (en) * 2009-12-30 2013-05-14 Sandisk Technologies Inc. Method and controller for performing a copy-back operation
JP2011180848A (ja) * 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
JP2012003797A (ja) * 2010-06-15 2012-01-05 Toshiba Corp 半導体記憶装置
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
JP5654855B2 (ja) * 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785821B1 (ko) * 1997-04-04 2007-12-13 글렌 제이. 리디 3차원구조 메모리
KR20020001877A (ko) * 1999-05-12 2002-01-09 디 에테르 불레, 하조 뮈크 어드레스 스크램블링을 갖는 메모리 어레이
KR20070107415A (ko) * 2006-05-03 2007-11-07 주식회사 하이닉스반도체 반도체 메모리 소자의 데이터 스크램블 및 메모리 블럭선택 회로
KR20110057646A (ko) * 2009-11-24 2011-06-01 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 제어 방법

Also Published As

Publication number Publication date
KR20130061638A (ko) 2013-06-11
US20130145233A1 (en) 2013-06-06
JP2013114644A (ja) 2013-06-10
US8972822B2 (en) 2015-03-03

Similar Documents

Publication Publication Date Title
KR101430087B1 (ko) 메모리 모듈 및 반도체 기억 장치
US11216339B2 (en) Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
US11003534B2 (en) Systems, methods, and apparatuses for stacked memory
US10846169B2 (en) Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
JP4662740B2 (ja) 積層型半導体メモリ装置
US11170868B2 (en) Semiconductor memory devices and memory systems
US8687443B2 (en) Semiconductor apparatus
JP5647014B2 (ja) 半導体装置
KR20040091580A (ko) 메모리 모듈 및 메모리 시스템
US11436079B2 (en) Semiconductor memory devices having enhanced error correction circuits therein
TW201712690A (zh) 修復電路、使用其的半導體裝置和半導體系統
US10600498B1 (en) Reduced footprint fuse circuit
JP2013182635A (ja) 半導体装置及びこれを備える情報処理システム並びに半導体装置の制御方法
US20120106229A1 (en) Semiconductor device
US11841763B2 (en) Semiconductor memory devices with ECC engine defect determination based on test syndrome, test parity, expected decoding status and received decoding status
US9658783B2 (en) DRAM having SDRAM interface and flash memory consolidated memory module
JP6054017B2 (ja) 半導体記憶装置
US11545211B2 (en) Semiconductor memory device and a method of operating the semiconductor memory device
US9230686B2 (en) Semiconductor device having roll call circuit
JP5040306B2 (ja) 記憶制御装置及び記憶制御方法
US20240146335A1 (en) Semiconductor memory device and method of operating semiconductor memory device
JP2009151526A (ja) 半導体記憶装置及びその半導体記憶装置を用いたシステム
JP2015149107A (ja) 半導体装置および半導体システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee