JP5570689B2

JP5570689B2 - 積層メモリ

Info

Publication number: JP5570689B2
Application number: JP2007190716A
Authority: JP
Inventors: 博明池田
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2007-07-23
Filing date: 2007-07-23
Publication date: 2014-08-13
Anticipated expiration: 2027-07-23
Also published as: US20090045526A1; JP2009027073A; US7795706B2

Description

本発明は、薄化したチップが積層され、貫通電極を通るアドレス信号で用いて、各層の指定された領域の活性化が行なわれる積層メモリに関する。

チップ積層により高密度実装した積層メモリにおいて、特定領域を集中的にアクセスする動作を行った場合、例えば、図６（１）、（２）に示すように、各層を共通アドレスにて同時に活性化する際に、貫通電極を共有するマット領域を活性化対象とした場合に、積層構造内で層間での温度分布に偏りが生じ、この偏りが積層チップ間の熱歪み・応力差を伴った層間の特性変動を引き起こす。これは、図６（３）に示すように、積層するメモリチップの高集積化に要請に伴うさらなるチップ薄化と、高機能化に伴う動作電力の増大によって顕著となる。

なお、特許文献１は、記憶領域の一部分であるブロック単位でメモリセルをアクティブ状態にすることにより、低消費電力で、発熱量の小さい半導体装置を提供することを提案している。
特開２００５−４４４６３号公報

本発明の目的は、特定領域の動作による温度分布の偏りと、それに特性変動を効果的に削減する積層メモリを提供することにある。

本発明の第１の態様によれば、積層メモリは、各層の貫通電極が、活性化する領域が隣接する層間で垂直方向に重ならないように接続されている。

活性化される領域が層間で分散されるため、発熱の影響によって生じる積層メモリチップ間の接合温度差が低減され、特性変動も少なくなる。

本発明の第２の態様によれば、積層メモリは、各層が、当該層の領域のうち、当該層に隣接する層の活性化する領域のアドレスとは異なるアドレスの領域に活性化信号を出力する活性化領域分散化回路を有する。

活性化する領域を指定するアドレスを、各層のメモリチップ上に設けた活性化領域分散化回路により分散させることにより、発熱の影響によって生じる積層メモリチップ間の接合温度差が低減され、特性変動も少なくなる。

本発明によれば、アドレス信号入力による活性化する領域を層間で分散させることにより、特定の領域の動作による温度分布の偏りと、それに特性変動を効果的に削減することができる。

次に、本発明の実施の形態について図面を参照して説明する。

（第１の実施の形態）
図１は本発明の第１の実施形態による積層メモリを示す図である。

本実施形態の積層メモリは、第１層、第２層、第３層、第４層の４つの層からなる。図１（２）に示すように、第１層には、貫通電極１−１１〜１４とバンプ（突起電極）２−１１〜１４が形成されている。同様に、第２層には、貫通電極１−２１〜２４とバンプ２−２１〜２４、第３層には、貫通電極１−３１〜３４とバンプ２−３１〜３４、第４層には、貫通電極１−４１〜４４とバンプ２−４１〜４４が形成されている。第１層では、貫通電極１−１１とバンプ２−１２、貫通電極１−１２とバンプ２−１３、貫通電極１−１３とバンプ２−１４、貫通電極１−１４とバンプ２−１１はいずれも配線（不図示）によって電気的に接続され、バンプ２−１２、２−１３、２−１４、２−１１はそれぞれ第２層の貫通電極１−２２、１−２３、１−２４、１−２１に接続している。第２層では、貫通電極１−２１とバンプ２−２２、貫通電極１−２２とバンプ２−２３、貫通電極１−２３とバンプ２−２４、貫通電極１−２４とバンプ２−２１はいずれも配線（不図示）によって電気的に接続され、バンプ２−２２、２−２３、２−２４、２−２１はそれぞれ第３層の貫通電極１−３２、１−３３、１−３４、１−３１に接続している。第３層では、貫通電極１−３１とバンプ２−３２、貫通電極１−３２とバンプ２−３３、貫通電極１−３３とバンプ２−３４、貫通電極１−３４とバンプ２−３１はいずれも配線（不図示）によって電気的に接続され、バンプ２−３２、２−３３、２−３４、２−３１はそれぞれ第４層の貫通電極１−４２、１−４３、１−４４、１−４１に接続している。

図１（１）に示すように、各層には、動作領域であるマット３−１、３−２、３−３、３−４が配置されて、これらはそれぞれ貫通電極１−１１〜４１、１−１２〜４２、１−１３〜４３、１−１４〜４４を通る活性化（アドレス）信号４によって活性化される。

外部からの活性化信号４が第１層の貫通電極１−１１に入力されると、この活性化信号４は、まずマット３−１を活性化した後、バンプ２−１２を経て第２層の貫通電極１−２２に流れてマット３−２を活性化し、バンプ２−２３を経て第３層の貫通電極１−３３に流れ、マット３−３を活性化し、バンプ２−３４を経て第４層の貫通電極１−４４に流れマット３−４を活性化する。つまり、活性化信号４は螺旋状に層間の貫通電極を流れ、マット３−１、３−２、３−３、３−４が順次活性化される。このように、活性化される領域（マット）が層間で分散されるため、領域の動作による積層メモリチップ間の接合温度差が低減される。

なお、マット３−２、３−３、３−４、３−１の順に活性化する場合には貫通電極１−１２、マット３−３、３−４、３−１、３−２の順に活性化する場合には貫通電極１−１３、マット３−４、３−１、３−２、３−４の順に活性化する場合には貫通電極１−１４から活性化信号４を入力すればよい。

また、本実施形態の方式では、貫通電極は複数必要であるが、その数はマットの数よりも少なくても良い。その場合、同じ貫通電極を通る活性化信号によって複数のマットを活性化することになる。

（第２の実施の形態）
図２は本発明の第２の実施形態による積層メモリを示す図である。本実施形態の積層メモリは第１層、第２層、・・・、第８層の８つの層からなり、各層には、それぞれ加算器１１〜１８とそれぞれマットアドレスデコーダ２１〜２８からなる活性化マット分散化回路が設けられている。加算器１１は外部から貫通電極を経て入力されたマット指定アドレス１０を＋１し、第２層の活性化マット分散化回路に出力する。マットアドレスデコーダ２１はマット指定アドレス１０をデコードし、マット指定アドレス１０が示すマットに活性化信号を出力する。加算器１２〜１８、マットアドレスデコーダ２２〜２８においても同様の動作が行われ、層毎に１つずつアドレスが異なるマットが活性化される。図２の黒い正方形は活性化されるマットの例（マット指定アドレスが０の場合と５の場合）を示している。なお、第８層の加算器１８はなくてもよい。

このように、各層ではマット指定アドレス１０が＋１インクリメントされていき、活性化されるマットが層間で分散される。これにより、１つのマットアドレス指定であっても各層間で重複しない、活性化領域の割付が簡単な構成で可能となる。

本実施形態では、マット指定アドレス１０として「０」が入力されるが、加算器１１〜１８の代わりに−１デクリメントする減算器を設け、マット指定アドレス１０として「７」を入力するようにしてもよい。

（第３の実施の形態）
図３は本発明の第３の実施形態による積層メモリを示す図である。本実施形態の積層メモリは第１層、第２層、・・・、第８層の８つの層からなり、各層には、それぞれＩＤレジスタ３１〜３８とそれぞれ加算器４１〜４８とマットアドレスでコーダ５１〜５８からなる活性化マット分散化回路が設けられている。ＩＤレジスタ３１、３２、３３、〜、３８には層識別番号としてそれぞれ０、１、２、・・・、７が保持されている。この層識別番号は、第２の実施形態に示した加算器の従属接続などで設定することができる。加算器４１〜４８は、外部から入力されるマット指定アドレス３０と、それぞれＩＤレジスタ３１〜３８に保持されている層識別番号を加算する。マットアドレスデコーダ５１〜５８はそれぞれ加算器４１〜４８の出力であるマット指定アドレス１０をデコードし、マット指定アドレス１０が示すマットに活性化信号を出力する。図３の黒い正方形は活性化されるマットの例を示している。

このように、本実施形態では、各層では外部から入力されたマット指定アドレス３０が層識別番号と加算されていき、活性化されるマットが層間で分散される。これにより、第２の実施形態と同様に、１つのマットアドレス指定であっても積層メモリの各層間で重複しない、活性化領域の割付が可能となる。なお、本実施形態では、外部からのマット指定アドレス３０が各層の加算器４１〜４８に直接送られるため、層数に依存しない高速動作が可能である。

以上の実施形態では、マット指定アドレスを最下層（第１層）から入力するが、最上層（第１の実施形態では第４層、第２、第３の実施形態では第８層）から入力してもよい。

図４は、チップ内温度差を、本発明と従来とで比較して説明するグラフである。図５に示すように、チップ厚５０uの薄化メモリを２０uの接着層で積層し、０．１８Ｗの動作電力を最下層の特定領域に集中して発生させた場合、積層構造でのチップ間温度差は０．６℃程度である。この動作を将来の超高密度実装を想定したチップ厚１０uで行った場合、その温度差は約３倍となる。これはシリコンチップの水平方向の熱伝導がチップ薄化によって悪化することを示している。消費電力が増大する様な高速アクセスを行わせる際には、この熱抵抗増大に伴って、層間の温度分布はさらに大きくなる。これに対し、本発明のように、積層メモリの各層の活性化領域を、層間で重複しないように分散させた場合、この熱抵抗は１０uのチップ厚であっても約半分に低減できる（図４および表１）。

本発明の第１の実施形態による積層メモリを示す図である。本発明の第２の実施形態による積層メモリを示す図である。本発明の第３の実施形態による積層メモリを示す図である。チップ内温度差を、本発明と従来とで比較して説明するグラフである。チップ内温度差測定に際して使用した積層メモリの寸法を示す図である。積層メモリにおいて、貫通電極を共有するマット領域を活性化対象とした場合に、積層構造内で層間での温度分布に偏りが生じることを説明する図である。

符号の説明

１−１１〜１４、１−２１〜２４、１−３１〜３４、１−４１〜４４貫通電極
２−１１〜１４、２−２１〜２４、２−３１〜３４、２−４１〜４４バンプ
３−１〜４マット
４活性化信号
１０マット指定アドレス
１１〜１８加算器
２１〜２８マットアドレスデコーダ
３０マット指定アドレス
４１〜４８加算器
５１〜５８マットアドレスデコーダ

Claims

薄化したチップが積層され、貫通電極を通るアドレス信号を用いて、各層の指定された領域の活性化が行なわれる積層メモリにおいて、
各層の貫通電極が、活性化する領域が隣接する層間で垂直方向に重ならないように螺旋状に接続されていることを特徴とする積層メモリ。
薄化したチップが積層され、貫通電極を通るアドレス信号を用いて、各層の指定された領域の活性化が行なわれる積層メモリにおいて、
各層は、当該層の領域のうち、当該層に隣接する層の活性化する領域のアドレスとは異なるアドレスの領域に活性化信号を出力する活性化領域分散化回路を有し、
前記活性化領域分散化回路は、
外部からアドレス信号を入力する層では該アドレス信号を、それ以外の層では、当該層に隣接する層から入力されたアドレス信号をデコードし、前記アドレス信号で指定された領域を活性化する活性化信号を出力する領域アドレスデコーダと、
外部からアドレス信号を入力する層では該アドレス信号を、外部からアドレス信号を入力する層を含む両端の層以外の層では、当該層に隣接する一方の層から入力されたアドレス信号を＋１インクリメントまたは−１デクリメントして、当該層に隣接する他方の層へ出力する加算器または減算器と
を含むことを特徴とする積層メモリ。
薄化したチップが積層され、貫通電極を通るアドレス信号を用いて、各層の指定された領域の活性化が行なわれる積層メモリにおいて、
各層は、当該層の領域のうち、当該層に隣接する層の活性化する領域のアドレスとは異なるアドレスの領域に活性化信号を出力する活性化領域分散化回路を有し、
前記活性化領域分散化回路は、当該層を識別する値を保持するＩＤレジスタと、外部から入力されたアドレス信号と当該層のＩＤレジスタの値を加算する加算器と、当該層の加算器から出力されたアドレス信号をデコードし、該アドレス信号で指定された領域を活性化する活性化信号を出力する領域アドレスデコーダとを含むことを特徴とする積層メモリ。