JP5570689B2 - 積層メモリ - Google Patents
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Description
図1は本発明の第1の実施形態による積層メモリを示す図である。
図2は本発明の第2の実施形態による積層メモリを示す図である。本実施形態の積層メモリは第1層、第2層、・・・、第8層の8つの層からなり、各層には、それぞれ加算器11〜18とそれぞれマットアドレスデコーダ21〜28からなる活性化マット分散化回路が設けられている。加算器11は外部から貫通電極を経て入力されたマット指定アドレス10を+1し、第2層の活性化マット分散化回路に出力する。マットアドレスデコーダ21はマット指定アドレス10をデコードし、マット指定アドレス10が示すマットに活性化信号を出力する。加算器12〜18、マットアドレスデコーダ22〜28においても同様の動作が行われ、層毎に1つずつアドレスが異なるマットが活性化される。図2の黒い正方形は活性化されるマットの例(マット指定アドレスが0の場合と5の場合)を示している。なお、第8層の加算器18はなくてもよい。
図3は本発明の第3の実施形態による積層メモリを示す図である。本実施形態の積層メモリは第1層、第2層、・・・、第8層の8つの層からなり、各層には、それぞれIDレジスタ31〜38とそれぞれ加算器41〜48とマットアドレスでコーダ51〜58からなる活性化マット分散化回路が設けられている。IDレジスタ31、32、33、〜、38には層識別番号としてそれぞれ0、1、2、・・・、7が保持されている。この層識別番号は、第2の実施形態に示した加算器の従属接続などで設定することができる。加算器41〜48は、外部から入力されるマット指定アドレス30と、それぞれIDレジスタ31〜38に保持されている層識別番号を加算する。マットアドレスデコーダ51〜58はそれぞれ加算器41〜48の出力であるマット指定アドレス10をデコードし、マット指定アドレス10が示すマットに活性化信号を出力する。図3の黒い正方形は活性化されるマットの例を示している。
2−11〜14、2−21〜24、2−31〜34、2−41〜44 バンプ
3−1〜4 マット
4 活性化信号
10 マット指定アドレス
11〜18 加算器
21〜28 マットアドレスデコーダ
30 マット指定アドレス
41〜48 加算器
51〜58 マットアドレスデコーダ
Claims (3)
- 薄化したチップが積層され、貫通電極を通るアドレス信号を用いて、各層の指定された領域の活性化が行なわれる積層メモリにおいて、
各層の貫通電極が、活性化する領域が隣接する層間で垂直方向に重ならないように螺旋状に接続されていることを特徴とする積層メモリ。 - 薄化したチップが積層され、貫通電極を通るアドレス信号を用いて、各層の指定された領域の活性化が行なわれる積層メモリにおいて、
各層は、当該層の領域のうち、当該層に隣接する層の活性化する領域のアドレスとは異なるアドレスの領域に活性化信号を出力する活性化領域分散化回路を有し、
前記活性化領域分散化回路は、
外部からアドレス信号を入力する層では該アドレス信号を、それ以外の層では、当該層に隣接する層から入力されたアドレス信号をデコードし、前記アドレス信号で指定された領域を活性化する活性化信号を出力する領域アドレスデコーダと、
外部からアドレス信号を入力する層では該アドレス信号を、外部からアドレス信号を入力する層を含む両端の層以外の層では、当該層に隣接する一方の層から入力されたアドレス信号を+1インクリメントまたは−1デクリメントして、当該層に隣接する他方の層へ出力する加算器または減算器と
を含むことを特徴とする積層メモリ。 - 薄化したチップが積層され、貫通電極を通るアドレス信号を用いて、各層の指定された領域の活性化が行なわれる積層メモリにおいて、
各層は、当該層の領域のうち、当該層に隣接する層の活性化する領域のアドレスとは異なるアドレスの領域に活性化信号を出力する活性化領域分散化回路を有し、
前記活性化領域分散化回路は、当該層を識別する値を保持するIDレジスタと、外部から入力されたアドレス信号と当該層のIDレジスタの値を加算する加算器と、当該層の加算器から出力されたアドレス信号をデコードし、該アドレス信号で指定された領域を活性化する活性化信号を出力する領域アドレスデコーダとを含むことを特徴とする積層メモリ。
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