KR20130018812A - 인터페이스 다이와 복수의 다이스 스택들 사이에서 동시 통신을 가능하게 하는 장치들, 스태킹된 장치들에서의 인터리빙된 도전성 경로들, 및 이를 형성 및 동작하는 방법들 - Google Patents

인터페이스 다이와 복수의 다이스 스택들 사이에서 동시 통신을 가능하게 하는 장치들, 스태킹된 장치들에서의 인터리빙된 도전성 경로들, 및 이를 형성 및 동작하는 방법들 Download PDF

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Abstract

다양한 구체예들은 장치들, 스태킹된 장치들 및 인터페이스 다이 상에 다이스 스택들을 형성하는 방법들을 포함한다. 하나의 그러한 장치에 있어서, 다이스 스택은 적어도 제 1 다이 및 제 2 다이, 및 공통 제어 다이에 제 1 다이 및 제 2 다이를 결합하는 도전성 경로들을 포함한다. 어떤 구체예들에 있어서, 도전성 경로들은 스택의 교차 다이스 상에서 회로조직과 연결되도록 배치될 수 있다. 다른 구체예들에 있어서, 복수의 다이스 스택들은 단일 인터페이스 다이 상에 배치될 수 있으며, 및 다수의 일부 또는 모두는 인터리빙 도전성 경로들을 가질 수 있다.

Description

인터페이스 다이와 복수의 다이스 스택들 사이에서 동시 통신을 가능하게 하는 장치들, 스태킹된 장치들에서의 인터리빙된 도전성 경로들, 및 이를 형성 및 동작하는 방법들{APPARATUSES ENABLING CONCURRENT COMMUNICATION BETWEEN AN INTERFACE DIE AND A PLURALITY OF DICE STACKS, INTERLEAVED CONDUCTIVE PATHS IN STACKED DEVICES, AND METHODS FOR FORMING AND OPERATING THE SAME}
우선권 출원
본 특허 출원은 본 출원에 참고 문헌으로 혼입되는 2010년 3월 30일자로 출원된 미국 출원 번호 제12/750,448호로부터의 우선권 이익을 주장한다.
컴퓨터들 및 다른 전자 제품들, 예를 들면 텔레비젼들, 디지털 카메라들, 및 휴대 전화들은 많은 경우에 데이터 및 다른 정보를 저장하기 위해 메모리 장치들을 이용한다. 제한된 공간에 제공된 메모리의 양을 증가시키기 위해, 어떤 메모리 장치들은 스택으로 배치(예를 들면, 수직 배치)된 다수의 반도체 다이스를 가질 수 있다.
도 1은 예시적 구체예에 따른 스택에 물리적으로 배치된 다이스를 포함하는 다이스 스택을 포함하는 장치의 블록도를 나타낸다.
도 2는 예시적 구체예에 따른 다이스의 스택을 포함하는 장치의 단면도의 개략도를 나타낸다.
도 3은 예시적 구체예에 따라 인터페이스 다이 상의 제 1 위치에서의 제 1 다이스 스택 및 인터페이스 다이 상의 제 2 위치에서의 제 2 스택을 갖는 구체적 장치의 단면도를 나타낸다.
도 4는 예시적 구체예에 따른 하나의 인터페이스 다이를 공유하는 4개의 다이스 스택들을 포함하는 장치의 평면도를 나타낸다.
도 5는 예시적 구체예에 있어서 다이스 스택에 도전성 경로들의 동시 분할 인터리빙을 통합하는 장치의 단면도를 나타낸다.
도 6a 및 도 6b는 도전성 경로들의 동시 분할 인터리빙을 갖는 도 5의 다이스 스택에서 2개의 인접 다이스의 평면도를 각각 나타낸다.
도 7a 및 도 7b는 제 1 다이스 스택 및 제 2 다이스 스택의 병렬 다이스 스태킹을 통합하는 장치의 단면도를 나타내는데, 이들 둘 모두는 단일 공통 인터페이스 다이 상에 위치된, 동시 분할 인터리빙을 갖는 도전성 경로들을 포함한다.
도 8은 공통 인터페이스 다이 상에 다이스 스택을 위치시키는 방법을 나타내는 순서도이다.
도 9는 본 발명의 구체예에 따른 스택에 다이스를 배치하는 방법을 나타내는 순서도이다.
도 10은 도 1 내지 도 7에 나타낸 장치 및 예시적 구체예에 따른 도 8 및 도 9의 방법들에 포함된 활동들 중 하나 이상에 따른 동작들을 이용하는 시스템을 나타낸다.
다수의 구체예들에 있어서, 다이스는 인터페이스 다이 상의 스택에 배치될 수 있으며, 어떤 구체예들에 있어서, 복수의 다이스 스택들은 공통(예를 들면, 공유되는) 인터페이스 다이 상에 배치될 수 있다. 예를 들면, 메모리 다이스의 스택은 다른 구성요소들에 입력/출력 기능성을 제공하도록 인터페이스 다이에 연결될 수 있다. 메모리 다이 기판을 통한 전기적 연결은, 메모리 다이 기판의 한쪽 표면으로부터 다른 쪽 표면으로와 같은, 기판을 관통하는 도전성 비아들에 의해 제공될 수 있다. 실리콘 기술이 이용될 때, 이 비아들은 실리콘 관통 전극(TSV)로서 지칭될 수 있다.
다수의 구체예들에 있어서, 다이스 스택 내의 각 메모리 다이는 복수의 분할들로 분할될 수 있고, 수개의 분할들(예를 들면, 스택에서 상당한 수직 정렬의 분할들)은, 예를 들면 TSV들과 같은 하나 이상의 도전성 경로들에 의해 인터페이스 다이의 제어 회로에, 그리고 서로 연결될 수 있다. 대응하는 제어 회로 및 전기적 연결들과 함께, 스택 내의 다수의 다이스에 걸쳐서 수직으로 정렬된 분할들은 아래에 설명되는 볼트(vault)를 구성할 수 있다. 볼트의 분할들은 다른 연결들 중에서 어드레스 및 명령 제어 연결들(예를 들면, TSV들) 및 입력/출력 데이터 핀들을 공유할 수 있으며, 각 분할은 데이터 경합을 방지하도록 상이한 칩 선택 라인을 가질 수 있다.
일반적으로, 각 다이의 면적 사이즈의 감소는 제조 동안 수율을 개선한다. 다이스 스택에서 작은 다이스를 이용하는 것은 전용 인터페이스 다이에서 각 다이스 스택에 대한 중복 회로조직의 부수된 이용을 수반할 수 있다. 작은 다이스를 이용하는 다수의 다이스 스택들(예를 들면, 동적 랜덤 액세스 메모리(DRAM) 장치들의 병렬 스태킹)은 동일한 또는 실질적으로 동일한 메모리를 갖는 단일 인터페이스 다이 상의 단일 스택과 동일한 대역폭을 달성하도록 단일 공통 인터페이스 다이 상에 배치될 수 있다.
어떤 구체예들에 있어서, 볼트의 다수의 분할들과 동시에 통신하는 것은 각 다이에서 및 인터페이스의 대응하는 제어 회로들에서 다수의 연결들 및 전용 회로조직을 필요로 한다. 각 분할에 대한 모든 다이에서의 전용 회로조직은 대역폭이 유지될 수 있도록 다이 사이즈의 증가를 이용할 수 있다. 다이 사이즈를 감소시키는 것은 대역폭을 감소시킬 수 있으며, 단일 인터페이스 다이 상에 큰 다이스 스택과 동일한 대역폭을 생성하도록 각 도출된 작은 다이스 스택에 전용인 추가적인 인터페이스 다이스의 이용을 필요로 할 수 있다. 스택 내의 모든 다른 다이 상에 논리 회로와 연결하도록 도전성 경로들을 인터리빙(예를 들면, 비아 분할 인터리빙)함으로써, 다이 공간은 감소될 수 있으며 대역폭은 다수의 구체예들에서 유지될 수 있다.
따라서, 본 발명의 다양한 구체예들은 첨부 도면들을 참조하여 설명될 것이다. 다수의 구체예들에 있어서, 다이스 스택에 배치된 장치가 설명된다. 예시적 구체예에 있어서, 상기 장치는 하이브리드 버퍼링된 동적 랜덤 액세스 메모리(HBDRAM) DRAM, 더블 데이터 레이트 3개의 동기 동적 랜덤 액세스 메모리(DDR3-SDRAM) 등과 같은 스태킹된 메모리 장치를 포함할 수 있다. 다수의 구체예들에 있어서, 인터리빙 연결들(예를 들면, TSV들)은 다이 사이즈의 감소를 허용한다. 볼트의 분할들을 따라 I/O 논리 회로조직에 도전성 경로들을 교대로 연결하는 것은 다이 상에 추가적인 회로조직에 필요한 전용 회로조직 및 다이 공간을 감소시킬 수 있다. 더욱이, 동시 분할 인터리빙은 대역폭 성능을 유지하는 동안, 각 HBDRAM DRAM 층 상에 유일한 분할들의 수의 감소를 발생시킬 수 있다.
어떤 구체예들에 있어서, 모든 다른 다이에 연결성을 인터리빙하여, 아키텍처는 인터페이스 다이 및 메모리 다이스 스택 사이의 대역폭의 배가를 실현할 수 있다. 다른 구체예들에 있어서, 제조 시에 수율을 증가시키도록 작은 다이 사이즈를 조합하는 것 및 단일 인터페이스 다이 상에 병렬로 인터리빙 TSV들을 갖는 다수의 스택들을 배치하는 것(예를 들면, 병렬 DRAM 스태킹)은 장치에 대한 대역폭을 개선할 수 있다. 어떤 다른 구체예들에 있어서, 동시 분할 인터리빙 및 병렬 DRAM 스태킹은 다이스 스택 수행과 함께 다이스 수율을 개선하며 대역폭을 유지하도록 조합될 수 있다.
도 1은 예시적 구체예에 따른 스택(102)에 물리적으로 배치된(예를 들면, 적층 메모리 장치를 형성함) 다이스(120, 121, 122, 및 123)를 포함하는 다이스 스택(102)을 포함하는 장치(100)의 블록도를 나타낸다. 스택(102)은 다이스(120 내지 123)가 본 발명의 구체예에 따라 하나 이상의 도전성 경로들(106)에 의해 서로, 그리고 인터페이스 다이(110)와 결합 및 통신하는 결합 및 통신하는 메모리 장치를 형성할 수 있다. 스택(102)에서, 도전성 경로들(106)은 비아들(104) 및 조인트들(108)를 포함할 수 있다. 도시된 바와 같이, 도전성 경로들(106)은 각 다이를 통해 적어도 부분적으로 연장될 수 있으며 일부 도전성 경로들(106)은 스택(102)의 전체 높이를 연장할 수 있다. 도전성 경로들(106)은 다른 정보 중에서 데이터, 어드레스, 제어, ID 정보와 같은 정보를 전달(예를 들면, 전송)할 수 있다.
하나 이상의 조인트들(112)은 패키지 기판(114)에 인터페이스 다이(110)를 연결할 수 있다. 한 구체예에 있어서, 장치(100)는 인터페이스 다이, 예를 들면 다이(110)를 통해 외부 장치들, 예를 들면 프로세서들 및 메모리 컨트롤러들과 통신가능하게 결합될 수 있으며, 장치(100)는 전자 장치들, 예를 들면 컴퓨터, 텔레비젼, 디지털 카메라, 휴대 전화에 포함될 수 있다. 도 1은 일 예로서 특정수의 경로들을 갖는 도전성 경로들(106) 및 특정수의 다이스(120 내지 123)를 갖는 스택(102)을 도시한다. 스택(102)에서 도전성 경로들(106) 및 다이스(120 내지 123)의 수는 변화될 수 있다.
도 1에 도시된 바와 같이, 각 다이스(120, 121, 122, 및 123)는 대응하는 논리 회로(140, 141, 142, 및 143)를 각각 포함하며, 인터페이스 다이(110)는 제어 회로(130)를 포함한다. 논리 회로들(140 내지 143) 및 제어 회로(130)는 다이스(120, 121, 122, 및 123)로 그리고 다이스(120, 121, 122, 및 123)로부터 통신을 제어하도록 논리 회로조직 및 다른 구성요소들을 포함한다. 한 구체예에 있어서, 인터페이스 다이(110)의 제어 회로(130)는 개별 다이스의 존재를 검출할 수 있으며, 스택(102)의 개시 동안 ID 정보를 할당하도록 구성될 수 있다. 제어 회로(130)는 제어 회로(130)가 ID 정보에 의해 각 다이(120 내지 123)를 참조하도록 하기 위해서와 같이, 스택(102)의 초기화 후에 할당된 ID 정보를 기억하도록 동작할 수 있다. 어떤 구체예들에 있어서, 논리 회로들(140 내지 143)은 다른 정보(예를 들면, 데이터)를 대안으로 또는 ID 정보에 추가적으로 기억할 수 있다. 다른 구체예들에 있어서, 하나 이상의 논리 회로(140 내지 143)는 각 다이에서 도전성 경로에 연결될 수 있다.
명확화를 위해, 도 1은 논리 회로들(140, 141, 142, 및 143)의 논리 및 회로 소자들을 생략한다. 이 소자들은 각 다이에 대한 다양한 기능을 용이하게 하도록 구성된 기능들을 갖는 트랜지스터들, 선택 소자들, 및 다른 회로 소자들을 포함할 수 있는 것이 주목되어야 한다.
도 2는 예시적 구체예에 따른 다이스(220 내지 223)의 스택(202)을 포함하는 장치(200)의 단면도의 개략도를 나타낸다. 각 다이(220 내지 223)는 복수의 메모리 분할들(204)을 포함할 수 있으며 인터페이스 다이(210)는 통신 경로들(208)을 통해 각각의 제어 회로 위에 스태킹된 대응하는 메모리 분할(204)과 통신 및 제어를 가능하게 하도록 제어 회로들(212)을 포함할 수 있다. 분할들(204), 대응하는 제어 회로(212) 및 통신 경로들(208)은 메모리 볼트(206)를 함께 포함한다. 하나 이상의 메모리 볼트들(206)은 장치(200)에 포함될 수 있다.
장치(200)는 메모리 셀들, 디코드 회로들, 제어 회로들, 및 다른 구성요소들과 같은 회로 구성요소들을 갖는 메모리 장치를 형성할 수 있다. 각 메모리 분할(204)은 복수의 메모리 셀들을 포함할 수 있다. 장치(200)는 메모리 분할들(204) 및 볼트 제어 회로들(212)에 더해 회로조직을 포함할 수 있고; 이 추가적인 구성요소들은 본 출원에서 설명된 구체예들을 모호하게 하지 않도록 도 2로부터 생략되었다. 인터페이스 다이(210)는 인터페이스 다이(210)를 통해 스택(202)과 통신하는 프로세서들 또는 메모리 컨트롤러와 같은 장치(200) 및 다른 장치 사이에 적절한 데이터 전송율들로 정보의 전송을 수용하도록 추가적인 회로조직, 예를 들면 버퍼들, 및 I/O 드라이버들을 포함할 수 있다. 상기 장치(200)는 다이스(220 내지 223)가 IC 칩의 부분으로서 제작될 때와 같이 집적 회로(IC) 칩의 일부를 형성할 수도 있다.
일부 예시적 구체예들에서, 통신 경로들(208)은 볼트에서 메모리 분할들 사이를 인터리빙할 수 있다. 예를 들면, 볼트에서 제 1 통신 경로는 메모리 볼트에서 모든 홀수 분할들의 회로조직(예를 들면, 입력/출력 회로조직)에 연결되고 회로조직에 연결없이 짝수 볼트들을 통과할 수 있다. 제 2 통신 경로는 동일한 볼트에서 짝수 분할들 상의 회로조직(예를 들면, 입력/출력 회로)에 연결되고 회로조직에 연결없이 홀수 분할들을 통과할 수 있다. 상기 연결들을 인터리빙함으로써, 볼트 제어 회로는 볼트에서 다수의 분할들과 동시에 통신(예를 들면, 액세스 및 데이터를 송신)함으로써 대역폭을 개선할 수 있다.
도 3은 예시적 구체예에 따라 인터페이스 다이(310) 상의 제 1 위치에서의 제 1 다이스 스택(302) 및 인터페이스 다이(310) 상의 제 2 위치에서의 제 2 스택(325)을 갖는 예시적 장치(300)의 단면도를 나타낸다. 장치(300)는 도 1의 장치(100)의 단일 다이스 스택(102)과 다르게 단일 인터페이스 다이(310)를 공유하는 2개의 다이스 스택들(302 및 325)을 포함한다. 각 다이스 스택(302 및 325)은 스택들(302 및 325)에서의 각 다이스가 스택(102)에서 다이스의 사이즈의 대략 절반인 영역을 갖는 장치(100)의 다이스 스택과 유사하게 구성될 수 있으므로, 도 1의 인터페이스 다이(110)와 대략 동일한 영역을 갖는 인터페이스 다이 상에 2개의 다이스 스택들을 허용한다. 제 1 다이스 스택(302)은 제 1 위치에서 도전성 경로들(306)에 의해 인터페이스 다이(310)에 수직으로 배치 및 연결된 다이스(320, 321, 322, 및 323)를 포함한다. 제 2 다이스 스택(325)은 도전성 경로들(306)을 이용하여 제 2 위치에서 인터페이스 다이(310)에 수직으로 배치 및 연결된 다이스(330, 331, 332, 및 333)를 포함한다. 상술된 바, 그리고 도 1과 유사하게, 도전성 경로들(306)은 TSV들(304) 및 조인트들(308)의 조합을 포함할 수 있다. 도전성 경로들(306)은 비아들(304) 및 조인트들(308)의 조합을 포함할 수 있으며, 도전성 경로들(306)의 적어도 일부는 다이스 스택(302)을 완전히 통과하거나 부분적으로 통과할 수 있다.
상술한 바와 같이, 도 1의 다이스 스택(102)과 비교하여, 다이스 스택(302 및 325)에서 하나 이상의 다이스는 다이스 스택(102)에서 다이의 면적 사이즈의 대략 절반일 수 있다. 각 다이스 스택(302 및 325)의 대역폭은 다이스의 사이즈 부분에 비례하여 개별적으로 감소될 수 있다. 예를 들면, 다이스 스택들(302 및 325)이 도 1의 다이스 스택(102)의 면적 사이즈의 각각 절반이면, 볼트들의 수가 절반으로 됨에 따라 각 다이의 대역폭 또한 2등분될 수 있다. 장치 내의 작은 다이스(302)에 있어서, 높은 다이스 수율이 제조 동안 발생할 수 있다. 제 1 다이스 스택(302) 및 제 2 다이스 스택(325) 둘 모두를 동시에 지지하는 도 3의 인터페이스 다이(310)에 있어서, 장치(300)의 전체 대역폭은 병렬 동작을 통해 어떤 구체예들에 있어서 유지될 수 있다. 어떤 구체예들에 있어서, 제 1 다이스 스택(302) 및 제 2 다이스 스택은 상이한 사이즈들일 수 있다. 일 실시예에 있어서, 제 1 다이스 스택(302)은 다이스 스택(325)보다 큰 메모리 용량 또는 그 반대일 수 있다. 도 4를 둘러싼 논의로 명백해지는 바와 같이, 2개 이상의 다이스 스택들은 인터페이스 다이를 공유할 수 있다.
도 3에 도시된 바와 같은 병렬 스태킹은 다이스 스택에서 분할들의 수를 감소시킬 수 있다. 예시적 구체예들에 있어서, 전체 대역폭은 단일 인터페이스 다이 상에 병렬 스택들을 배치함으로써 실현될 수 있다. 예를 들면, 단일 인터페이스 다이 상에 2 기가바이트, 8개 분할 DRAM들의 2개의 스택들 또는 1 기가바이트의, 4개의 분할 DRAM들의 4개의 스택들을 단일 인터페이스 다이 상에 배치하는 것은, 4 기가바이트들 및 16 분할들을 갖는 DRAM의 단일 스택과 실질적으로 동일한 대역폭을 달성할 수 있는 한편, 작은 DRAM 다이 사이즈의 결과로 제조 수율을 증가시킨다.
도 4는 예시적 구체예에 따른 하나의 인터페이스 다이(404)를 공유하는 4개의 다이스 스택들(406, 407, 408, 409)을 포함하는 장치(400)의 평면도를 나타낸다. 각각의 다이스 스택들(406, 407, 408, 및 409)은 1 기가바이트의 DRAM 기반 메모리 스택들을 포함할 수 있다. 하나의 인터페이스 다이(404) 상의 4개의 다이스 스택들(406, 407, 408, 및 409)에 있어서, 상기 인터페이스 다이(404)는 4개의 다이스 스택들(406 내지 409) 모두와의 동시 통신을 통해 장치의 전체 대역폭을 지원할 수 있다. 이 구체예에 있어서, 상기 장치(400)는 단일 4 기가바이트 스택과 동일한 또는 유사한 대역폭을 유지하도록 인터페이스 다이(404)에서 4개의 스택들 모두의 병렬 동작으로 1-4 기가바이트 스택과 동일한 메모리 용량을 가질 수 있다. 어떤 구체예들에 있어서, 크거나 작은 수의 다이스 스택들은 대략 동일한 표면적을 갖는 공유 인터페이스 다이(404) 상에 배치될 수 있다. 예를 들면, 2-2 기가바이트 스택들은 일반적으로 도 4에 도시된 구체예와 전체적으로 동일한 양의 대역폭을 갖는 대략 동일한 양의 메모리를 제공하도록 인터페이스 다이(404)와 면적이 유사한 하나의 인터페이스 다이 상에 위치될 수 있다.
도 5는 예시적 구체예에 있어서 다이스 스택(502)에서 도전성 경로들의 분할 인터리빙을 통합하는 장치(500)의 단면도를 나타낸다. 상기 예에 있어서, 다이스 스택(502)은 1개의 비인터리빙 도전성 경로(504) 및 2개의 인터리빙 도전성 경로들 쌍, 즉 제 1 쌍(505 및 506), 및 제 2 쌍(507 및 508)과 4개의 다이스(520, 521, 522, 및 523)를 포함한다. 예시적 구체예에 있어서, 비인터리빙 도전성 경로(504)는 각 다이스(520 내지 524)의 명령 및/또는 어드레스들 회로들 및 인터페이스 다이(510)의 명령 및/또는 어드레스 회로에 연결될 수 있다. 이전 예들과 마찬가지로, 도전성 경로들(504, 505, 506, 507, 및 508)은 TSV들 및 조인트들(509)을 포함할 수 있으며 도전성 경로들(504 내지 508)은 다이스 스택(502)을 완전히 혹은 부분적으로 통과할 수 있다.
상기 예에 있어서, 도전성 경로들(505, 506, 507, 및 508)의 두 쌍들은 스택(502)에서 다이스의 입력/출력 회로들에 연결될 수 있다. 예를 들면, 제 1 인터리빙 도전성 경로들 쌍(505 및 506)의 도 5에 도시된 바와 같이, 도전성 경로(505)는 스택(502)에서 제 1 다이(520)의 입력/출력 회로(530)와 연결될 수 있으며, 다이(520)에서 임의의 회로조직에 연결없이 제 2 다이(521)를 통과할 수 있다. 도전성 경로(505)는 제 3 다이(522)의 입력/출력 회로(532)에 연결되고 다시 스택(502)에서 최종 다이(523)를 통과할 수 있다.
마찬가지로, 도전성 경로(506)는 스택(502)에서 제 2 다이(521)의 입력/출력 회로(531)와 연결될 수 있으며, 임의의 회로조직에 연결없이 제 1 다이(520)를 통과할 수 있다. 도전성 경로(506)는 제 4 다이(523)의 입력/출력 회로(533)와 연결되며 다시 스택(502)에서 제 3 다이(522)를 통과할 수 있다. 화살표들은 DRAM 내에서 이용가능한 종래의 금속 및 비아 층들을 이용하여 구현될 수 있는 각 다이(520 내지 523)에서 교차하는 통신 경로들을 나타낸다. 상기 도전성 경로들은 스택에서 교차 다이스 상의 회로조직과 각각 연결되어 인터리빙될 수 있다. 제 1 인터리빙 도전성 경로들 쌍(505 및 506)과 마찬가지로, 제 2 인터리빙 경로들 쌍(507 및 508)은 교차 다이스 상에 I/O 회로들(540, 541, 542, 및 543)과 실질적으로 동일한 연결들을 갖는다.
다이스 스택(502)에서 도전성 경로들을 인터리빙함으로써, 상기 인터페이스 다이(510)는 위 또는 아래 다이에 관계없이 각 다이(또는 각 다이의 분할)에 액세스할 수 있으며, 인터페이스 다이(510)는 다이스(520 내지 523)에 동시에 액세스할 수 있음으로써 대역폭을 증가시킨다. 예를 들면, 장치(500)는 큐잉 데이터의 가능성을 감소시키도록 인터페이스 다이(510)로부터 동시에 다이스(520 및 521)의 I/O 회로들(540 및 541) 둘 모두에 액세스하여, 대역폭을 증가시키는 결과를 가져올 수도 있다. 마찬가지로, 어떤 구체예들에 있어서, 각 다이스(520 내지 523)의 명령 회로들 및/또는 어드레스 회로들은 대역폭을 증가시키고 신호들의 큐잉을 감소시킬 수도 있는 인터페이스 다이 및 다이스(520 내지 523) 사이의 명령 및/또는 어드레스 신호들을 전달하기 위해 인터리빙 도전성 경로들(505 내지 508)에 연결되며 이들을 이용할 수 있다.
스택(502)의 교차 다이스는 분리된 볼트들의 일부일 수 있다. 예를 들면, 각각의 I/O 회로들 및 도전성 경로(505 및 507)와 함께 제 1 및 제 3 다이스(520 및 522)는 각각의 I/O 회로들을 제 1 볼트의 일부일 수 있는 한편, 각각의 I/O 회로들 및 도전성 경로들(506 및 508)과 함께 제 2 및 제 4 다이스(521 및 523)는 제 2 볼트의 일부일 수 있다. 상기 예에 있어서, 이 구성은 인터페이스 다이(510)가 제 1 및 제 2 볼트들을 동시에 액세스하게 하고, 볼트들 내의 분할들에 데이터를 동시에 구동한다. 한 구체예에 있어서, 인터리빙 도전성 경로들을 통해 인터페이스 다이에 연결된 입력/출력 회로조직 및 인터리빙 도전성 경로들을 통해 인터페이스 다이에 연결된 다이스의 명령 및/또는 어드레스 회로조직에 있어서, 각 볼트는 독립적으로 제어될 수 있다. 상술한 구성은 제 1 및 제 2 볼트들의 동시 동작을 제공할 수 있을지라도, 이 볼트들 사이의 신호들 및 정보(예를 들면, 데이터)는 제 1 및 제 2 볼트들이 지속적으로 동시에 동작할 수 없도록 스태거링(예를 들면, 시간 오프셋)될 수 있는 것으로 이해된다.
도 6a 및 도 6b는 도전성 경로들(505 및 506)의 동시 분할 인터리빙과 함께 도 5에 도시된 스택의 2개의 인접 다이스(523 및 522)의 평면도(600)를 각각 나타낸다. 예시적 구체예에 있어서, 도 6a에 도시된 바와 같이 제 1 다이(523)(예를 들면, 상부 다이)는 회로조직(533)에 연결될 수 있는 TSV(505)를 포함한다. 도전성 경로들(506)은 제 1 다이(523) 상의 회로조직에 연결되지 않는 제 1 다이(523)의 TSV들을 통과할 수 있으며, 도 6b에 도시된 바와 같이 인접 다이(522) 상의 회로조직(532)에 연결될 수 있다. 구체예에 있어서, 각 다이(523 및 522)의 면적은 TSV들을 통과하지 않고 스택의 다이스보다 약간 클 수 있다.
상술한 바와 같이, 추가 통과 TSV들은 볼트 내의 다수의 분할들과의 동시 통신(예를 들면, 시그널링)을 허용한다. 인접 다이스는 제 1 다이의 통과 TSV가 다이 회전 및/또는 다이 플립핑을 통해 다음 다이 상의 비통과 TSV와 정렬되도록 위치될 수 있다. TSV의 도전성 경로의 원주 치수들은 다이스(523 및 522) 상의 회로조직(533 및 532)에 의해 결정될 수 있다. 각 다이스 스택에 통과 TSV들을 추가하는 것은 통과 TSV들 없이 다이의 면적보다 약간 크도록 각 다이의 치수 면적을 증가시킬 수 있다.
도 7a 및 도 7b는 단일 공통 인터페이스 다이(710) 상에 위치된, 분할 인터리빙으로 도전성 경로들을 포함하는 제 1 다이스 스택(702) 및 제 2 다이스 스택(752) 둘 모두의 병렬 다이스 스태킹을 통합하는 장치(700)의 단면도를 나타낸다. 이전 예들과같이, 인터페이스 다이(710)는 병렬로 2개의 다이스 스택들(702, 752)과 통신하도록(예를 들면, 액세스 및 어드레스) 회로조직을 포함할 수 있다. 더욱이, 인터페이스 다이(710)는 다이스 스택의 볼트 내의 다수의 분할들에 동시에 액세스하도록 회로조직(예를 들면, 제어 회로조직)을 포함할 수 있다.
일 예에 있어서, 제 1 다이스 스택(702)은 다이스(720, 721, 722, 및 723)를 포함하고 제 2 다이스 스택(752)은 다이스(770, 771, 772, 및 773)를 포함한다. 도 7a 및 도 7b에 도시된 바와 같이, 각 다이스 스택(702 및 752)은 하나 이상의 인터리빙 도전성 경로들 쌍을 포함할 수 있다. 각 도전성 경로는 인터페이스 다이(710)에서 제어 회로에 연결될 수 있으며 볼트 내의 교차 다이스 상의 분할들에 제어 및 데이터를 제공할 수 있다.
제 1 및 제 2 다이스 스택들(702 및 752) 각각은 하나 이상의 인터리빙 도전성 경로들 쌍들(명확화를 위해 단지 2개 쌍들이 도면에 도시됨)을 포함할 수 있다. 다이스 스택(702)은 제 2 도전성 경로(706)와 인터리빙되는 제 1 도전성 경로(705)를 포함하는 제 1 인터리빙 도전성 경로들 쌍, 및 제 3 도전성 경로(707) 및 제 4 도전성 경로(708)를 포함하는 제 2 인터리빙 도전성 경로들 쌍을 포함한다. 제 1 및 제 3 도전성 경로들(705 및 707)은 짝수 다이스(721 및 723) 상의 I/O 회로조직과 연결되며, 홀수 다이스(720 및 722)를 통과할 수 있다. 도전성 경로(705)는 I/O 회로들(733 및 731)과 연결될 수 있는 한편, 도전성 경로(707)는 I/O 회로들(741 및 743)과 연결될 수 있다. 제 2 및 제 4 도전성 경로들(706 및 708)은 짝수 다이스(721 및 723)를 통과할 수 있으며 홀수 다이스(720 및 722)에서 회로조직과 연결될 수 있다. 도전성 경로(706)는 I/O 회로들(730 및 732)과 연결될 수 있는 한편, 도전성 경로(708)는 I/O 회로들(740 및 742)과 연결될 수 있다.
제 1 스택(702)과 마찬가지로, 제 2 스택(752)은 2개의 인터리빙 도전성 경로들 쌍들을 포함하도록 도시된다. 제 3 도전성 경로들 쌍은 제 6 도전성 경로(776)와 인터리빙되는 제 5 도전성 경로(775)를 포함하고, 제 4 도전성 경로들 쌍은 제 8 도전성 경로(778)와 인터리빙되는 제 7 도전성 경로(777)를 포함한다.
제 5 및 제 7 도전성 경로들(775 및 777)은 짝수 다이스(771 및 773) 상의 I/O 회로조직과 연결되며 홀수 다이스(770 및 772)를 통과할 수 있다. 제 5 도전성 경로(775)는 I/O 회로들(781 및 783)과 연결될 수 있는 한편, 제 7 도전성 경로(777)는 I/O 회로들(791 및 793)과 연결될 수 있다. 제 6 및 제 8 도전성 경로들(776 및 778)은 짝수 다이스(771 및 773)를 통과할 수 있고 홀수 다이스(770 및 772)에서 회로조직과 연결될 수 있다. 도전성 경로(776)는 I/O 회로들(780 및 782)과 연결될 수 있는 한편, 도전성 경로(778)는 I/O 회로들(790 및 792)과 연결될 수 있다.
상술한 바와 같이, 도 1, 도 3, 및 도 5의 도전성 경로들을 참조하면, 제 1 다이스 스택(702)의 도전성 경로들(704, 705, 706, 707, 및 708)은 조인트들(709) 및 TSV들(712)을 포함하고, 그 적어도 일부는 다이스 스택(702)을 통해 완전히 연장되며 그 일부는 회로조직과 연결한다. 마찬가지로, 제 2 다이스 스택(752)의 도전성 경로들(774, 775, 776, 777, 및 778)은 조인트들(789) 및 TSV들(782)을 포함하고, 그 적어도 일부는 인터페이스 다이(710)에 다이스 스택(752)을 통해 완전히 이동한다.
작거나 큰 다이스 스택들은 인터페이스 다이(710) 상에 위치되며 이의 이용을 공유한다. 일 예에 있어서, 동시 분할 인터리빙과 병렬 스태킹을 조합할 때, 4개의 스택들은 1 기가바이트의 2개의 분할 DRAM 스택들의 단일 인터페이스 다이(710)를 공유할 수 있으며, 제 2 대역폭 당 대략 128 기가비트들을 실현할 수 있다.
도 8은 공통 인터페이스 다이 상에 다이스 스택을 위치시키는 방법(800)을 도시하는 순서도이다. 방법(800)은 도 1 내지 도 4를 참조하여 상술한 장치(100, 200, 300, 및 400)와 유사하거나 동일한 장치 및 장치들에 이용될 수 있다. 따라서, 방법(800)에서 이용된 장치 및 장치들의 구성요소들은 다른 것들 중에서 도 1 내지 도 4 각각을 참조하여 설명된 장치(100, 200, 300, 및 400)의 구성요소들을 포함할 수 있다.
방법(800)의 블록(802)은 인터페이스 다이 상의 제 1 위치에 제 1 다이스 스택을 위치시키도록 동작한다. 판단 블록(804)에서, 방법(800)은 제 1 디스크 스택이 적절한 위치에 있는지를 판단한다. 그러면, 이 때 블록(806)에서 방법(800)은 인터페이스 다이 상의 제 2 위치에 제 2 다이스 스택을 위치시키도록 동작한다. 제 1 다이스 스택이 적절한 위치에 있지 않으면, 이 때 판단 블록(804)으로부터, 방법(800)은 제 1 다이스 스택을 위치시키도록 블록(802)으로 리턴한다. 어떤 구체예들에 있어서, 방법(800)은 인터페이스 다이 상에 2개 이상의 다이스 스택들을 배치할 수 있다. 예를 들면, 방법(800)은 4개의 다이스 스택들을 포함할 수 있는 한편, 다른 구체예들에 있어서, 적거나 큰 수의 다이스 스택들은 공통 인터페이스 다이 상에 배치될 수 있다. 어떤 구체예들에 있어서, 상기 스택들은 각 다이스 스택과 인터페이스 다이 사이에서 동시 통신을 가능하게 하는 인터리빙된 도전성 경로들을 포함할 수 있으며, 어떤 구체예들에 있어서, 인터리빙된 도전성 경로들은 동일한 스택의 메모리 볼트에서의 하나 이상의 메모리 분할들과 또는 복수의 상이한 스택들에 걸쳐서 동시 통신을 가능하게 할 수 있다. 방법(800)은 상기 도 1 내지 도 8을 참조하여 설명된 바와 같이 공통 인터페이스 다이 상에 다이스 스택들을 위치시키는 활동들과 유사하거나 동일한 다른 활동들을 포함할 수 있다.
도 9는 본 발명의 구체예에 따른 스택에서 다이스를 배치하는 방법(900)을 도시하는 순서도이다. 방법(900)은 도 5, 도 6, 및 도 7을 참조하여 상술한 장치(500, 600 및 700)와 유사하거나 동일한 장치 및 장치들에 이용될 수 있다. 따라서, 방법(900)에 이용된 장치 및 장치들의 구성요소들은 다른 것들 중에서 각각 상기 도 5 내지 도 7을 참조하여 설명된 장치(500, 600 및 700)의 구성요소들을 포함할 수 있다.
블록 902에서, 방법(900)은 인터페이스 다이 상에 제 1 다이를 위치시키도록 동작한다. 제 1 다이는 복수의 도전성 경로들 및 회로조직을 포함할 수 있는 한편, 인터페이스 다이는 하나 이상의 제어 회로들을 포함할 수 있다. 블록(904)에서, 방법(900)은 제 1 다이의 제 1 도전성 경로와 제 2 다이의 제 2 도전성 경로를 정렬하며 제 1 다이의 제 2 도전성 경로와 제 2 다이의 제 1 도전성 경로를 정렬하기 위해 제 1 다이 상에 제 2 다이를 배치하도록 동작한다. 어떤 구체예들에 있어서, 도전성 경로들은 다이스 스택에서 교차 다이스 상의 회로조직에 연결될 수 있다. 방법(900)은 도 5 내지 도 7을 참조하여 상술한 바와 같은 제어 정보 및 ID들을 전달(예를 들면, 전송)하는 활동들과 유사하거나 동일한 다른 활동들을 포함할 수 있다. 어떤 구체예들에 있어서, 방법(900)은 공통(예를 들면, 단일, 공유) 인터페이스 다이 상에 복수의 다이스 스택들을 추가적으로 배치할 수 있다. 블록들(906 및 908) 주위의 파선들에 의해 지시되는 바와 같이, 방법(900)은 인터페이스 다이 상에 제 2 다이스 스택을 선택적으로 위치시킬 수 있다. 블록(906)에서 상기 방법(900)은 인터페이스 다이 상에 제 3 다이를 위치시킨다. 블록(908)에서, 상기 방법(900)은 제 3 다이의 제 3 도전성 경로와 제 4 다이의 제 4 도전성 경로를 정렬하며 제 3 다이의 제 4 도전성 경로와 제 4 다이의 제 3 도전성 경로를 정렬하도록 제 3 다이 상에 제 4 다이를 배치시킬 수 있다. 이 다이스 스택들은 방법(800)의 단계들에서 기인하는 다이스 스택들과 유사할 수 있다.
도 10은 도 1 내지 도 7에 나타낸 장치(100, 200, 300, 400, 500, 600 및 700) 및 예시적 구체예 및 도 9의 방법들(800 및 900)에 포함된 활동들 중 하나 이상에 따른 동작들을 이용하는 시스템(1000)을 나타낸다. 시스템(1000)은 이하의 요소들 중 하나 이상을 포함할 수 있다: 프로세서(1010), 메모리 장치(1025), 이미지 센서 장치(1020), 메모리 컨트롤러(1030), 그래픽스 컨트롤러(1040), 입력 및 출력(I/O) 컨트롤러(1050), 디스플레이(1052), 키보드(1054), 포인팅 장치(1056), 주변 장치(1050), 및/또는 시스템 송수신기(1059). 상기 시스템(1000)은 시스템(1000)의 구성요소들 중에서 정보를 전송하며 이 구성요소들의 적어도 일부에 전력을 제공하도록 버스(1060)를 포함할 수도 있다. 시스템(1000)은 시스템(1000)의 구성요소들의 일부가 부착될 수 있는 하나 이상의 회로 보드들(1002), 및 시스템(1000)으로 및 시스템(1000)으로부터 정보를 무선으로 송수신하는 안테나(1070)를 포함할 수 있다. 시스템 송수신기(1059)는 시스템(1000)(예를 들면, 프로세서(1010) 및 메모리 장치(1025) 중 적어도 하나)의 구성요소들 중 하나 이상으로부터 안테나(1070)로 정보를 전송하도록 동작할 수 있다. 시스템 송수신기(1059)는 적어도 하나의 프로세서(1010) 및 적어도 하나의 메모리 장치(1025)에 안테나(1070)에서 수신된 정보를 전송하도록 동작할 수도 있다. 안테나(1070)에서 수신된 정보는 시스템(1000) 외부의 전원에 의해 시스템(1000)에 송신될 수 있다.
프로세서(1010)는 범용 프로세서 또는 주문형 반도체(ASIC)를 포함할 수 있다. 프로세서(1010)는 단일 코어 프로세서 또는 멀티플 코어 프로세서를 포함할 수 있다. 프로세서(1010)는 정보를 처리하도록 하나 이상의 프로그래밍 명령들을 실행할 수 있다. 정보는 이미지 센서 장치(1020) 또는 메모리 장치(1025)에 의해 제공되는 것과 같은 시스템(1000)의 다른 구성요소들에 의해 제공되는 디지털 출력 정보를 포함할 수 있다.
메모리 장치(1025)는 휘발성 메모리 장치, 비휘발성 메모리 장치, 또는 그 조합을 포함할 수 있다. 예를 들면, 메모리 장치(1025)는 동적 랜덤 액세스 메모리(DRAM) 장치, 정적 랜덤 액세스 메모리(SRAM) 장치, 플래시 메모리 장치, 위상 변경 메모리 장치, 또는 이 메모리 장치들의 조합을 포함할 수 있다. 메모리 장치(1025)는, 도 1 내지 도 7을 참조하여 상술한 임의의 하나 이상의 장치(100, 200, 300, 400, 500, 600, 및 700) 중 하나 이상과 같은 본 출원에서 설명된 다양한 구체예들 중 하나 이상을 포함할 수 있다.
이미지 센서 장치(1020)는 CMOS 픽셀 어레이를 갖는 상보형 금속 산화물 반도체(CMOS) 이미지 센서 또는 CCD 픽셀 어레이를 갖는 전하 결합 소자(CCD) 이미지 센서를 포함할 수 있다.
디스플레이(1052)는 아날로그 디스플레이 또는 디지털 디스플레이를 포함할 수 있다. 디스플레이(1052)는 다른 구성요소들로부터 정보를 수신할 수 있다. 예를 들면, 디스플레이(1052)는 텍스트 또는 이미지들과 같은 정보를 디스플레이하도록 이미지 센서 장치(1020), 메모리 장치(1025), 그래픽스 컨트롤러(1040), 및 프로세서(1010) 중 하나 이상에 의해 처리되는 정보를 수신할 수 있다.
장치(예를 들면, 장치(100, 200, 300, 400, 500, 600, 및 700)) 및 시스템들(예를 들면, 시스템(1000))의 도시들은 다양한 구체예들의 구조의 일반적 이해를 제공하도록 의도되며 본 출원에서 설명된 구조들을 이용을 할 수 있는 모든 구성요소들의 완전한 설명 및 장치 및 시스템들을 제공하도록 의도되지 않는다.
상술한 구성요소들 중 어느 하나는 소프트웨어를 통해 시뮬레이션을 포함하는 다수의 방법으로 구현될 수 있다. 따라서, 상술한 장치(예를 들면, 장치(100, 200, 300, 400, 500, 600, 및 700)) 및 시스템들(예를 들면, 시스템(1000))은 모두 본 출원에서 "모듈들"(또는 "모듈")로서 특징될 수 있다. 그러한 모듈들은 장치(예를 들면, 100, 200, 300, 400, 500, 600, 및 700) 및 시스템들(예를 들면, 시스템(1000))의 아키텍트에 의해 목적하는 바와 같이, 그리고 다양한 구체예들의 특별한 구현들에 대해 적절한 바와 같이, 하드웨어 회로조직, 단일 및/또는 멀티프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 오브젝트들 및/또는 펌웨어, 및 그 조합들을 포함할 수 있다. 예를 들면, 그러한 모듈들은 소프트웨어 전기 신호 시뮬레이션 패키지, 전력 이용 및 분산 시뮬레이션 패키지, 커패시컨스-인덕턴스 시뮬레이션 패키지, 전력/열 소산 시뮬레이션 패키지, 신호 송신 수신 시뮬레이션 패키지, 및/또는 다양한 잠재적인 구체예들의 동작을 동작 또는 시뮬레이션하는데 이용되는 소프트웨어 및 하드웨어의 조합과 같은 시스템 운영 시뮬레이션 패키지에 포함될 수 있다.
다양한 구체예들의 장치 및 시스템들은 고속 컴퓨터들, 통신 및 신호 처리 회로조직, 단일 또는 멀티프로세서 모듈들, 단일 또는 다수의 내장 프로세서들, 멀티 코어 프로세서들, 데이터 스위치들, 및 멀티층 멀티칩 모듈들을 포함하는 특수 용도 모듈들에 이용된 전자 회로조직을 포함할 수 있거나 이에 포함될 수 있다. 그러한 장치 및 시스템들은 텔레비젼들, 휴대 전화기들, 개인용 컴퓨터들(예를 들면, 랩톱 컴퓨터들, 데스크톱 컴퓨터들, 휴대 컴퓨터들, 태블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들면, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료 장치들(예를 들면, 심장 모니터, 혈압 모니터 등), 셋톱 박스들, 및 다른 것들과 같은 시스템(1000)과 유사하거나 동일한 다양한 전자 시스템들 내에 하위 구성요소들로서 더 포함될 수 있다.
본 출원에서 설명된 하나 이상의 구체예들은 스택에 배치된 다이스를 갖는 장치 및 방법들을 포함한다. 상기 다이스는 적어도 제 1 다이 및 제 2 다이를 포함할 수 있다. 상기 스택은 다이스에 결합된 도전성 경로들을 포함할 수 있다. 도전성 경로들은 하나 이상의 메모리 분할들에 동시에 액세스하도록 구성될 수 있다. 추가적인 장치 및 방법들을 포함하는 다른 구체예들은 도 1 내지 도 9를 참조해서 상술되었다.
구체예들은 2개 이상의 인터리빙 도전성 경로들을 포함할 수 있다. 예를 들면, 다이스 스택은 각 도전성 경로가 스택에서 모든 제 4 다이의 회로조직에 인터페이스 다이의 회로조직을 연결하며 다른 다이스를 통과하는 인터리빙 도전성 경로들의 4방향 구성을 포함할 수 있다. 일 예에 있어서, 다이스 스택은 인터페이스 다이 및 4개의 다이스를 포함할 수 있다. 제 1 도전성 경로는 스택에서 제 1 다이의 회로조직과 인터페이스 다이의 회로조직을 연결하며 나머지 다이스를 통과할 수 있고; 제 2 도전성 경로는 스택에서 제 2 다이의 회로조직과 인터페이스 다이의 회로조직을 연결하며 나머지 다이스를 통과할 수 있고, 제 3 도전성 경로는 스택에서 제 3 다이의 회로조직과 인터페이스 다이의 회로조직을 연결하며 나머지 다이스를 통과할 수 있고, 제 4 도전성 경로는 스택에서 제 4 다이의 회로조직과 연결되며 나머지 다이스를 통과할 수 있다. 일 예에 있어서, 4방향 인터리빙 구성은 4개의 인터리빙된 볼트들을 생성할 수 있다.
4방향 인터리빙 도전성 경로 구성의 어떤 구체예들에 있어서, 도전성 경로들 각각은 스택(예를 들면, 모든 짝수 다이스)에서 다른 모든 다이에 연결되며 다른 다이스(예를 들면, 모든 홀수 다이스)를 통과할 수 있다. 4개의 다이스를 포함하는 인터페이스 다이와, 4방향 인터리빙 도전성 경로들을 갖는 예시적 다이스 스택에 있어서, 제 1 및 제 3 도전성 경로는 제 2 및 제 4 다이스를 통과하는 동안 스택에서 제 1 및 제 3 다이스의 회로조직과 인터페이스 다이의 회로조직을 연결할 수 있으며, 제 2 및 제 4 도전성 경로들은 제 1 및 제 3 다이스를 통과하는 동안 제 2 및 제 4 다이스의 회로조직과 인터페이스 다이의 회로조직을 연결할 수 있다. 다양한 다른 구체예들에서, 3개의 도전성 경로들은 인터리빙됨으로써 제 1 도전성 경로는 제 1 다이의 회로조직에 인터페이스 다이의 회로조직을 연결할 수 있으며 스택의 다른 다이스를 통과할 수 있고, 제 2 도전성 경로는 스택의 제 2 다이에 인터페이스 다이의 회로조직을 연결하며 스택에서 다른 다이스를 통과할 수 있고, 제 3 도전성 경로는 스택의 제 3 다이에 인터페이스 다이의 회로조직을 연결하며 스택의 다른 다이스를 통과할 수 있다. 다양한 다른 구성들은 스택의 적거나 큰 수의 다이스, 및 인터페이스 다이의 회로조직과 다이스의 다양한 회로조직을 연결하며, 스택에서 다이스와의 통신을 허용하는 다른 다이스를 통과하는 적거나 큰 수의 인터리빙 도전성 경로들의 조합들을 포함할 수 있다.
따라서, 다이스의 스택에서 연결 경로들의 선택적 구조화는 다이스의 하나 이상의 스택들, 또는 IC 칩과 같은 특정 구조에서 다이스의 수의 효율적인 계산을 가능하게 하고, 스택(들)에서 요소들의 동작 속도를 증가시키고, 소정 수의 장치들에 의해 점유되는 공간의 양을 감소시키거나, 리얼 에스테이트(real estate)의 소정 부분을 점유하는 메모리의 양을 증가시키도록 서빙하는데 유용할 수도 있다. 소정 레벨의 성능을 달성하는 데에 감소된 제조 비용들이 발생될 수 있다.
상기 명세서 및 도면은 당업자가 본 발명의 구체예들을 실시가능하게 하는 발명의 일부 구체예들을 나타낸다. 다른 구체예들은 구조, 논리, 전기, 처리, 및 다른 변경들을 통합할 수 있다. 도면에서, 동일 특징들 또는 동일 참조 숫자들은 여러 관점을 통해 실질적으로 유사한 특징들을 설명한다. 예들은 단지 가능한 변형을 대표할 뿐이다. 일부 구체예들의 일부들 및 특징들은 다른 것들에 포함되거나 대체될 수 있다. 상기 명세서를 읽고 이해한 당업자에게 다수의 다른 구체예들이 명백할 것이다. 그러므로, 본 발명의 다양한 구체예들은 첨부된 청구항들이 부여되는 등가물의 전체 범위와 함께, 첨부된 청구항들에 의해 결정된다.
개요는 독자들이 기술적 설명의 특징 및 요지를 쉽게 확인하게 하는 개요를 필요로 하는 37 C.F.R. §1.72(b)를 따르도록 제공된다. 요약서는 청구범위를 해석 또는 제한하는데 이용되지 않는다는 이해로 제출된다.

Claims (50)

  1. 적어도 제 1 다이스 스택(dice stack) 및 제 2 다이스 스택을 포함하는 복수의 다이스 스택들로서, 상기 제 1 다이스 스택은 인터페이스 다이 상의 제 1 위치에 위치되며 상기 제 2 다이스 스택은 인터페이스 다이 상의 제 2 위치에 위치되는 복수의 다이스 스택들; 및
    상기 인터페이스 다이와 상기 제 1 다이스 스택 사이에서, 그리고 상기 인터페이스 다이와 상기 제 2 다이스 스택 사이에서 동시 통신을 가능하게 하도록 전기적으로 결합된 복수의 도전성 경로들을 포함하는 장치.
  2. 청구항 1에 있어서, 상기 인터페이스 다이는 상기 복수의 도전성 경로들의 제 1 서브세트를 통해 제 1 다이스 스택과 통신하며 복수의 도전성 경로들의 제 2 서브세트를 통해 상기 제 2 다이스 스택과 통신하도록 구성되는 장치.
  3. 청구항 1에 있어서, 상기 제 1 다이스 스택 및 상기 제 2 다이스 스택의 각 다이는 복수의 메모리 분할들을 포함하는 장치.
  4. 청구항 3에 있어서, 상기 인터페이스 다이는 복수의 제어 회로들을 포함하며, 상기 복수의 제어 회로들 각각은 상기 복수의 도전성 경로들에 포함된 하나 이상의 통신 경로들을 통해 상기 복수의 메모리 분할들의 적어도 일부의 수직 배치와 통신하도록 구성되는 장치.
  5. 청구항 4에 있어서, 상기 통신 경로들의 적어도 일부는 실리콘 관통 전극 (through silicon vias)을 포함하는 장치.
  6. 청구항 2에 있어서, 상기 도전성 경로들의 제 1 세트의 적어도 일부 도전성 경로들은 상기 제 1 다이스 스택 내의 다이스에 명령 및/또는 어드레스 신호들의 전달을 가능하게 하는 구성요소들에 인터리빙되어 전기적으로 결합되며, 상기 도전성 경로들의 제 2 세트의 적어도 일부 도전성 경로들은 상기 제 2 스택 내의 다이스에 명령 및/또는 어드레스 신호들의 전달을 가능하게 하는 구성요소들에 인터리빙되어 전기적으로 결합되는 장치.
  7. 스택에 배치된 다이스로서, 상기 스택은 적어도 제 1 다이, 제 2 다이, 및 인터페이스 다이를 포함하는 상기 다이스; 및
    제 1 도전성 경로 및 제 2 도전성 경로를 포함하는 복수의 도전성 경로들로서, 상기 제 1 도전성 경로는 상기 제 2 다이를 통과하며 상기 제 1 다이의 제 1 회로 구성요소와 상기 인터페이스 다이의 제 1 회로 구성요소 사이에서 통신을 제공하고, 상기 제 2 도전성 경로는 상기 제 1 다이를 통과하며 상기 제 2 다이의 제 1 회로 구성요소와 상기 인터페이스 다이의 제 2 회로 구성요소 사이에서 통신을 제공하는 상기 복수의 도전성 경로들을 포함하는 장치.
  8. 청구항 7에 있어서,
    상기 복수의 도전성 경로들에 포함된 제 3 도전성 경로를 더 포함하며, 상기 제 3 도전성 경로는 상기 인터페이스 다이의 제 3 회로 구성요소에 상기 제 1 다이의 제 2 회로 구성요소 및 상기 제 2 다이의 제 2 회로 구성요소를 결합하는 장치.
  9. 청구항 7에 있어서,
    상기 복수의 도전성 경로들에 포함된 제 3 도전성 경로로서, 상기 인터페이스 다이의 제 3 회로 구성요소에 상기 제 1 다이의 제 2 회로 구성요소를 결합하는 상기 제 3 도전성 경로; 및
    복수의 도전성 경로들에 포함된 제 4 도전성 경로로서, 상기 인터페이스 다이의 제 4 회로 구성요소에 상기 제 2 다이의 제 2 회로 구성요소를 결합하는 상기 제 4 도전성 경로를 더 포함하는 장치.
  10. 청구항 7에 있어서, 상기 제 1 다이의 상기 제 1 회로 구성요소 및 상기 제 2 다이의 상기 제 1 회로 구성요소는 입력/출력(IO) 회로들을 포함하며, 상기 인터페이스 다이의 상기 제 1 회로 구성요소 및 상기 인터페이스 다이의 상기 제 2 회로 구성요소는 제어 회로들을 포함하는 장치.
  11. 청구항 8에 있어서, 상기 제 1 다이의 상기 제 2 회로 구성요소 및 상기 제 2 다이의 상기 제 2 회로 구성요소는 명령 회로들 및/또는 어드레스 회로들을 포함하며, 상기 제어 회로의 상기 제 3 회로 구성요소는 명령 회로 및/또는 어드레스 회로를 포함하는 장치.
  12. 청구항 7에 있어서, 상기 제 1 다이의 상기 제 1 회로 구성요소는 상기 인터페이스 다이의 상기 제 1 회로 구성요소와 통신함과 동시에 상기 제 2 다이의 상기 제 2 회로 구성요소는 상기 인터페이스 다이의 상기 제 2 회로 구성요소와 통신하도록 구성되는 장치.
  13. 청구항 7에 있어서, 상기 다이스 스택은 제 3 다이 및 제 4 다이를 포함하고, 상기 제 1 도전성 경로는 제 4 다이를 통과하며 상기 제 3 다이의 제 1 회로 구성요소, 상기 제 1 다이의 상기 제 1 회로 구성요소, 및 상기 인터페이스 다이의 제 1 제어 회로 사이에 통신을 제공하고, 상기 제 2 도전성 경로는 상기 제 3 다이를 통과하며 상기 제 4 다이의 제 1 회로 구성요소, 상기 제 2 다이의 상기 제 1 회로 구성요소, 및 상기 인터페이스 다이의 제 2 제어 회로 사이에 통신을 제공하는 장치.
  14. 청구항 7에 있어서, 상기 다이스 스택은 제 3 다이 및 제 4 다이를 포함하고, 상기 복수의 도전성 경로들에 포함된 제 3 도전성 경로는 상기 제 1 다이, 상기 제 2 다이 및 상기 제 4 다이를 통과하며 상기 인터페이스 다이의 제 3 회로 구성요소에 상기 제 3 다이의 제 1 회로 구성요소를 결합하고, 상기 복수의 도전성 경로들에 포함된 제 4 도전성 경로는 상기 제 1 다이,상기 제 2 다이 및 상기 제 3 다이를 통과하며 상기 인터페이스 다이의 제 4 회로 구성요소에 상기 제 4 다이의 제 1 회로 구성요소를 결합하는 장치.
  15. 청구항 14에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 도전성 경로들은 상기 인터페이스 다이 및 상기 제 1, 제 2, 제 3 및 제 4 다이의 복수의 메모리 볼트를 형성하도록 인터리빙되는 장치.
  16. 청구항 13에 있어서, 상기 제 1 도전성 경로, 상기 제 1 다이의 상기 제 1 회로 구성요소, 상기 제 3 다이의 상기 제 1 회로 구성요소 및 상기 제 1 제어 회로는 제 1 볼트를 형성하며, 상기 제 2 도전성 경로, 상기 제 2 다이의 상기 제 1 회로 구성요소, 상기 제 4 다이의 상기 제 1 회로 구성요소 및 상기 제 2 제어 회로는 제 2 볼트를 형성하는 장치.
  17. 청구항 13에 있어서,
    복수의 볼트들을 더 포함하며, 각 볼트는 상기 스택 내의 교차 다이스, 및 적어도 하나의 도전성 경로에 의해 상기 스택 내의 상기 교차 다이스에 통신 결합된 상기 인터페이스 다이의 하나 이상의 제어 회로들을 포함하는 장치.
  18. 청구항 14에 있어서, 상기 제 1 다이의 상기 제 1 회로 구성요소, 상기 제 2 다이의 상기 제 1 회로 구성요소, 상기 제 3 다이의 상기 제 1 회로 구성요소, 및 상기 제 4 다이의 상기 제 1 회로 구성요소는 명령 및/또는 어드레스 회로들을 각각 포함하며, 상기 제 1, 제 2, 제 3, 및 제 4 도전성 경로들은 인터리빙되는 장치.
  19. 청구항 9에 있어서, 상기 상기 제 1, 제 2, 제 3, 및 제 4 도전성 경로들은 인터리빙되는 장치.
  20. 복수의 스택들에 배치된 다이스로서, 각 스택은 공통 인터페이스 다이와 통신하도록 배치되며, 각 스택은 적어도 제 1 다이 및 제 2 다이를 포함하는 상기 다이스; 및
    복수의 도전성 경로들로서, 상기 복수의 도전성 경로들에 포함된 제 1 도전성 경로는 상기 제 2 다이를 통과하며 상기 인터페이스 다이에 상기 제 1 다이의 제 1 회로 구성요소를 결합하고, 상기 복수의 도전성 경로들에 포함된 제 2 도전성 경로는 상기 제 1 다이를 통과하며 상기 인터페이스 다이에 상기 제 2 다이의 제 1 회로 구성요소를 결합하는 상기 복수의 도전성 경로들을 포함하는 장치.
  21. 청구항 20에 있어서,
    상기 복수의 도전성 경로들에 포함되며 상기 인터페이스 다이에 상기 제 1 다이 및 상기 제 2 다이를 결합하는 제 3 도전성 경로를 더 포함하는 장치.
  22. 청구항 21에 있어서, 상기 제 3 도전성 경로는 상기 제 1 다이의 명령 회로 및/또는 어드레스 회로 및 상기 제 2 다이의 명령 회로 및/또는 어드레스 회로에 상기 인터페이스 다이의 명령 회로 및/또는 어드레스 회로를 결합하는 장치.
  23. 청구항 20에 있어서,
    상기 복수의 도전성 경로들에 포함되며 상기 제 1 다이의 명령 회로 및/또는 어드레스 회로에 상기 인터페이스 다이의 명령 회로 및/또는 어드레스 회로를 결합하도록 상기 제 2 다이를 통과하는 제 3 도전성 경로, 및
    상기 복수의 도전성 경로들에 포함되며 상기 제 2 다이의 명령 회로 및/또는 어드레스 회로에 상기 인터페이스 다이의 상기 명령 회로 및/또는 어드레스 회로를 결합하도록 상기 제 1 다이를 통과하는 제 4 도전성 경로를 더 포함하는 장치.
  24. 청구항 20에 있어서, 상기 제 1 도전성 경로 및 상기 제 2 도전성 경로가 상기 복수의 스택들 각각의 상기 제 1 다이 및 상기 제 2 다이 사이에서 인터리빙되는 장치.
  25. 청구항 21에 있어서, 상기 제 1 도전성 경로 및 상기 제 2 도전성 경로가 상기 복수의 스택들 각각의 상기 제 1 다이와 상기 제 2 다이 사이에서 인터리빙되며, 및 상기 제 3 도전성 경로는 인터리빙되지 않는 장치.
  26. 청구항 23에 있어서, 상기 제 3 도전성 경로 및 상기 제 4 도전성 경로가 상기 복수의 스택들 각각의 상기 제 1 다이 및 상기 제 2 다이 사이에서 인터리빙되는 장치.
  27. 청구항 26에 있어서, 상기 제 3 및 제 4 도전성 경로들은 상기 복수의 스택들 각각의 상기 제 1 및 제 2 다이에 동시 명령 및/또는 어드레스 시그널링을 가능하게 하는 장치.
  28. 인터페이스 다이 상의 제 1 위치에 위치된 제 1 다이스 스택으로서, 적어도 제 1 다이 및 제 2 다이를 포함하는 상기 다이스 스택; 및
    도전성 경로의 제 1 세트로서, 상기 인터페이스 다이의 제 1 제어 회로에 상기 제 1 다이의 제 1 회로 구성요소를 결합하는 제 1 도전성 경로, 상기 인터페이스 다이의 제 2 제어 회로에 상기 제 2 다이의 제 1 회로 구성요소를 결합하는 제 2 도전성 경로, 상기 인터페이스 다이의 제 1 어드레스 회로에 상기 제 1 다이의 어드레스 회로를 결합하는 제 3 도전성 경로, 및 상기 인터페이스 다이의 제 2 어드레스 회로에 상기 제 1 다이의 어드레스 회로를 결합하는 제 4 도전성 경로를 포함하는 상기 도전성 경로들의 제 1 세트를 포함하는 장치.
  29. 청구항 28에 있어서, 상기 제 1 도전성 경로는 상기 제 2 다이를 통과하고, 상기 제 2 도전성 경로는 상기 제 1 다이를 통과하고, 상기 제 3 도전성 경로는 상기 제 2 다이를 통과하며, 상기 제 4 도전성 경로는 상기 제 1 다이를 통과하는 장치.
  30. 청구항 28에 있어서,
    상기 인터페이스 다이 상의 제 2 위치에 위치된 제 2 다이스 스택으로서, 제 3 다이 및 제 4 다이를 포함하는 상기 제 2 다이스 스택; 및
    제 5 도전성 경로 및 제 6 도전성 경로를 포함하는 도전성 경로들의 제 2 세트로서, 상기 제 5 도전성 경로는 상기 인터페이스 다이의 제 3 제어 회로에 상기 제 3 다이의 제 1 회로 구성요소에 결합하며 상기 제 6 도전성 경로는 상기 인터페이스 다이의 제 4 제어 회로에 상기 제 4 다이의 제 1 회로 구성요소에 결합하는 상기 도전성 경로들의 제 2 세트를 더 포함하는 장치.
  31. 청구항 30에 있어서,
    상기 인터페이스 다이의 제 3 어드레스 회로에 상기 제 3 다이의 어드레스 회로 및 상기 제 4 다이의 어드레스 회로를 결합하도록 상기 제 2 도전성 경로들 세트에 포함된 제 7 도전성 경로를 더 포함하는 장치.
  32. 청구항 30에 있어서,
    상기 인터페이스 다이의 제 3 어드레스 회로와 상기 제 3 다이의 어드레스 회로를 결합하도록 상기 제 2 도전성 경로들 세트에 포함된 제 7 도전성 경로, 및
    상기 인터페이스 다이의 제 4 어드레스 회로와 상기 제 4 다이의 어드레스 회로를 결합하도록 상기 제 2 도전성 경로들 세트에 포함된 제 8 도전성 경로를 더 포함하는 장치.
  33. 인터페이스 다이 상에 제 1 다이를 위치시키는 단계; 및
    상기 제 1 다이의 제 1 도전성 경로와 상기 제 2 다이의 제 2 도전성 경로를 실질적으로 정렬하며, 상기 제 1 다이의 제 2 도전성 경로와 상기 제 2 다이의 제 1 도전성 경로를 실질적으로 정렬하도록 상기 제 1 다이를 갖는 스택에 제 2 다이를 배치하는 단계를 포함하는 방법.
  34. 청구항 33에 있어서,
    상기 제 3 다이의 제 1 도전성 경로와 상기 제 2 다이의 상기 제 2 도전성 경로 및 상기 제 1 다이의 상기 제 1 도전성 경로를 실질적으로 수직으로 정렬하며, 상기 제 3 다이의 제 2 도전성 경로와 상기 제 2 다이의 상기 제 1 도전성 경로 및 상기 제 1 다이의 상기 제 2 도전성 경로를 실질적으로 수직으로 정렬하도록 상기 제 1 다이 및 상기 제 2 다이를 갖는 상기 스택에 제 3 다이를 배치하는 단계를 더 포함하는 방법.
  35. 청구항 33에 있어서, 상기 제 2 다이를 배치하는 단계는 상기 스택에 상기 제 2 다이를 배치하기 전에 축 주위에서 상기 제 2 다이를 회전시키는 단계를 포함하는 방법.
  36. 청구항 35에 있어서,
    상기 제 1 다이 및 제 2 다이와 정렬하여 그리고 상기 제 1 다이와 유사한 방위에 대하여 상기 제 1 다이 및 상기 제 2 다이를 갖는 상기 스택에 제 3 다이를 배치하는 단계를 더 포함하는 방법.
  37. 청구항 36에 있어서,
    상기 제 1 다이, 상기 제 2 다이, 및 상기 제 3 다이를 갖는 상기 스택에 제 4 다이를 배치하는 단계를 더 포함하고, 상기 제 1 및 제 3 다이는 제 1 유사한 방위를 가지며, 및 상기 제 2 및 제 4 다이는 상기 제 1 및 제 3 다이의 상기 제 1 유사한 방위와 다른 제 2 유사한 방위를 갖는 방법.
  38. 인터페이스 다이 상의 제 1 위치에 제 1 다이스 스택을 위치시키는 단계; 및
    상기 제 1 다이스 스택 및 상기 제 2 다이스 스택과 동시 통신들을 가능하게 할 수 있도록 상기 인터페이스 다이가 구성될 수 있도록 상기 인터페이스 다이 상의 제 2 위치에 제 2 다이스 스택을 위치시키는 단계를 포함하는 방법.
  39. 청구항 38에 있어서,
    상기 인터페이스 다이 상의 제 3 위치에 제 3 다이스 스택을 위치시키는 단계; 및
    상기 제 1 다이스 스택, 상기 제 2 다이스 스택, 상기 제 3 다이스 스택, 및 상기 제 4 다이스 스택과 동시 통신들을 가능하게 할 수 있도록 상기 인터페이스 다이가 구성될 수 있도록 상기 인터페이스 다이 상의 제 4 위치에 제 4 다이스 스택을 위치시키는 단계를 더 포함하는 방법.
  40. 제 1 다이와 인터페이스 다이의 제 1 제어 회로 사이에서, 그리고 제 2 다이와 상기 인터페이스 다이의 제 2 제어 회로 사이에서 동시 통신들을 수행하는 단계를 포함하는 방법.
  41. 청구항 40에 있어서,
    상기 인터페이스 다이의 공통 제어 회로를 이용하여 상기 제 1 다이와 상기 제 2 다이와 통신하는 단계를 더 포함하는 방법.
  42. 청구항 40에 있어서,
    제 3 다이와 상기 인터페이스 다이의 제 3 제어 회로 사이에서, 그리고 제 4 다이와 상기 인터페이스 다이의 제 4 제어 회로 사이에서 동시 통신을 수행하는 단계를 더 포함하는 방법.
  43. 청구항 42에 있어서,
    상기 제 1, 제 2, 제 3, 및 제 4 다이스와 상기 인터페이스 다이 사이에서 동시 통신을 수행하는 단계를 더 포함하는 방법.
  44. 청구항 42에 있어서,
    상기 제 1 및 제 3 다이스와 상기 인터페이스 다이 사이에서 동시 통신을 수행하는 단계, 및 상기 제 2 및 제 4 다이스 및 상기 인터페이스 다이 사이에서 통신을 수행하는 단계를 더 포함하는 방법.
  45. 청구항 44에 있어서, 상기 제 1 및 제 3 다이스와 상기 인터페이스 다이 사이의 상기 동시 통신은 상기 제 2 및 제 4 다이스와 상기 인터페이스 다이 사이의 상기 동시 통시 전에 또는 후에 발생하는 방법.
  46. 프로세서를 이용하여, 제 1 도전성 경로를 이용한 스택의 홀수 다이스에 통신들의 제 1 세트를 수행하는 단계; 및
    상기 프로세서를 이용하여, 제 2 도전성 경로를 이용한 상기 스택에서 짝수 다이스에 통신들의 제 2 세트를 수행하는 단계로서, 상기 제 1 및 제 2 도전성 경로들은 인터리빙되어 상기 프로세서에 연결되는 단계를 포함하는 방법.
  47. 청구항 46에 있어서, 상기 제 1 통신들 세트 및 상기 제 2 통신들 세트는 동시에 수행되는 방법.
  48. 청구항 46에 있어서, 상기 제 1 통신들 세트는 상기 제 2 통신들 세트를 수행하기 전에 또는 후에 수행되는 방법.
  49. 청구항 46에 있어서, 상기 제 1 통신들 세트 및 상기 제 2 통신들 세트는 어드레스 신호들 및/또는 명령 신호들을 포함하는 방법.
  50. 청구항 46에 있어서, 상기 제 1 통신들 세트 및 상기 제 2 통신들 세트는 메모리 정보를 포함하는 방법.
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