JPH03104097A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03104097A JPH03104097A JP1240957A JP24095789A JPH03104097A JP H03104097 A JPH03104097 A JP H03104097A JP 1240957 A JP1240957 A JP 1240957A JP 24095789 A JP24095789 A JP 24095789A JP H03104097 A JPH03104097 A JP H03104097A
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- memory
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000015654 memory Effects 0.000 claims abstract description 71
- 230000002950 deficient Effects 0.000 claims description 29
- 230000007547 defect Effects 0.000 description 32
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置、特に、その冗長回路に関し
、 冗長回路が複数個あるときに、１つの冗長回路に欠陥が
ある場合には、プログラム後であっても、該１つの冗長
回路を使用禁止状態にすることができる半導体記憶装置
を提供することを目的とし、第１メモリ部と、及び、該
第１メモリ部の不良時に使用される冗長回路と、を含み
、前記冗長回路は、第２メモリ部と、該第２メモリ部が
未使用状態であるか使用状態であるかを記憶する状態記
憶部と、前記第１メモリ部の不良アドレスを記憶するア
ドレス記憶部と、及び、前記状態記憶部が使用状態を示
すときに前記アドレス記憶部からの記憶アドレスと入力
アドレスとを比較して両者が一致した場合にのみ第１メ
モリの代わりに第２メモリをアクセスさせる比較回路と
、を備える半導体記憶装置において、前記冗長回路は、
複数個設けられており、各冗長回路において、状態記憶
部は、第２メモリ部の未使用状態及び使用状態に加えて
使用禁止状態を記憶し、比較回路は、状態記憶部が使用
禁止状態を示すときにはアドレス記憶部からの記憶アド
レスと入力アドレスとの一致、不一致にかかわらず第２
メモリのアクセスが禁止されるように構成する。
、 冗長回路が複数個あるときに、１つの冗長回路に欠陥が
ある場合には、プログラム後であっても、該１つの冗長
回路を使用禁止状態にすることができる半導体記憶装置
を提供することを目的とし、第１メモリ部と、及び、該
第１メモリ部の不良時に使用される冗長回路と、を含み
、前記冗長回路は、第２メモリ部と、該第２メモリ部が
未使用状態であるか使用状態であるかを記憶する状態記
憶部と、前記第１メモリ部の不良アドレスを記憶するア
ドレス記憶部と、及び、前記状態記憶部が使用状態を示
すときに前記アドレス記憶部からの記憶アドレスと入力
アドレスとを比較して両者が一致した場合にのみ第１メ
モリの代わりに第２メモリをアクセスさせる比較回路と
、を備える半導体記憶装置において、前記冗長回路は、
複数個設けられており、各冗長回路において、状態記憶
部は、第２メモリ部の未使用状態及び使用状態に加えて
使用禁止状態を記憶し、比較回路は、状態記憶部が使用
禁止状態を示すときにはアドレス記憶部からの記憶アド
レスと入力アドレスとの一致、不一致にかかわらず第２
メモリのアクセスが禁止されるように構成する。
本発明は、半導体記憶装置、特に、その冗長回路に関す
るものである。
るものである。
近年、半導体記憶装置においては、歩留りを向上させる
ために冗長回路を内蔵することが要求されており、ＦＲ
ＯＭやマスクＲＯＭにおいても冗長回路を内蔵させる必
要性が高まっている。
ために冗長回路を内蔵することが要求されており、ＦＲ
ＯＭやマスクＲＯＭにおいても冗長回路を内蔵させる必
要性が高まっている。
なお、マスクＲＯＭの場合には、冗長回路としてスペア
セルを使用することは不可能であるので、ＦＲＯＭをス
ペアセルの代わりに使用している。
セルを使用することは不可能であるので、ＦＲＯＭをス
ペアセルの代わりに使用している。
この冗長回路は、本体セルの不良時に使用されるもので
あり、冗長回路を複数個設けると、歩留りが更に向上す
ることが期待される。そこで、例として、冗長回路を２
個設ける場合について考える。
あり、冗長回路を複数個設けると、歩留りが更に向上す
ることが期待される。そこで、例として、冗長回路を２
個設ける場合について考える。
このように２個の冗長回路を設けると、本体セルに１個
の欠陥がある場合及び本体セルに２個の欠陥がある場合
に、冗長回路により装置を救済し、これにより、半導体
記憶装置を良品にすることができる。すなわち、本体セ
ルに結果がない場合には２個の冗長回路はどちらも未使
用状態にされ、本体セルに１個の欠陥がある場合には一
方の冗長回路が使用状態にされるとともに他方の冗長回
路が未使用状態にされ、本体セルに２個の欠陥がある場
合には、２個の冗長回路はどちらも使用状態にされ、こ
れにより、いずれの場合にも、半導体記憶装置は良品に
される。
の欠陥がある場合及び本体セルに２個の欠陥がある場合
に、冗長回路により装置を救済し、これにより、半導体
記憶装置を良品にすることができる。すなわち、本体セ
ルに結果がない場合には２個の冗長回路はどちらも未使
用状態にされ、本体セルに１個の欠陥がある場合には一
方の冗長回路が使用状態にされるとともに他方の冗長回
路が未使用状態にされ、本体セルに２個の欠陥がある場
合には、２個の冗長回路はどちらも使用状態にされ、こ
れにより、いずれの場合にも、半導体記憶装置は良品に
される。
ところで、欠陥はランダムに発生するので、本体セルに
欠陥が生じる場合だけでなく、冗長回路に欠陥が生じる
場合がある。このように冗長回路に欠陥がある場合に、
本体セルに欠陥がなければ冗長回路は使用されないので
問題にならないが、本体セルに欠陥があると、冗長回路
（これには欠陥がある）を使用することになるので、問
題になる。このような場合に、前述のように、冗長回路
を２個設けている場合には、たとえ一方の冗長回路に欠
陥があったとしても他方の冗長回路に欠陥がなければ、
問題にならない。
欠陥が生じる場合だけでなく、冗長回路に欠陥が生じる
場合がある。このように冗長回路に欠陥がある場合に、
本体セルに欠陥がなければ冗長回路は使用されないので
問題にならないが、本体セルに欠陥があると、冗長回路
（これには欠陥がある）を使用することになるので、問
題になる。このような場合に、前述のように、冗長回路
を２個設けている場合には、たとえ一方の冗長回路に欠
陥があったとしても他方の冗長回路に欠陥がなければ、
問題にならない。
しかしながら、本体セルの欠陥時に、欠陥のある一方の
冗長回路を使用し、欠陥のない他方の冗長回路を使用し
ない場合には、本体セルの欠陥は除去されず、装置は不
良品になってしまう。
冗長回路を使用し、欠陥のない他方の冗長回路を使用し
ない場合には、本体セルの欠陥は除去されず、装置は不
良品になってしまう。
そこで、冗長回路に欠陥がある場合には該冗長回路の使
用を禁止し、欠陥のない冗長回路を使用することが望ま
れている。
用を禁止し、欠陥のない冗長回路を使用することが望ま
れている。
第７図には、冗長回路を有する半導体記憶装置の全体構
成が示されている。
成が示されている。
第７図において、アドレス信号１０は、アドレスバッフ
ァ１２に供給され、該アドレスバッファ１２からの行ア
ドレス信号１４及び列アドレス信号１６は、それぞれ、
行デコーダ１８、列デコーダ２０に供給され、該行デコ
ーダ１８及び列デコーダ２０により、本体セル２２がア
クセスされる。
ァ１２に供給され、該アドレスバッファ１２からの行ア
ドレス信号１４及び列アドレス信号１６は、それぞれ、
行デコーダ１８、列デコーダ２０に供給され、該行デコ
ーダ１８及び列デコーダ２０により、本体セル２２がア
クセスされる。
アクセスされた本体セル２２の内容は、行デコーダ１８
及び列デコーダ２ｏを介して、続出書込回路２４に供給
される。なお、符号２６、２８は、それぞれ、入出力バ
ッファ、入出力信号を示す。
及び列デコーダ２ｏを介して、続出書込回路２４に供給
される。なお、符号２６、２８は、それぞれ、入出力バ
ッファ、入出力信号を示す。
前記本体セル２２に欠陥がある場合に、装置を救済する
ために、冗長回路が設けられており、第７図においては
、行用冗長回路３０及び列用冗長回路３２が設けられて
いる。
ために、冗長回路が設けられており、第７図においては
、行用冗長回路３０及び列用冗長回路３２が設けられて
いる。
行川冗長回路３０について説明すると、スペアセル（行
）３４が未使用状態であるか使用状態であるかは、状態
記憶部３６により記憶され、本体セル２２の欠陥を含む
行アドレスすなわち不良アドレスは、不良アドレス記憶
部３８に記憶されている。そして、比較回路４０は、状
態記憶部３８がスペアセル３４の使用状態を示すときに
、アドレス記憶部３８からの記憶アドレスと入力アドレ
ス（行アドレス信号１４）とを比較して両者が一致した
場合にのみ、本体セル２２の代わりにスベアセル３４を
アクセスさせる。なお、列用冗長回路３２は、行用冗長
回路３０と同様の構威であり、スペアセル（列）４２、
状態記憶部４４、不良アドレス記憶部４６、及び、比較
回路４８を有する。
）３４が未使用状態であるか使用状態であるかは、状態
記憶部３６により記憶され、本体セル２２の欠陥を含む
行アドレスすなわち不良アドレスは、不良アドレス記憶
部３８に記憶されている。そして、比較回路４０は、状
態記憶部３８がスペアセル３４の使用状態を示すときに
、アドレス記憶部３８からの記憶アドレスと入力アドレ
ス（行アドレス信号１４）とを比較して両者が一致した
場合にのみ、本体セル２２の代わりにスベアセル３４を
アクセスさせる。なお、列用冗長回路３２は、行用冗長
回路３０と同様の構威であり、スペアセル（列）４２、
状態記憶部４４、不良アドレス記憶部４６、及び、比較
回路４８を有する。
次に、第８図には、従来の冗長回路が簡略化して示され
、第９図には、その作用が示されている。
、第９図には、その作用が示されている。
第８図において、冗長回路５０は、前述のように、スペ
アセル５２、状態記憶部５４、アドレス記憶部５６、及
び、比較回路５８を含む。なお、符号６０は、本体セル
を示す。
アセル５２、状態記憶部５４、アドレス記憶部５６、及
び、比較回路５８を含む。なお、符号６０は、本体セル
を示す。
第８、９図において、状態記憶部５４がスペアセル５２
の未使用状態なすわち“ＯＲレベルを示すときには、比
較回路５８からの比較信号６４は、アドレス記憶部５６
からの記憶アドレスとアドレス信号６２の入力アドレス
との一致、不一致にかかわらず、不一致すなわち１０”
レベルを示し、これにより、本体セル６０がアクセスさ
れる。
の未使用状態なすわち“ＯＲレベルを示すときには、比
較回路５８からの比較信号６４は、アドレス記憶部５６
からの記憶アドレスとアドレス信号６２の入力アドレス
との一致、不一致にかかわらず、不一致すなわち１０”
レベルを示し、これにより、本体セル６０がアクセスさ
れる。
また、状態記憶部５４がスペアセル５２の使用状態すな
わち１１′レベルを示すときには、比較回路５８からの
比較信号６４は、記憶アドレスと入力アドレスとの一致
、不一致により異なる。すなわち、記憶アドレスと入力
アドレスとが不一致の場合には、比較信号６４は、不一
致すなわち“０″レベルを示し、これにより、本体セル
６０がアクセスされ、一方、記憶アドレスと入力アドレ
スとが一致する場合には、比較信号６４は、一致すなわ
ち“１”レベルを示し、これにより、スペアセル５２が
アクセスされる。
わち１１′レベルを示すときには、比較回路５８からの
比較信号６４は、記憶アドレスと入力アドレスとの一致
、不一致により異なる。すなわち、記憶アドレスと入力
アドレスとが不一致の場合には、比較信号６４は、不一
致すなわち“０″レベルを示し、これにより、本体セル
６０がアクセスされ、一方、記憶アドレスと入力アドレ
スとが一致する場合には、比較信号６４は、一致すなわ
ち“１”レベルを示し、これにより、スペアセル５２が
アクセスされる。
上記のような冗長回路がＤ Ｒ Ａ Ｍ， Ｓ Ｒ Ａ
Ｍ，ＥＰＲＯＭ等の消去可能な素子により構成される
場合には、検査用データを冗長回路に書き込み、検査に
より冗長回路に欠陥があることが判明したときに、該冗
長回路の検査用データを消去することができ、問題にな
らない。すなわち、この場合には、冗長回路（そのスペ
アセル）を検査し、冗長回路に欠陥があることが判明し
たときには、該冗長回路を使用しないように処理するこ
とが可能である。
Ｍ，ＥＰＲＯＭ等の消去可能な素子により構成される
場合には、検査用データを冗長回路に書き込み、検査に
より冗長回路に欠陥があることが判明したときに、該冗
長回路の検査用データを消去することができ、問題にな
らない。すなわち、この場合には、冗長回路（そのスペ
アセル）を検査し、冗長回路に欠陥があることが判明し
たときには、該冗長回路を使用しないように処理するこ
とが可能である。
ところが、冗長回路がＦＲＯＭ，マスクＲＯＭ等の消去
不能な素子により構或される場合には、検査により冗長
回路に欠陥があるか否かを調べることができない。なぜ
ならば、検査用データを冗長回路（そのスペアセル）に
書き込むと、該検査用データを冗長回路から消去するこ
とができず、このため、冗長回路に本来書き込むべきデ
ータを書き込むことができなくなるからである。
不能な素子により構或される場合には、検査により冗長
回路に欠陥があるか否かを調べることができない。なぜ
ならば、検査用データを冗長回路（そのスペアセル）に
書き込むと、該検査用データを冗長回路から消去するこ
とができず、このため、冗長回路に本来書き込むべきデ
ータを書き込むことができなくなるからである。
また、冗長回路において、アドレス記憶部、状態記憶部
は、ＰＲＯＭにより構成されている。そして、これらの
アドレス記憶部、状態記憶部は、消去／書換不能なＦＲ
ＯＭにより構威されたり、消去／書換可能なＦＲＯＭで
構成されていても該消去／書換が不可能なようになって
いる。前者の例としては、ヒューズ切断型のＦＲＯＭが
あり、後者の例としては、ＥＦＲＯＭの記憶素子を用い
る場合に該ＥＰＲＯＭに光が当たらないようにしたもの
がある。このように消去／書換不能なＦＲＯＭを用いる
理由としては、実際に冗長回路を使用する際に、アドレ
ス記憶部、状態記憶部の内容が書き換わると、置き換え
られるべき行／列が欠陥を含む行／列から異なってしま
い、欠陥を含む行／列がアクセスされ、誤動作するおそ
れがあり、このような事態を防止するためである。
は、ＰＲＯＭにより構成されている。そして、これらの
アドレス記憶部、状態記憶部は、消去／書換不能なＦＲ
ＯＭにより構威されたり、消去／書換可能なＦＲＯＭで
構成されていても該消去／書換が不可能なようになって
いる。前者の例としては、ヒューズ切断型のＦＲＯＭが
あり、後者の例としては、ＥＦＲＯＭの記憶素子を用い
る場合に該ＥＰＲＯＭに光が当たらないようにしたもの
がある。このように消去／書換不能なＦＲＯＭを用いる
理由としては、実際に冗長回路を使用する際に、アドレ
ス記憶部、状態記憶部の内容が書き換わると、置き換え
られるべき行／列が欠陥を含む行／列から異なってしま
い、欠陥を含む行／列がアクセスされ、誤動作するおそ
れがあり、このような事態を防止するためである。
以上のように、冗長回路（そのスペアセル）に消去不能
な素子が用いられている場合には、冗長回路に検査用デ
ータを書き込んで該冗長回路を検査することができない
。ところで、近年、冗長回路を複数個、例えば２個設け
る場合があり、このようなときには、一方の冗長回路に
欠陥があっても、他方の冗長回路に欠陥がない場合には
、該他方の冗長回路を使用することにより、半導体記憶
装置が良品にされる。しかしながら、前述したように、
冗長回路に検査用データを書き込んで該冗長回路を検査
することができないので、２個の冗長回路（一方は欠陥
あり他方は欠陥なし）を使用する場合に、いずれの冗長
回路に欠陥がないかを検査することができず、欠陥のあ
る一方の冗長回路が選択される場合がある。このような
場合には、本体セルの欠陥が除去されず、このため、欠
陥のない他方の冗長回路が存在するにもかかわらず、半
導体記憶装置は、不良品になってしまい、歩留りが低下
する。
な素子が用いられている場合には、冗長回路に検査用デ
ータを書き込んで該冗長回路を検査することができない
。ところで、近年、冗長回路を複数個、例えば２個設け
る場合があり、このようなときには、一方の冗長回路に
欠陥があっても、他方の冗長回路に欠陥がない場合には
、該他方の冗長回路を使用することにより、半導体記憶
装置が良品にされる。しかしながら、前述したように、
冗長回路に検査用データを書き込んで該冗長回路を検査
することができないので、２個の冗長回路（一方は欠陥
あり他方は欠陥なし）を使用する場合に、いずれの冗長
回路に欠陥がないかを検査することができず、欠陥のあ
る一方の冗長回路が選択される場合がある。このような
場合には、本体セルの欠陥が除去されず、このため、欠
陥のない他方の冗長回路が存在するにもかかわらず、半
導体記憶装置は、不良品になってしまい、歩留りが低下
する。
本発明の目的は、冗長回路が複数個あるときに、１つの
冗長回路に欠陥がある場合には、プログラム後であって
も、該１つの冗長回路を使用禁止状態にすることができ
る半導体記憶装置を提供することにある。
冗長回路に欠陥がある場合には、プログラム後であって
も、該１つの冗長回路を使用禁止状態にすることができ
る半導体記憶装置を提供することにある。
本発明は、第１メモリ部８０と、及び、該第１メモリ部
８ｂの不良時に使用される冗長回路７ｏと、を含み、前
記冗長回路７０は、第２メモリ部７２と、該第２メモリ
部７２が未使用状態であるか使用状態であるかを記憶す
る状態記憶部７４と、前記第１メモリ部８０の不良アド
レスを記憶するアドレス記憶部７６と、及び、前記状態
記憶部７５が使用状態を示すときに前記アドレス記憶部
７６からの記憶アドレスと入力アドレスとを比較して両
者が一致した場合にのみ第１メモリ部８ｏの代わりに第
２メモリ部７２をアクセスさせる比較回路７８と、を備
える半導体記憶装置において、前記冗長回路７０は、複
数個設けられており、各冗長回路７０において、状態記
憶部７４は、第２メモリ部７２の未使用状態及び使用状
態に加えて使用禁止状態を記憶し、比較回路７８は、状
態記憶部７４が使用禁止状態を示すときにはアドレス記
憶部７５からの記憶アドレスと入力アドレスとの一致、
不一致にかかわらず第２メモリ部７２のアクセスが禁止
されるように構成されていることを特徴とする。
８ｂの不良時に使用される冗長回路７ｏと、を含み、前
記冗長回路７０は、第２メモリ部７２と、該第２メモリ
部７２が未使用状態であるか使用状態であるかを記憶す
る状態記憶部７４と、前記第１メモリ部８０の不良アド
レスを記憶するアドレス記憶部７６と、及び、前記状態
記憶部７５が使用状態を示すときに前記アドレス記憶部
７６からの記憶アドレスと入力アドレスとを比較して両
者が一致した場合にのみ第１メモリ部８ｏの代わりに第
２メモリ部７２をアクセスさせる比較回路７８と、を備
える半導体記憶装置において、前記冗長回路７０は、複
数個設けられており、各冗長回路７０において、状態記
憶部７４は、第２メモリ部７２の未使用状態及び使用状
態に加えて使用禁止状態を記憶し、比較回路７８は、状
態記憶部７４が使用禁止状態を示すときにはアドレス記
憶部７５からの記憶アドレスと入力アドレスとの一致、
不一致にかかわらず第２メモリ部７２のアクセスが禁止
されるように構成されていることを特徴とする。
本発明の作用について説明する。各冗長回路７０おいて
、第２メモリ部（スペアセル）７２に本来書き込むべき
データを書き込み（プログラムする）、この状態で、第
２メモリ部７２の検査を行い、該第２メモリ部７２に欠
陥がある場合には、プログラム後であっても、状態記憶
部７４は、第２メモリ部７２が使用禁止状態であること
を記憶する。この場合には、記憶アドレスと入力アドレ
スとの一致、不一致にかかわらず、欠陥のある第２メモ
リ部７２のアクセスが禁止される。そして、他の冗長回
路８２が欠陥のない第２メモリ部（スペアセル）８８を
有している場合には、記憶アドレスと入力アドレスとが
一致したときにこの欠陥のない第２メモリ部８８がアク
セスされる。
、第２メモリ部（スペアセル）７２に本来書き込むべき
データを書き込み（プログラムする）、この状態で、第
２メモリ部７２の検査を行い、該第２メモリ部７２に欠
陥がある場合には、プログラム後であっても、状態記憶
部７４は、第２メモリ部７２が使用禁止状態であること
を記憶する。この場合には、記憶アドレスと入力アドレ
スとの一致、不一致にかかわらず、欠陥のある第２メモ
リ部７２のアクセスが禁止される。そして、他の冗長回
路８２が欠陥のない第２メモリ部（スペアセル）８８を
有している場合には、記憶アドレスと入力アドレスとが
一致したときにこの欠陥のない第２メモリ部８８がアク
セスされる。
以下、図面に基づいて本発明の好適な実施例を説明する
。
。
第１、２図に基づいて、本発明の原理による冗長回路に
ついて説明する。
ついて説明する。
第１図において、冗長回路７０は、第２メモリとしての
スペアセル７２、状態記憶部７４、アドレス記憶部７６
、及び、比較回路７８を含む。なお、符号８０は、第１
メモリとしての本体セルを示す。そして、冗長回路７０
に加え、更に、他の冗長回路８２が設けられ、該他の冗
長回路８２は、冗長回路７０と同様の構成である。
スペアセル７２、状態記憶部７４、アドレス記憶部７６
、及び、比較回路７８を含む。なお、符号８０は、第１
メモリとしての本体セルを示す。そして、冗長回路７０
に加え、更に、他の冗長回路８２が設けられ、該他の冗
長回路８２は、冗長回路７０と同様の構成である。
そして、冗長回路７０において、状態記憶部７４がスペ
アセル７２の未使用状態すなわち“０”レベルを示すと
きには、比較回路７８からの比較信号８６は、アドレス
記憶部７６からの記憶アドレスとアドレス信号８４の入
力アドレスとの一致、不一致にかかわらず、不一致すな
わち“０”レベルを示し、これにより、本体セル８ｏが
アクセスされる。
アセル７２の未使用状態すなわち“０”レベルを示すと
きには、比較回路７８からの比較信号８６は、アドレス
記憶部７６からの記憶アドレスとアドレス信号８４の入
力アドレスとの一致、不一致にかかわらず、不一致すな
わち“０”レベルを示し、これにより、本体セル８ｏが
アクセスされる。
また、状態記憶部７４がスペアセル７２の使用状態すな
わち“１”レベルを示すときには、比較回路７８からの
比較信号８６は、記憶アドレスと入力アドレスとの一致
、不一致により異なる。すなわち、記憶アドレスと入力
アドレスとが不一致の場合には、比較信号８６は、不一
致すなわち″Ｏ”レベルを示し、これにより、本体セル
８０がアクセスされ、一方、記憶アドレスと入力アドレ
スとが一致する場合には、比較信号８６は、一致すなわ
ち０″レベルを示し、これにより、スペアセル７２がア
クセスされる。
わち“１”レベルを示すときには、比較回路７８からの
比較信号８６は、記憶アドレスと入力アドレスとの一致
、不一致により異なる。すなわち、記憶アドレスと入力
アドレスとが不一致の場合には、比較信号８６は、不一
致すなわち″Ｏ”レベルを示し、これにより、本体セル
８０がアクセスされ、一方、記憶アドレスと入力アドレ
スとが一致する場合には、比較信号８６は、一致すなわ
ち０″レベルを示し、これにより、スペアセル７２がア
クセスされる。
また、状態記憶部７４がスペアセル７２の欠陥により該
スペアセル７２の使用禁止状態すなわち“０”レベルを
示すときには、比較回路７８からの比較信号８６は、記
憶アドレスと入力アドレスとの一致、不一致にかかわら
ず、不一致すなわち″０”レベルを示し、これにより、
スペアセル７２のアクセスが禁止される。そして、他の
冗長回路８２が欠陥のないスペアセル８８を有している
場合には、記憶アドレスと入力アドレスとが一致したと
きに、この欠陥のないスペアセル８８がアクセスされる
。
スペアセル７２の使用禁止状態すなわち“０”レベルを
示すときには、比較回路７８からの比較信号８６は、記
憶アドレスと入力アドレスとの一致、不一致にかかわら
ず、不一致すなわち″０”レベルを示し、これにより、
スペアセル７２のアクセスが禁止される。そして、他の
冗長回路８２が欠陥のないスペアセル８８を有している
場合には、記憶アドレスと入力アドレスとが一致したと
きに、この欠陥のないスペアセル８８がアクセスされる
。
次に、第３図には、本発明の第１実施例による冗長回路
が示され、第４図には、その作用が示されている。
が示され、第４図には、その作用が示されている。
第３図において、状態記憶部７４は、ＦＲＯＭから構成
されるメモリ（Ａ）９０−１、メモリ（Ｂ）９０−２、
及び、インバータ９１を含み、アドレス記憶部７６は、
ＦＲＯＭから構成されるメモリ（１）９２−１、メモリ
（２）９２−２、メモリ（３）９２−３、及びメモリ（
４）９２−４を含む。なお、第３図においては、簡単化
のために、４ビット分のメモリが示されている。
されるメモリ（Ａ）９０−１、メモリ（Ｂ）９０−２、
及び、インバータ９１を含み、アドレス記憶部７６は、
ＦＲＯＭから構成されるメモリ（１）９２−１、メモリ
（２）９２−２、メモリ（３）９２−３、及びメモリ（
４）９２−４を含む。なお、第３図においては、簡単化
のために、４ビット分のメモリが示されている。
比較回路７８は、排他的オアゲート（ＥＯＲ）９４−１
、９４−２、９４−３、９４−４及び、アンドゲート９
６、９８を含み、排他的オアゲー｝９４−１〜９４−４
は、その一方の人力端がメモリ９２−１〜９２−４に接
続され、その他方の入力端には、入力アドレス８４−１
〜８４−４がインバータ１００−１〜１００−４を介し
て供給される。
、９４−２、９４−３、９４−４及び、アンドゲート９
６、９８を含み、排他的オアゲー｝９４−１〜９４−４
は、その一方の人力端がメモリ９２−１〜９２−４に接
続され、その他方の入力端には、入力アドレス８４−１
〜８４−４がインバータ１００−１〜１００−４を介し
て供給される。
そして、状態記憶部７４がスペアセル７２（第１図参照
）の未使用状態を示すときには、メモリ９０−１、９０
−２は、ともに“Ｏ”レベルであるので、比較回路７８
において、アンドゲート９８は、その人力端９８ａが“
０”レベルである。
）の未使用状態を示すときには、メモリ９０−１、９０
−２は、ともに“Ｏ”レベルであるので、比較回路７８
において、アンドゲート９８は、その人力端９８ａが“
０”レベルである。
従って、アドス記憶部７６からの記憶アドレス１０２−
１〜１０２−４とアドレス信号８４の入力アドレス８４
−１〜８４−４との比較結果にかかわらず、アンドゲー
ト９８からの比較信号８６は、不一致すなわち″０”レ
ベルを示し、これにより、本体セル８０（第１図参照）
がアクセスされる。
１〜１０２−４とアドレス信号８４の入力アドレス８４
−１〜８４−４との比較結果にかかわらず、アンドゲー
ト９８からの比較信号８６は、不一致すなわち″０”レ
ベルを示し、これにより、本体セル８０（第１図参照）
がアクセスされる。
また、状態記憶部７４が使用状態を示すときには、メモ
リ９０−■がプログラムされ“１″レベルを示すので、
比較回路７８において、アンドゲート９８は、その人力
端９８ａ及び９８ｂが１１”レベルになり、該アンドゲ
ート９８は、オン作動可能状態になる。そして、アント
ゲート９８からの比較信号８６は、記憶アドレスと入力
アドレスとの一致、不一致により異なる。すなわち、ア
ドレス記憶部７６のメモリ９２−ｌ〜９２−４からの記
憶アドレス１０２−１〜１０２−４とアドレス信号８４
の入力アドレス８４−１〜８４−４とが１つでも不一致
の場合には、アンドゲ一ト９４からの出力すなわちアン
ドゲート９８の入力端９８ｃが“０”レベルであるので
、該アンドゲート９８からの比較信号８６は、不一致す
なわち″Ｏ′レベルを示し、これにより、本体セル８０
がアクセスされる。一方、記憶アドレス１０２−１〜１
０２−４と入力アドレス８４−１〜８４−４とが全て一
致する場合には、アンドゲート９６からの出力すなわち
アンドゲート９８の入力端９８ｃが“１′レベルである
ので、該アンドゲート９８からの比較信号８６は、一致
すなわち“１”レベルを示し、これにより、スペアセル
７２がアクセスされる。
リ９０−■がプログラムされ“１″レベルを示すので、
比較回路７８において、アンドゲート９８は、その人力
端９８ａ及び９８ｂが１１”レベルになり、該アンドゲ
ート９８は、オン作動可能状態になる。そして、アント
ゲート９８からの比較信号８６は、記憶アドレスと入力
アドレスとの一致、不一致により異なる。すなわち、ア
ドレス記憶部７６のメモリ９２−ｌ〜９２−４からの記
憶アドレス１０２−１〜１０２−４とアドレス信号８４
の入力アドレス８４−１〜８４−４とが１つでも不一致
の場合には、アンドゲ一ト９４からの出力すなわちアン
ドゲート９８の入力端９８ｃが“０”レベルであるので
、該アンドゲート９８からの比較信号８６は、不一致す
なわち″Ｏ′レベルを示し、これにより、本体セル８０
がアクセスされる。一方、記憶アドレス１０２−１〜１
０２−４と入力アドレス８４−１〜８４−４とが全て一
致する場合には、アンドゲート９６からの出力すなわち
アンドゲート９８の入力端９８ｃが“１′レベルである
ので、該アンドゲート９８からの比較信号８６は、一致
すなわち“１”レベルを示し、これにより、スペアセル
７２がアクセスされる。
また、状態記憶部７４がスペアセル７２の欠陥により該
スペアセル７２の使用禁止状態を示すときには、メモリ
９０−１のプログラム後であっても（メモリ９０−１が
“ｌ”レベル）、メモリ９０−２がプログラムされて“
１”レベルを示すので、比較回路７８において、アンド
ゲート９８は、その入力端９８ｂが“０”レベルである
。従って、状態記憶部７４内のメモリ９０−１からの出
力“ｌ＃レベルであっても、また、記憶アドレス１０２
−１〜１０２−４と入力アドレス８４−１〜８４−４と
の比較結果にかかわらず、アンドゲート９８からの比較
信号８６は、不一致すなわち“０”レベルを示し、これ
により、スペアセル７２のアクセスが禁止される。そし
て、他の冗長回路８２（第１図参照）が欠陥のないスペ
アセル８８を有している場合には、該他の冗長回路８２
において、記憶アドレスと入力アドレスとが一致したと
きに、この欠陥のないスペアセル８８がアクセスされる
。
スペアセル７２の使用禁止状態を示すときには、メモリ
９０−１のプログラム後であっても（メモリ９０−１が
“ｌ”レベル）、メモリ９０−２がプログラムされて“
１”レベルを示すので、比較回路７８において、アンド
ゲート９８は、その入力端９８ｂが“０”レベルである
。従って、状態記憶部７４内のメモリ９０−１からの出
力“ｌ＃レベルであっても、また、記憶アドレス１０２
−１〜１０２−４と入力アドレス８４−１〜８４−４と
の比較結果にかかわらず、アンドゲート９８からの比較
信号８６は、不一致すなわち“０”レベルを示し、これ
により、スペアセル７２のアクセスが禁止される。そし
て、他の冗長回路８２（第１図参照）が欠陥のないスペ
アセル８８を有している場合には、該他の冗長回路８２
において、記憶アドレスと入力アドレスとが一致したと
きに、この欠陥のないスペアセル８８がアクセスされる
。
次に、第５図には、本発明の第２実施例による冗長回路
が示さ゛れ、第６図には、その作用が示されている。
が示さ゛れ、第６図には、その作用が示されている。
前述した第３、４図の第１実施例においては、メモリ９
０−■は、未使用／使用状態を示し、メモＩＪ ９ ０
− ２は、使用可能／使用禁止状態を示し、メモリ９
０−１，９０−２は、その役割が独立しているが、メモ
リを２つ用いると４通りの組合せが生じるので、この第
５、６図の第２実施例においては、２通りの使用状態が
得られる（第１実施例においては使用状態は１通りであ
る）。
０−■は、未使用／使用状態を示し、メモＩＪ ９ ０
− ２は、使用可能／使用禁止状態を示し、メモリ９
０−１，９０−２は、その役割が独立しているが、メモ
リを２つ用いると４通りの組合せが生じるので、この第
５、６図の第２実施例においては、２通りの使用状態が
得られる（第１実施例においては使用状態は１通りであ
る）。
すなわち、第６図に示されるように、メモリ（Ａ）９０
−１が“１”レベルを示すときには、使用状態１になり
、一方、メモリ（Ｂ）９０−２が“１”レベルを示すと
きには、使用状態２にる。
−１が“１”レベルを示すときには、使用状態１になり
、一方、メモリ（Ｂ）９０−２が“１”レベルを示すと
きには、使用状態２にる。
そして、第５図において、状態記憶部７４は、メモリ９
０−１、９０−２の他に、排他的オアゲート（ＥＯＲ）
１０４を含み、使用状態検出部１０６は、アンドゲート
１０８、１１０、及び、インバータ１１２、１１４を含
み、該状態検出部１０６により、使用状態ｌであるか使
用状態２であるかを検出することができる。すなわち、
メモリ９０−ｌが使用状態であるときには、メモリ９０
−１はｌｌｔｌｌ レベルを示すので、アンドゲート１
０８からの使用状態１検出信号１１６が“１０レベルに
なり、一方、メモリ９０−２が使用状態であるときには
、メモリ９０−２は″１”レベルを示すので、アンドゲ
ート１１０からの使用状態２検出信号１１８が“１″レ
ベルになる。
０−１、９０−２の他に、排他的オアゲート（ＥＯＲ）
１０４を含み、使用状態検出部１０６は、アンドゲート
１０８、１１０、及び、インバータ１１２、１１４を含
み、該状態検出部１０６により、使用状態ｌであるか使
用状態２であるかを検出することができる。すなわち、
メモリ９０−ｌが使用状態であるときには、メモリ９０
−１はｌｌｔｌｌ レベルを示すので、アンドゲート１
０８からの使用状態１検出信号１１６が“１０レベルに
なり、一方、メモリ９０−２が使用状態であるときには
、メモリ９０−２は″１”レベルを示すので、アンドゲ
ート１１０からの使用状態２検出信号１１８が“１″レ
ベルになる。
なお、上記第２実施例の冗長回路は、マスクＲＯＭの冗
長で行側救済／列側救済を変更できる構成の場合には、
行側／列側のどちらの救済として使用されているかを記
憶できる。このような記憶に加えて、未使用／使用禁止
状態をも記憶できる。
長で行側救済／列側救済を変更できる構成の場合には、
行側／列側のどちらの救済として使用されているかを記
憶できる。このような記憶に加えて、未使用／使用禁止
状態をも記憶できる。
以上の第１実施例、第２実施例に共通な点について説明
すると、スペアセル７２の未使用状態では、状態記憶部
７４内のメモリ９０−１、９０−２は、ともにプログラ
ムされておらず（“Ｏ”レベル）、使用状態になった場
合１こは、メモリ９０−１、９０−２の一方がプログラ
ムされ（１１″レベル）他方がプログラムされておらず
（“Ｏｍレベル）、従って、プログラムされていない他
方のメモリが残っている。そして、スペアセル７２に欠
陥があり該スペアセル７２を使用禁止状態にしたい場合
には、メモリ９０−１、９０−２のうち他方をもプログ
ラムする（“１“レベル）ことにより、該スベアセル７
２は、使用禁止状態になって、記憶アドレス１０２４〜
１０２−４と入力アドレス８４−１〜８４−４との一致
、不一致にかかわらず、スペアセル７２は、アクセスさ
れなくなる。
すると、スペアセル７２の未使用状態では、状態記憶部
７４内のメモリ９０−１、９０−２は、ともにプログラ
ムされておらず（“Ｏ”レベル）、使用状態になった場
合１こは、メモリ９０−１、９０−２の一方がプログラ
ムされ（１１″レベル）他方がプログラムされておらず
（“Ｏｍレベル）、従って、プログラムされていない他
方のメモリが残っている。そして、スペアセル７２に欠
陥があり該スペアセル７２を使用禁止状態にしたい場合
には、メモリ９０−１、９０−２のうち他方をもプログ
ラムする（“１“レベル）ことにより、該スベアセル７
２は、使用禁止状態になって、記憶アドレス１０２４〜
１０２−４と入力アドレス８４−１〜８４−４との一致
、不一致にかかわらず、スペアセル７２は、アクセスさ
れなくなる。
以上説明したように、本発明によれば、冗長回路が複数
個あるときに、１つの冗長回路に欠陥がある場合には、
プログラム後であっても、該１つの冗長回路を使用禁止
状態にすることができる。
個あるときに、１つの冗長回路に欠陥がある場合には、
プログラム後であっても、該１つの冗長回路を使用禁止
状態にすることができる。
そして、他の冗長回路に欠陥がない場合には、該欠陥の
ない他の冗長回路を使用することができ、従って、半導
体記憶装置の歩留りが向上する。
ない他の冗長回路を使用することができ、従って、半導
体記憶装置の歩留りが向上する。
第１、２図は、それぞれ、本発明の原理による冗長回路
の回路図、作用説明図、 第３、４図は、それぞれ、本発明の第１実施例による冗
長回路の回路図、作用説明図、第５、６図は、それぞれ
、本発明の第２実施例による冗長回路の回路図、作用説
明図、第７５Ａは、冗長回路を有する半導体記憶装置の
全体構成図、及び、 第８、９図は、それぞれ、従来の冗長回路の回路図、作
用説明図である。 ７０・・・冗長回路 ７２・・・スベアセル ７４・・・状態記憶部 ７６・・・アドレス記憶部 ７８・・・比較回路 ８０・・・本体セル ８２・・・他の冗長回路 ８８・・・スペアセル 亭４と朗の源理１こよろ冗長口駒一つイ乍用亮 ２ 柵
の回路図、作用説明図、 第３、４図は、それぞれ、本発明の第１実施例による冗
長回路の回路図、作用説明図、第５、６図は、それぞれ
、本発明の第２実施例による冗長回路の回路図、作用説
明図、第７５Ａは、冗長回路を有する半導体記憶装置の
全体構成図、及び、 第８、９図は、それぞれ、従来の冗長回路の回路図、作
用説明図である。 ７０・・・冗長回路 ７２・・・スベアセル ７４・・・状態記憶部 ７６・・・アドレス記憶部 ７８・・・比較回路 ８０・・・本体セル ８２・・・他の冗長回路 ８８・・・スペアセル 亭４と朗の源理１こよろ冗長口駒一つイ乍用亮 ２ 柵
Claims (1)
- 【特許請求の範囲】 第１メモリ部（８０）と、及び、該第１メモリ部（８０
）の不良時に使用される冗長回路（７０）と、を含み、 前記冗長回路（７０）は、第２メモリ部（７２）と、該
第２メモリ部（７２）が未使用状態であるか使用状態で
あるかを記憶する状態記憶部（７４）と、前記第１メモ
リ部（８０）の不良アドレスを記憶するアドレス記憶部
（７６）と、及び、前記状態記憶部（７４）が使用状態
を示すときに前記アドレス記憶部（７６）からの記憶ア
ドレスと入力アドレスとを比較して両者が一致した場合
にのみ第１メモリ部（８０）の代わりに第２メモリ部（
７２）をアクセスさせる比較回路（７８）と、を備える
半導体記憶装置において、 前記冗長回路（７０）は、複数個設けられており、 各冗長回路（７０）において、状態記憶部 （７４）は、第２メモリ部（７２）の未使用状態及び使
用状態に加えて使用禁止状態を記憶し、比較回路（７８
）は、状態記憶部（７４）が使用禁止状態を示すときに
はアドレス記憶部（７６）からの記憶アドレスと入力ア
ドレスとの一致、不一致にかかわらず第２メモリ部（７
２）のアクセスが禁止されるように構成されていること
を特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240957A JPH03104097A (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
| EP19900117849 EP0423495A3 (en) | 1989-09-18 | 1990-09-17 | A semiconductor memory device |
| KR1019900014703A KR940006920B1 (ko) | 1989-09-18 | 1990-09-18 | 반도체 기억 장치 |
| US07/584,311 US5195057A (en) | 1989-09-18 | 1990-09-18 | Semiconductor memory device having a redundant memory which can be selectively placed in a not-in-use status |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240957A JPH03104097A (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104097A true JPH03104097A (ja) | 1991-05-01 |
Family
ID=17067167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240957A Pending JPH03104097A (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5195057A (ja) |
| EP (1) | EP0423495A3 (ja) |
| JP (1) | JPH03104097A (ja) |
| KR (1) | KR940006920B1 (ja) |
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