JPH04123399A - 冗長デコーダ回路 - Google Patents

冗長デコーダ回路

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JPH04123399A
JPH04123399A JP2243086A JP24308690A JPH04123399A JP H04123399 A JPH04123399 A JP H04123399A JP 2243086 A JP2243086 A JP 2243086A JP 24308690 A JP24308690 A JP 24308690A JP H04123399 A JPH04123399 A JP H04123399A
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cell
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリ装置に関し、特に、冗長メモリセ
ルを選択する冗長デコーダ回路に関する。
［従来の技術］ 従来の冗長デコーダ回路には、第４図に示すようにダイ
ナミック型と、第５図に示すようなスタティック型があ
る。第４図の冗長デコーダは、書き込みまたは読み出し
用のアドレス信号とその反転信号が入力するＮチャンネ
ル型トランジスタ２〜４と、該Ｎチャンネル型トランジ
スタにそれぞれ接続されたヒユーズ５〜７と、プリチャ
ージ用のＰチャンネル型トランジスタ１て構成されてい
る。不良メモリセルを冗長メモリセルに置換するには、
不良ビットのアドレスを示すアドレス信号とその反転信
号がトランジスタ２〜４に入力したときにトランジスタ
１を介してプリチャージされた電荷が放電されないよう
にヒユーズを切断する。
置換後は不良ビットに対応したアドレスを示すアドレス
信号とその反転信号がトランジスタ２〜４に入力したと
き、不良セルの代わりに冗長セルが選択される。すなわ
ち、デコート信号９が低レベルから高レベルになり、不
良セルと冗長セルとの置換が実現する。
第５図に示されたスタティック型の冗長デコーダはヒユ
ーズ５〜７の切断の有無によって決定される電位（高レ
ベルまたは低し−／′クル）と、入力アドレス信号１２
〜１４とを比較する排他的オアゲートＥＸＩ〜ＥＸ３と
、排他的オアゲートの出力が入力するナンドゲー）ＮＡ
ＮＤ　１と、冗長デコーダを活性化するヒユーズ１０か
ら成る。不良セルと冗長セルの置換は、ヒユーズ１０を
切断するとともに、不良ビットのアドレスに対応してヒ
ユーズ５〜７を選択的に切断して行う。すなわち、不良
セルを示すアトルス信号がヒユーズ５〜７の切断の有無
により決定する電位に一致すると、不良セルの代わりに
冗長セルを選択するデコード信号９が低レベルから高レ
ベルとなり、不良セルと冗長セルの置換が実施される。
［発明が解決しようとする課題］ ところが、従来の冗長デコーダ回路は、ヒユーズの選択
的な切断で不良セルと冗長セルの置換をしているので、
−旦、冗長デコーダ回路で冗長セルを指定すると、指定
した冗長セルを他の冗長セルここ再び置き換えることが
できない。したがって、指定された冗長セルが不良であ
る場合は、もはや、救済の道はなく未使用の冗長セルな
どが残っていても半導体メモリ装置を廃棄しなければな
らないという問題点があった。
［課題を解決するための手段］ 本発明の要旨は、不良メモリセルのアドレスを固定的に
記憶しており、外部から供給されたアドレスが不良メモ
リセルのアドレスと一致したときにデコード信号を不一
致を示す第ルヘルから一致を示す第２レベルに変化させ
る冗長デコーダ回路において、上記デコード信号を第１
レベルに固定させる復帰回路を設けたことを特徴とする
である。
［発明の作用］ 記憶部に不良アドレスを固定的ここ記憶させると、外部
から不良メモリセルにアクセスした場合、冗長デコーダ
；よデコート信号を第１レベルから第２レベルに変化さ
せ、不良メモリセルに代えて冗長メモリセルにアクセス
させる。
もし、冗長メモリセルに欠陥が発見された場合は、復帰
回路を活性化させる。復帰回路はデコード信号を第１レ
ベルに固定するので、不良冗長メモリセルへのアクセス
を防止できる。
［実施例コ 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図である。従来
例と同一の構成には同一番号を付し説明を省略する。
第１実施例では、ノードＮ１と接地ノートとの間にＮチ
ャンネルトランジスタ１００を設け、トランジスタ１０
０のゲート電圧を直列接続されたＰチャンネルトランジ
スタ１８１とヒユーズ８との中間ノードＮ２て制御して
いる。トランジスタ１００．１８１とヒユーズ８は復帰
回路１１０を構成している。ヒユーズ５〜７を切断して
不良セルと冗長セルの置換を行った後、冗長セルに欠陥
のあることが判明した場合には、ヒユーズ８を切断する
。ヒユーズ８が切断されると、トランジスタ１００がオ
ンしデコード信号は低レベルに固定される。したがって
、この冗長デコーダを非選択とすることができる。この
とき、才だ使用されていない冗長デコーダ回路及び冗長
メモリセルがあればそれを用いて再度置換を行うことが
できる。
第２図は本発明の第２実施例を示す回路図である。従来
例と同一構成部分には同一番号を付して説明は省略する
。排他的オアゲートＥｘ１〜ＥＸ３はナンドゲー）ＮＡ
ＮＤ２に接続されており、ナントゲー）ＮＡＮＤ２の入
力ノートの一つには直列接続されたヒユーズ８とＮチャ
ンネルトランジスタ２００との中間ノートが接続されて
いる。
ヒユーズ５〜７及び１０を切断し不良セルと冗長セルの
置換を行った後、冗長セルに欠陥のあることが判明した
場合には、ヒユーズ８を切断する。
ナントゲートは必ず高レベルを出力するので、デコート
信号９は低レベルに固定され、この冗長デコーグを非選
択とすることができる。このとき、まだ使用していない
冗長デコーダ回路及び冗長メモリセルがあれば、それを
用いて再度置換を行うことができる。
第３図は本発明の第３実施例を示す回路図である。冗長
デコーダ３００を使用してリダンダンシを行った後、そ
の冗長セルに欠陥のあることが判明した場合でも、冗長
デコーダ３０１が未使用ならば、ヒユーズ１０８を切断
することによりデコード線】０９につながる不良メモリ
セルに代えて、デコード線２０９につながる冗長メモリ
セルを使用することができる。このとき、新たにヒユー
ズ２０５〜２０７を切断する必要はない。
また、ヒユーズ１０８を切断しない場合は、冗長デコー
ダ３００及び３０１を使用して、２つの不良セルを冗長
セルに置換することができる。
［発明の効果コ 以上説明したように本発明は、冗長デコーダを非選択と
こする復帰回路を有するので、置換後に冗長セルに欠陥
があった場合でも、再度、置換を行うことができるとい
う効果を有する。
【図面の簡単な説明】
第１図〜第３図は本発明における第１〜第３実施例をそ
れぞれ示す回路図、第４図と第５図は従来の２種類の冗
長デコーダをそれぞれ示す回路図である。 １、　１０１゜ １８１．２０１・・プリチャージ用Ｐチャンネルトラン
ジスタ、 ２〜４，１０２〜１０４゜ ２０２〜２０４　・ ・・入力アトレス信号と その反転信号、 ２〜１４　・ ・入力アドレス信号、 ５〜７．　８．　１０゜ ］Ｏｉ５〜】０７゜ １０８．２０５〜２０？　−−−ヒユーズ、９゜ １０９゜ ２０９　・　・ ・デコード信号、 １００．２００・・・・・−・・・Ｎチャンネルトラン
ジスタ、 １１０・・・・・・・・・・・・・復帰回路、Ｎｕ、　
　Ｎ２　・　・　・　・　・　・　・　・　・　・　・
ノート、３００．３０１・・・・・・冗長デコーダ。

Claims (1)

    【特許請求の範囲】
  1. 　不良メモリセルのアドレスを固定的に記憶しており、
    外部から供給されたアドレスが不良メモリセルのアドレ
    スと一致したときにデコード信号を不一致を示す第１レ
    ベルから一致を示す第２レベルに変化させる冗長デコー
    ダ回路において、上記デコード信号を第１レベルに固定
    させる復帰回路を設けたことを特徴とする冗長デコーダ
    回路。
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