JP2980472B2 - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
- G11—INFORMATION STORAGE
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特に冗長回路を有するものに関する。
り、特に冗長回路を有するものに関する。
【０００２】
【従来の技術】近年、半導体記憶装置において、大容量
化に伴なう歩留まりの低下を防ぐために冗長構成とする
ことが多く行われている。即ち、製造工程中に発生した
チップ上のビット不良やカラム不良、あるいはロー不良
等による歩留まりの低下を緩和する目的で、チップ上に
予め予備のメモリセルアレイを搭載しておき、検査によ
り発見された不良箇所を予備のセルに置き換えて不良チ
ップを救済する。このような冗長回路を備えた従来の装
置には、例えば1982 IEEE International Solid-State
Cirduit Conference Digest of Technical Paper, “A
64Kb CMOS SRAMs”,S.Konishi.,et al.,pp.258-259.に
記載されたものがある。
化に伴なう歩留まりの低下を防ぐために冗長構成とする
ことが多く行われている。即ち、製造工程中に発生した
チップ上のビット不良やカラム不良、あるいはロー不良
等による歩留まりの低下を緩和する目的で、チップ上に
予め予備のメモリセルアレイを搭載しておき、検査によ
り発見された不良箇所を予備のセルに置き換えて不良チ
ップを救済する。このような冗長回路を備えた従来の装
置には、例えば1982 IEEE International Solid-State
Cirduit Conference Digest of Technical Paper, “A
64Kb CMOS SRAMs”,S.Konishi.,et al.,pp.258-259.に
記載されたものがある。
【０００３】ここで、冗長構成を活用して不良ビットを
予備セルアレイに置き換えるためには、不良セルを選択
するアドレス信号が外部から入力された場合、予備のセ
ルアレイをアクセスする機構を実現することが必要とな
る。
予備セルアレイに置き換えるためには、不良セルを選択
するアドレス信号が外部から入力された場合、予備のセ
ルアレイをアクセスする機構を実現することが必要とな
る。
【０００４】一般には、配線層等を用いてヒューズ素子
を形成しておき、レーザを照射して溶断するレーザブロ
ーを行いこのようなアクセス機構を実現することが行わ
れている。例えば、行（ロー）単位で不良セルを救済す
るＳＲＡＭでは、各ワード線とワード線を駆動する回路
との間にヒューズが配置されている。そして、不良行の
ワード線に設けられているヒューズを予めレーザでブロ
ーしておくことで、このワード線を選択するアドレス信
号が入力されても活性化されないようにしている。この
ようなＳＲＡＭの従来例として、例えば特開昭６０−１
８８９９号公報、あるいは特開昭６０−２０３９７号公
報に開示されたものがある。
を形成しておき、レーザを照射して溶断するレーザブロ
ーを行いこのようなアクセス機構を実現することが行わ
れている。例えば、行（ロー）単位で不良セルを救済す
るＳＲＡＭでは、各ワード線とワード線を駆動する回路
との間にヒューズが配置されている。そして、不良行の
ワード線に設けられているヒューズを予めレーザでブロ
ーしておくことで、このワード線を選択するアドレス信
号が入力されても活性化されないようにしている。この
ようなＳＲＡＭの従来例として、例えば特開昭６０−１
８８９９号公報、あるいは特開昭６０−２０３９７号公
報に開示されたものがある。
【０００５】このような従来の装置として、１０２４本
の通常行に８本の予備行が配置されたＳＲＡＭの構成を
図１２に示す。この装置では、通常のメモリセルＭＣを
セクション毎に分割して駆動するために、ワード線が２
重に配置されている。
の通常行に８本の予備行が配置されたＳＲＡＭの構成を
図１２に示す。この装置では、通常のメモリセルＭＣを
セクション毎に分割して駆動するために、ワード線が２
重に配置されている。
【０００６】メモリセルアレイＮＭＡ１５０１の端部に
は、ローメインデコーダＲＭＤ１５０１が配置されてい
る。このローメインデコーダＲＭＤ１５０１には、通常
メインワード線ＮＭＷ毎に、ＮＡＮＤ回路ＮＡ１５０
１、２段のインバータから成るワード線バッファＷＢ１
５０１、及び不良ローアイソレーション用ヒューズＦＵ
１５０１が直列に接続されている。ローメインデコーダ
ＲＭＤ１５０１には、図１３に示されたアドレスデコー
ダＡＤ１６０１が生成するロープリデコード信号が与え
られる。
は、ローメインデコーダＲＭＤ１５０１が配置されてい
る。このローメインデコーダＲＭＤ１５０１には、通常
メインワード線ＮＭＷ毎に、ＮＡＮＤ回路ＮＡ１５０
１、２段のインバータから成るワード線バッファＷＢ１
５０１、及び不良ローアイソレーション用ヒューズＦＵ
１５０１が直列に接続されている。ローメインデコーダ
ＲＭＤ１５０１には、図１３に示されたアドレスデコー
ダＡＤ１６０１が生成するロープリデコード信号が与え
られる。
【０００７】図１３に示されたように、アドレスデコー
ダＡＤ１６０１には例えば１０ビットのアドレス信号が
外部から入力端子Ａx0〜Ａx9に入力される。アドレス信
号は、ロープリデコーダＲＰＤ１６０１により解読さ
れ、ロープリデコード信号／Ｘ0 ・／Ｘ1 ，Ｘ0 ・／Ｘ
1 ，…として出力される。この信号は、後述する予備ロ
ーデコーダＲＲＤ１８０１にも与えられ、予備ロー選択
信号として出力されて予備メモリセルアレイに与えられ
る。
ダＡＤ１６０１には例えば１０ビットのアドレス信号が
外部から入力端子Ａx0〜Ａx9に入力される。アドレス信
号は、ロープリデコーダＲＰＤ１６０１により解読さ
れ、ロープリデコード信号／Ｘ0 ・／Ｘ1 ，Ｘ0 ・／Ｘ
1 ，…として出力される。この信号は、後述する予備ロ
ーデコーダＲＲＤ１８０１にも与えられ、予備ロー選択
信号として出力されて予備メモリセルアレイに与えられ
る。
【０００８】メモリセルアレイＮＭＡ１５０１の行方向
には、各セクション毎にカラムデコーダＣＤ１５０１と
セクションデコーダＳＤ１５０１とが設けられている。
には、各セクション毎にカラムデコーダＣＤ１５０１と
セクションデコーダＳＤ１５０１とが設けられている。
【０００９】図１２において、メモリセルＭＣの行方向
の選択は、次のように行われる。ロープリデコード信号
がローメインデコーダＲＭＤ１５０１に与えられ、１０
２４本の通常メインワード線ＮＭＷのうちのいずれか１
本が選択される。さらに、セクションデコーダＳＤ１５
０１によりいずれかのセクションが選択され、そのセク
ション内のワード線ＳＷが立ち上がる。
の選択は、次のように行われる。ロープリデコード信号
がローメインデコーダＲＭＤ１５０１に与えられ、１０
２４本の通常メインワード線ＮＭＷのうちのいずれか１
本が選択される。さらに、セクションデコーダＳＤ１５
０１によりいずれかのセクションが選択され、そのセク
ション内のワード線ＳＷが立ち上がる。
【００１０】行方向の選択は、カラムデコーダＣＤ１５
０１によりいずれか１本のビット線が選択されることで
行われる。
０１によりいずれか１本のビット線が選択されることで
行われる。
【００１１】予備メモリセルアレイＲＭＷには、予備の
メモリセルが８行分配置されている。この予備メモリセ
ルアレイＲＭＷの端部には、予備メインワード線ＲＭＷ
を選択するための予備ワード線バッファＷＢ１５０１が
設けられている。予備ワード線バッファＷＢ１５０１に
は、図１４に示され前述した予備ローデコーダＲＲＤ１
８０１が生成した予備ローデコード信号が入力される。
メモリセルが８行分配置されている。この予備メモリセ
ルアレイＲＭＷの端部には、予備メインワード線ＲＭＷ
を選択するための予備ワード線バッファＷＢ１５０１が
設けられている。予備ワード線バッファＷＢ１５０１に
は、図１４に示され前述した予備ローデコーダＲＲＤ１
８０１が生成した予備ローデコード信号が入力される。
【００１２】この図１４に示された予備ローデコーダＲ
ＲＤ１８０１は、特開昭６３−１６８９００号公報にも
開示されているもので、上述したロープリデコード信号
／Ｘ0 ・／Ｘ1 ，Ｘ0 ・／Ｘ1 ，…が入力される。入力
されたロープリデコード信号は、Ｐチャネルトランジス
タ及びＮチャネルトランジスタが並列に接続されたスイ
ッチ用ＣＭＯＳトランスミッションゲート回路ＴＧを介
してＮＡＮＤ回路ＮＡ１８０１に入力される。ここで、
スイッチ用ＣＭＯＳトランスミッションゲート回路ＴＧ
内における各ゲートの開閉状態は、２組のヒューズ選択
回路ＦＳ１８０１及びＦＳ１８０２からの出力信号Ｆ，
／Ｆにより決定される。この信号Ｆ，／Ｆによりいずれ
か一つのゲートが開き、４つのプリデコード信号のうち
のいずれか一つが通過して出力される。
ＲＤ１８０１は、特開昭６３−１６８９００号公報にも
開示されているもので、上述したロープリデコード信号
／Ｘ0 ・／Ｘ1 ，Ｘ0 ・／Ｘ1 ，…が入力される。入力
されたロープリデコード信号は、Ｐチャネルトランジス
タ及びＮチャネルトランジスタが並列に接続されたスイ
ッチ用ＣＭＯＳトランスミッションゲート回路ＴＧを介
してＮＡＮＤ回路ＮＡ１８０１に入力される。ここで、
スイッチ用ＣＭＯＳトランスミッションゲート回路ＴＧ
内における各ゲートの開閉状態は、２組のヒューズ選択
回路ＦＳ１８０１及びＦＳ１８０２からの出力信号Ｆ，
／Ｆにより決定される。この信号Ｆ，／Ｆによりいずれ
か一つのゲートが開き、４つのプリデコード信号のうち
のいずれか一つが通過して出力される。
【００１３】スイッチ用ＣＭＯＳトランスミッションゲ
ート回路ＴＧは複数設けられており、それぞれの出力信
号ＳＰ01i 〜ＳＰ89i はＮＡＮＤ回路ＮＡ１８０１に入
力される。さらにこのＮＡＮＤ回路ＮＡ１８０１には、
複数の予備ローデコーダＲＲＤ１８０１のうちのいずれ
かを選択するためのスペアイネーブルシグニチャ回路Ｓ
ＥＳ１７０１からのスペアイネーブル信号ＳＰＥi が入
力される。
ート回路ＴＧは複数設けられており、それぞれの出力信
号ＳＰ01i 〜ＳＰ89i はＮＡＮＤ回路ＮＡ１８０１に入
力される。さらにこのＮＡＮＤ回路ＮＡ１８０１には、
複数の予備ローデコーダＲＲＤ１８０１のうちのいずれ
かを選択するためのスペアイネーブルシグニチャ回路Ｓ
ＥＳ１７０１からのスペアイネーブル信号ＳＰＥi が入
力される。
【００１４】この予備ローデコーダＲＲＤ１８０１が選
択されないときは、スペアイネーブル信号ＳＰＥi がロ
ウレベルであり、信号ＳＰ01i 〜ＳＰ89i とは無関係に
ハイレベルの予備ローデコード信号が出力される。スペ
アイネーブル信号ＳＰＥi がハイレベルのときは、それ
ぞれのスイッチ用ＣＭＯＳトランスミッションゲート回
路ＴＧを通過した信号ＳＰ01i 〜ＳＰ89i に基づいて予
備ローデコード信号のレベルが決定される。
択されないときは、スペアイネーブル信号ＳＰＥi がロ
ウレベルであり、信号ＳＰ01i 〜ＳＰ89i とは無関係に
ハイレベルの予備ローデコード信号が出力される。スペ
アイネーブル信号ＳＰＥi がハイレベルのときは、それ
ぞれのスイッチ用ＣＭＯＳトランスミッションゲート回
路ＴＧを通過した信号ＳＰ01i 〜ＳＰ89i に基づいて予
備ローデコード信号のレベルが決定される。
【００１５】ヒューズ選択回路ＦＳは、図１５に示され
るようにヒューズＦＵ１７０１、インバータＩＮ１７０
１、容量Ｃ１７０１及びＣ１７０２、Ｎチャネルトラン
ジスタＮ１７０１を備えている。そして、ヒューズＦＵ
１７０１がブローされているか否かにより、信号Ｆ及び
／Ｆのレベルの組み合わせが異なる。ヒューズＦＵ１７
０１がブローされていない場合は、信号Ｆはハイレベル
で信号／Ｆはロウレベルである。ヒューズＦＵ１７０１
がブローされているときは、逆に信号Ｆはロウレベルで
信号／Ｆはハイレベルである。
るようにヒューズＦＵ１７０１、インバータＩＮ１７０
１、容量Ｃ１７０１及びＣ１７０２、Ｎチャネルトラン
ジスタＮ１７０１を備えている。そして、ヒューズＦＵ
１７０１がブローされているか否かにより、信号Ｆ及び
／Ｆのレベルの組み合わせが異なる。ヒューズＦＵ１７
０１がブローされていない場合は、信号Ｆはハイレベル
で信号／Ｆはロウレベルである。ヒューズＦＵ１７０１
がブローされているときは、逆に信号Ｆはロウレベルで
信号／Ｆはハイレベルである。
【００１６】このような構成を備えた従来のＳＲＡＭに
おいて、通常行のいずれかに不良がある場合は、その不
良の存在する行の不良ローアイソレーション用ヒューズ
ＦＵ１５０１をレーザによりブローする。これにより、
この不良行を選択するアドレス信号が入力されても、こ
の不良行はアクセスされない。さらに、各通常メインワ
ード線ＮＭＷは、図１２に示されるようにノーマリオン
のＰチャネルトランジスタＰ１５０１によりハイレベル
に固定されるため、フローティング状態とはならず非選
択状態を維持する。
おいて、通常行のいずれかに不良がある場合は、その不
良の存在する行の不良ローアイソレーション用ヒューズ
ＦＵ１５０１をレーザによりブローする。これにより、
この不良行を選択するアドレス信号が入力されても、こ
の不良行はアクセスされない。さらに、各通常メインワ
ード線ＮＭＷは、図１２に示されるようにノーマリオン
のＰチャネルトランジスタＰ１５０１によりハイレベル
に固定されるため、フローティング状態とはならず非選
択状態を維持する。
【００１７】この不良行が選択されたときは、替わりに
いずれかの予備行が自動的に選択される。予備行のうち
いずれかを選択するために、予備ローデコーダＲＲＤ１
８０１のヒューズ選択回路ＦＳに対してもヒューズブロ
ーを行っておく必要がある。図１４に示されたように、
１本の予備ローを選択するためには、最大で１０本のロ
ープリデコード信号／Ｘ0 ・／Ｘ1 ，Ｘ0 ・／Ｘ1 ，
…，Ｘ8 ・Ｘ9 と、さらに予備ローデコーダＲＲＤ１８
０１を選択するためのスペアイネーブルシグニチャ回路
ＳＥＳ１７０１の１本を加えた最大で合計１１本のブロ
ーが必要である。
いずれかの予備行が自動的に選択される。予備行のうち
いずれかを選択するために、予備ローデコーダＲＲＤ１
８０１のヒューズ選択回路ＦＳに対してもヒューズブロ
ーを行っておく必要がある。図１４に示されたように、
１本の予備ローを選択するためには、最大で１０本のロ
ープリデコード信号／Ｘ0 ・／Ｘ1 ，Ｘ0 ・／Ｘ1 ，
…，Ｘ8 ・Ｘ9 と、さらに予備ローデコーダＲＲＤ１８
０１を選択するためのスペアイネーブルシグニチャ回路
ＳＥＳ１７０１の１本を加えた最大で合計１１本のブロ
ーが必要である。
【００１８】このような構成を備えた従来のＳＲＡＭの
うち、通常メインワード線ＮＭＷと予備メインワード線
ＲＭＷの回路構成のみを取り出して図示したものが図１
６である。上述したように、１０２４行の通常メインワ
ード線ＮＭＷには、ＮＡＮＤ回路から成るローメインデ
コーダＲＭＤ１９０１、ワード線バッファＷＢ１５０
１、及びヒューズＦＵ１９０１が直列に配列されてい
る。８行の予備メインワード線ＲＭＷには、ワード線バ
ッファＷＢ１９０１が配置されている。この通常メイン
ワード線ＮＭＷ及び予備メインワード線ＲＭＷは、ロウ
レベルのときに選択状態になる。
うち、通常メインワード線ＮＭＷと予備メインワード線
ＲＭＷの回路構成のみを取り出して図示したものが図１
６である。上述したように、１０２４行の通常メインワ
ード線ＮＭＷには、ＮＡＮＤ回路から成るローメインデ
コーダＲＭＤ１９０１、ワード線バッファＷＢ１５０
１、及びヒューズＦＵ１９０１が直列に配列されてい
る。８行の予備メインワード線ＲＭＷには、ワード線バ
ッファＷＢ１９０１が配置されている。この通常メイン
ワード線ＮＭＷ及び予備メインワード線ＲＭＷは、ロウ
レベルのときに選択状態になる。
【００１９】他の従来のＳＲＡＭにおける通常メインワ
ード線ＮＭＷと予備メインワード線ＲＭＷの構成を図１
７に示す。通常メインワード線ＮＭＷの端部に、ローメ
インデコーダＲＭＤ２００１、インバータＩＮ２００
２、ヒューズＦＵ２００１、インバータＩＮ２００１が
直列に接続されている。図１６に示されたものと異な
り、ここではヒューズＦＵ２００１はインバータＩＮ２
００１とインバータＩＮ２００２との間に接続されてい
る。通常メインワード線ＮＭＷの負荷容量が大きい場合
には、このように信号線よりも抵抗の大きいヒューズＦ
Ｕをワード線バッファＷＢのインバータＩＮ２００１と
ＩＮ２００２の間に設けることで、充放電の速度を高速
化させることができる。
ード線ＮＭＷと予備メインワード線ＲＭＷの構成を図１
７に示す。通常メインワード線ＮＭＷの端部に、ローメ
インデコーダＲＭＤ２００１、インバータＩＮ２００
２、ヒューズＦＵ２００１、インバータＩＮ２００１が
直列に接続されている。図１６に示されたものと異な
り、ここではヒューズＦＵ２００１はインバータＩＮ２
００１とインバータＩＮ２００２との間に接続されてい
る。通常メインワード線ＮＭＷの負荷容量が大きい場合
には、このように信号線よりも抵抗の大きいヒューズＦ
Ｕをワード線バッファＷＢのインバータＩＮ２００１と
ＩＮ２００２の間に設けることで、充放電の速度を高速
化させることができる。
【００２０】ここで、インバータＩＮ２００１とＩＮ２
００２とを接続するノードには、Ｎチャネルトランジス
タＮ２００１及びＮ２００２のドレインが接続されてい
る。このトランジスタＮ２００１及びＮ２００２のソー
スは接地されている。トランジスタＮ２００１はインバ
ータＩＮ２００１の出力ノードにゲートが接続されてお
り、トランジスタＮ２００２はノーマリオン状態にあ
る。トランジスタＮ２００１は、かならずしも必要では
ないが、通常メインワード線ＮＭＷ２００１のレベルを
フィードバックしてインバータＩＮ２００１の入力ノー
ドのレベルを安定して保持する役目を持っている。ま
た、トランジスタＮ２００２は、ヒューズＦＵ２００１
をブローした場合にインバータＩＮ２００１の入力ノー
ドのレベルを確実にロウレベルに保持するために設けら
れており、駆動力はインバータＩＮ２００１及び２００
２を構成するトランジスタよりは十分に低く設定されて
いる。この通常メインワード線ＮＭＷと予備メインワー
ド線ＲＭＷは、ロウレベルのとき選択状態になる。
００２とを接続するノードには、Ｎチャネルトランジス
タＮ２００１及びＮ２００２のドレインが接続されてい
る。このトランジスタＮ２００１及びＮ２００２のソー
スは接地されている。トランジスタＮ２００１はインバ
ータＩＮ２００１の出力ノードにゲートが接続されてお
り、トランジスタＮ２００２はノーマリオン状態にあ
る。トランジスタＮ２００１は、かならずしも必要では
ないが、通常メインワード線ＮＭＷ２００１のレベルを
フィードバックしてインバータＩＮ２００１の入力ノー
ドのレベルを安定して保持する役目を持っている。ま
た、トランジスタＮ２００２は、ヒューズＦＵ２００１
をブローした場合にインバータＩＮ２００１の入力ノー
ドのレベルを確実にロウレベルに保持するために設けら
れており、駆動力はインバータＩＮ２００１及び２００
２を構成するトランジスタよりは十分に低く設定されて
いる。この通常メインワード線ＮＭＷと予備メインワー
ド線ＲＭＷは、ロウレベルのとき選択状態になる。
【００２１】図１８に、他のＳＲＡＭにおける通常メイ
ンワード線ＮＭＷと予備メインワード線ＲＭＷの構成を
示す。この通常メインワード線ＮＭＷ及び予備メインワ
ード線ＲＭＷは、図１６及び図１７に示されたものとは
逆に、ハイレベルのときに選択状態となる。このため、
それぞれのワード線に設けられたインバータの段数が図
１６及び図１７のものとは異なり１段となっている。通
常メインワード線ＮＭＷの端部には、ＮＡＮＤ回路から
成るローメインデコーダＲＭＤ２１０１、１つのインバ
ータから成るワード線バッファＷＢ２１０２、及びヒュ
ーズＦＵ２１０１が直列に接続されている。予備メイン
ワード線ＲＭＷの端部には、一つのインバータから成る
ワード線バッファＷＢ２１０１が接続されている。
ンワード線ＮＭＷと予備メインワード線ＲＭＷの構成を
示す。この通常メインワード線ＮＭＷ及び予備メインワ
ード線ＲＭＷは、図１６及び図１７に示されたものとは
逆に、ハイレベルのときに選択状態となる。このため、
それぞれのワード線に設けられたインバータの段数が図
１６及び図１７のものとは異なり１段となっている。通
常メインワード線ＮＭＷの端部には、ＮＡＮＤ回路から
成るローメインデコーダＲＭＤ２１０１、１つのインバ
ータから成るワード線バッファＷＢ２１０２、及びヒュ
ーズＦＵ２１０１が直列に接続されている。予備メイン
ワード線ＲＭＷの端部には、一つのインバータから成る
ワード線バッファＷＢ２１０１が接続されている。
【００２２】図１８に示された通常メインワード線ＮＭ
Ｗ及び予備メインワード線ＲＭＷの構成は、図１６に示
されたもののインバータの段数を１段にしたものに相当
する。
Ｗ及び予備メインワード線ＲＭＷの構成は、図１６に示
されたもののインバータの段数を１段にしたものに相当
する。
【００２３】図１９に示された通常メインワード線ＮＭ
Ｗ及び予備メインワード線の構成は、図１７に示された
もののインバータの段数を１段にしたものに相当する。
この図１９に示された通常メインワード線ＮＭＷ及び予
備メインワード線は、図１８に示されたものと同様にハ
イレベルで選択状態になる。
Ｗ及び予備メインワード線の構成は、図１７に示された
もののインバータの段数を１段にしたものに相当する。
この図１９に示された通常メインワード線ＮＭＷ及び予
備メインワード線は、図１８に示されたものと同様にハ
イレベルで選択状態になる。
【００２４】上述した冗長回路は、いずれも行（ロー）
方向に設けられたものである。これに対し、列（カラ
ム）方向に冗長回路を設けたものも存在する。このよう
な構成は、ワード線伝播時間の遅延を防止し、動作時の
消費電力を低減する上で有効である。
方向に設けられたものである。これに対し、列（カラ
ム）方向に冗長回路を設けたものも存在する。このよう
な構成は、ワード線伝播時間の遅延を防止し、動作時の
消費電力を低減する上で有効である。
【００２５】従来の列方向の冗長回路の構成には、図２
０に示されるように各セクションＳＥＣ９１〜ＳＥＣ９
Ｎに通常列と予備列を配置したものと、図２１に示され
るように通常列のみから成るセクションＳＥＣ１００１
〜ＳＥＣ１００Ｎと、予備列のみから成るセクションＳ
ＥＣ１００Ｎ＋１とに分けて配置したものとがある。
０に示されるように各セクションＳＥＣ９１〜ＳＥＣ９
Ｎに通常列と予備列を配置したものと、図２１に示され
るように通常列のみから成るセクションＳＥＣ１００１
〜ＳＥＣ１００Ｎと、予備列のみから成るセクションＳ
ＥＣ１００Ｎ＋１とに分けて配置したものとがある。
【００２６】図２０に示された回路では、コア領域がＮ
個のセクションＳＥＣ９１〜ＳＥＣ９Ｎに分割されてお
り、各セクションにはメモリセルアレイＭＣＡ９１と、
センスアンプ及び書込回路ＳＡＷ９１と、カラムゲート
ＣＧ９１とが設けられている。
個のセクションＳＥＣ９１〜ＳＥＣ９Ｎに分割されてお
り、各セクションにはメモリセルアレイＭＣＡ９１と、
センスアンプ及び書込回路ＳＡＷ９１と、カラムゲート
ＣＧ９１とが設けられている。
【００２７】メモリセルアレイＭＣＡ９１は、８つのＩ
／Ｏ１〜Ｉ／Ｏ８で構成されており、それぞれのＩ／Ｏ
はｎ個の通常列とＳ個の予備列とを備えている。よっ
て、各Ｉ／Ｏ毎にｓ個の通常列を救済することができ
る。ＳＲＡＭ全体としては８・ｓ・Ｎ列の予備カラムが
配置されていることになる。
／Ｏ１〜Ｉ／Ｏ８で構成されており、それぞれのＩ／Ｏ
はｎ個の通常列とＳ個の予備列とを備えている。よっ
て、各Ｉ／Ｏ毎にｓ個の通常列を救済することができ
る。ＳＲＡＭ全体としては８・ｓ・Ｎ列の予備カラムが
配置されていることになる。
【００２８】図２１に示された回路では、通常のセクシ
ョンＳＥＣ１００１〜ＳＥＣ１００Ｎには通常列のみが
配置されており、予備列は予備セクションＳＥＣ１００
Ｎ＋１に配置されている。予備セクションＳＥＣ１００
Ｎ＋１には、８つのＩ／Ｏ１〜Ｉ／Ｏ８が構成されてお
り、各Ｉ／Ｏにはｓ個の予備列が配置されている。
ョンＳＥＣ１００１〜ＳＥＣ１００Ｎには通常列のみが
配置されており、予備列は予備セクションＳＥＣ１００
Ｎ＋１に配置されている。予備セクションＳＥＣ１００
Ｎ＋１には、８つのＩ／Ｏ１〜Ｉ／Ｏ８が構成されてお
り、各Ｉ／Ｏにはｓ個の予備列が配置されている。
【００２９】そして、図２０及び図２１にそれぞれ示さ
れた回路では、通常列に不良があった場合のアイソレー
ションはヒューズを用いずに制御信号を用いて行われ
る。制御信号として、ここではセクションを選択するた
めのセクションデコード信号Ｓ、列を選択するためのカ
ラムデコード信号Ｃ、カラムゲートＣＧ９１，ＣＧ１０
１の開閉を制御するためのカラムゲート信号ＣＧ、共通
ビット線を選択するための共通ビット線選択信号ＣＢ
Ｌ、予備デコーダに与える予備デコード信号ＳＰＤ、当
該予備列が選択されたことを示す予備ヒット信号ＳＰＨ
が用いられる。
れた回路では、通常列に不良があった場合のアイソレー
ションはヒューズを用いずに制御信号を用いて行われ
る。制御信号として、ここではセクションを選択するた
めのセクションデコード信号Ｓ、列を選択するためのカ
ラムデコード信号Ｃ、カラムゲートＣＧ９１，ＣＧ１０
１の開閉を制御するためのカラムゲート信号ＣＧ、共通
ビット線を選択するための共通ビット線選択信号ＣＢ
Ｌ、予備デコーダに与える予備デコード信号ＳＰＤ、当
該予備列が選択されたことを示す予備ヒット信号ＳＰＨ
が用いられる。
【００３０】これらの制御信号のうち、カラムデコード
信号Ｃ、セクションデコード信号Ｓ、及び予備ヒット信
号ＳＰＨは、図２２に示されるような回路により生成さ
れる。カラムアドレス入力バッファＣＡＢにｍ個のカラ
ムアドレス入力信号ＣＡＩが入力され、その出力がカラ
ムデコーダＣＤ１１０１に与えられてＨ個のカラムデコ
ード信号Ｃとして出力される。また、カラムアドレス入
力バッファＣＡＢの出力はヒューズ選択回路ＦＳ１１０
１にも与えられ、その出力は予備カラムデコーダＳＣＤ
１１０１に与えられる。
信号Ｃ、セクションデコード信号Ｓ、及び予備ヒット信
号ＳＰＨは、図２２に示されるような回路により生成さ
れる。カラムアドレス入力バッファＣＡＢにｍ個のカラ
ムアドレス入力信号ＣＡＩが入力され、その出力がカラ
ムデコーダＣＤ１１０１に与えられてＨ個のカラムデコ
ード信号Ｃとして出力される。また、カラムアドレス入
力バッファＣＡＢの出力はヒューズ選択回路ＦＳ１１０
１にも与えられ、その出力は予備カラムデコーダＳＣＤ
１１０１に与えられる。
【００３１】一方、セクションを選択するためのｎ個の
セクションアドレス入力信号がセクションアドレス入力
バッファＳＡＢに入力され、このバッファＳＡＢからの
出力がセクションデコーダＳＤ１１０１に与えられて、
Ｎ個のセクションデコード信号Ｓが出力される。また、
セクションアドレス入力バッファＳＡＢからの出力はヒ
ューズ選択回路ＦＳ１１０２に与えられ、ヒューズ選択
回路ＦＳ１１０２からの出力は予備セクションデコーダ
ＳＳＤ１１０１に与えられる。ここで、ヒューズ選択回
路ＦＳ１１０１及びＦＳ１１０２は、図１４に示された
ヒューズ回路ＦＳ１８０１と同様に図１５に示されたよ
うな構成を備えている。
セクションアドレス入力信号がセクションアドレス入力
バッファＳＡＢに入力され、このバッファＳＡＢからの
出力がセクションデコーダＳＤ１１０１に与えられて、
Ｎ個のセクションデコード信号Ｓが出力される。また、
セクションアドレス入力バッファＳＡＢからの出力はヒ
ューズ選択回路ＦＳ１１０２に与えられ、ヒューズ選択
回路ＦＳ１１０２からの出力は予備セクションデコーダ
ＳＳＤ１１０１に与えられる。ここで、ヒューズ選択回
路ＦＳ１１０１及びＦＳ１１０２は、図１４に示された
ヒューズ回路ＦＳ１８０１と同様に図１５に示されたよ
うな構成を備えている。
【００３２】予備カラムデコーダＳＣＤ１１０１と予備
セクションデコーダＳＳＤ１１０１の出力は、ＡＮＤ回
路１１０１に与えられ、ＡＮＤ回路１１０１の出力信号
ＳＰＤ（１）はＯＲ回路１１０１に与えられる。ＯＲ回
路１１０１には、このようなＡＮＤ回路からの出力信号
が、予備カラムの数であるｓ個分入力され、一つの予備
ヒット信号ＳＰＨを出力する。
セクションデコーダＳＳＤ１１０１の出力は、ＡＮＤ回
路１１０１に与えられ、ＡＮＤ回路１１０１の出力信号
ＳＰＤ（１）はＯＲ回路１１０１に与えられる。ＯＲ回
路１１０１には、このようなＡＮＤ回路からの出力信号
が、予備カラムの数であるｓ個分入力され、一つの予備
ヒット信号ＳＰＨを出力する。
【００３３】図２０に示された回路で冗長回路を持たせ
たことによるメモリセルアレイ領域の増加分と、必要な
予備列のデコーダの数は次のようである。上述したよう
に、予備列の数が８・ｓ・Ｎ列であるため、メモリセル
アレイ領域の増加の割合は（８・ｓ・Ｎ）／（８・ｎ・
Ｎ）＝ｓ／ｎとなる。また、予備列用のデコーダはｓ・
Ｎ個必要となる。
たことによるメモリセルアレイ領域の増加分と、必要な
予備列のデコーダの数は次のようである。上述したよう
に、予備列の数が８・ｓ・Ｎ列であるため、メモリセル
アレイ領域の増加の割合は（８・ｓ・Ｎ）／（８・ｎ・
Ｎ）＝ｓ／ｎとなる。また、予備列用のデコーダはｓ・
Ｎ個必要となる。
【００３４】図２１に示された回路では、メモリセルア
レイ領域が増加する割合は１／Ｎであり、予備列用の列
デコーダはｓ個必要となる。
レイ領域が増加する割合は１／Ｎであり、予備列用の列
デコーダはｓ個必要となる。
【００３５】上述した従来の装置では、冗長回路を持た
せた場合には持たない装置と比較して、次のような要素
を付加しなければならない。
せた場合には持たない装置と比較して、次のような要素
を付加しなければならない。
【００３６】(1) 予備メモリセルアレイ及びワード線バ
ッファ (2) 不良ローアイソレーション用ヒューズ (3) ヒューズブロー後の通常メインワード線がフローテ
ィング状態にならず常時非選択状態になるように設ける
ノーマリオン状態のトランジスタ (4) 予備ローデコーダ このような要素を付加することで面積が増加する割合を
概算すると、以下のようである。
ッファ (2) 不良ローアイソレーション用ヒューズ (3) ヒューズブロー後の通常メインワード線がフローテ
ィング状態にならず常時非選択状態になるように設ける
ノーマリオン状態のトランジスタ (4) 予備ローデコーダ このような要素を付加することで面積が増加する割合を
概算すると、以下のようである。
【００３７】(1) 予備メモリセルアレイ及びワード線バ
ッファの付加による面積の増加 通常のメモリセルアレイが１０２４行設けられており、
これに８行の予備のメモリセルアレイが付加されるとす
ると、１０３２／１０２４＝１．００８より０．８％面
積が増加する。
ッファの付加による面積の増加 通常のメモリセルアレイが１０２４行設けられており、
これに８行の予備のメモリセルアレイが付加されるとす
ると、１０３２／１０２４＝１．００８より０．８％面
積が増加する。
【００３８】(2) 不良ローアイソレーション用ヒューズ
の付加による面積の増加 通常の１０２４行と同数の１０２４個のヒューズを、メ
モリセルアレイとワード線バッファとの間に設ける必要
がある。このヒューズはメモリセルアレイの近傍に配置
しなければならないが、レーザによるブローする際にヒ
ューズとヒューズ素子周囲の回路や配線を損傷しないよ
うに、これらとの間に１００μｍ程度の距離が必要であ
る。この距離の分だけ、面積が増加する。
の付加による面積の増加 通常の１０２４行と同数の１０２４個のヒューズを、メ
モリセルアレイとワード線バッファとの間に設ける必要
がある。このヒューズはメモリセルアレイの近傍に配置
しなければならないが、レーザによるブローする際にヒ
ューズとヒューズ素子周囲の回路や配線を損傷しないよ
うに、これらとの間に１００μｍ程度の距離が必要であ
る。この距離の分だけ、面積が増加する。
【００３９】(3) ノーマリオン状態のトランジスタの付
加による面積の増加 このトランジスタは、ごく低い駆動力を有するＭＯＳ型
トランジスタ、あるいは高抵抗の素子を用いて構成すれ
ばよく、アレイに換算して数カラム程度の増加で足り
る。
加による面積の増加 このトランジスタは、ごく低い駆動力を有するＭＯＳ型
トランジスタ、あるいは高抵抗の素子を用いて構成すれ
ばよく、アレイに換算して数カラム程度の増加で足り
る。
【００４０】(4) 予備ローデコーダの付加による面積の
増加 図１４に示された予備ローデコーダでは、予備行の数は
１１×８であり、８８個のヒューズを含んだ９組のデコ
ーダが必要となる。概算として、予備行１に対して必要
な１つの予備ローデコーダの面積は、約２００００μｍ
2 である。よって、８つの予備ローデコーダを設けると
なると、約１６００００μｍ2 の面積の増加を招く。
増加 図１４に示された予備ローデコーダでは、予備行の数は
１１×８であり、８８個のヒューズを含んだ９組のデコ
ーダが必要となる。概算として、予備行１に対して必要
な１つの予備ローデコーダの面積は、約２００００μｍ
2 である。よって、８つの予備ローデコーダを設けると
なると、約１６００００μｍ2 の面積の増加を招く。
【００４１】次に、冗長回路構成としたことにより増加
する、ヒューズブロー工程の数について述べる。表１
に、６４ＫビットのＳＲＡＭから１６ＭのＳＲＡＭにお
いて、予備行に関するヒューズブローの回数を示す。
する、ヒューズブロー工程の数について述べる。表１
に、６４ＫビットのＳＲＡＭから１６ＭのＳＲＡＭにお
いて、予備行に関するヒューズブローの回数を示す。
【００４２】
【表１】 ここで、予備行は通常行１２８行に１行の割合で設けら
れている。６４ＫビットＳＲＡＭを例にとると、通常行
２５６行につき予備行が２行設けられている。不良行の
ヒューズをブローする数は、最大で２である。この場合
の予備ローデコーダ内において、不良行のアドレスを記
憶するために必要なヒューズブロー数と、予備行イネー
ブル用のヒューズブロー数とを足すと最大で１８とな
る。よって、合計するとヒューズブローの数は最大で２
０となる。
れている。６４ＫビットＳＲＡＭを例にとると、通常行
２５６行につき予備行が２行設けられている。不良行の
ヒューズをブローする数は、最大で２である。この場合
の予備ローデコーダ内において、不良行のアドレスを記
憶するために必要なヒューズブロー数と、予備行イネー
ブル用のヒューズブロー数とを足すと最大で１８とな
る。よって、合計するとヒューズブローの数は最大で２
０となる。
【００４３】表１から明らかなように、ヒューズブロー
の数の大部分は予備ローデコーダにおける不良ローのア
ドレス記憶用と予備イネーブル用とで占められている。
そして、大容量化に伴いブローの数は大幅に増加してい
く。
の数の大部分は予備ローデコーダにおける不良ローのア
ドレス記憶用と予備イネーブル用とで占められている。
そして、大容量化に伴いブローの数は大幅に増加してい
く。
【００４４】以上、行方向に冗長回路構成としたことに
よる面積及び製造工程数の増加について述べたが、同様
に列方向に冗長回路を持たせた場合の面積及び製造工程
数の増加について説明する。
よる面積及び製造工程数の増加について述べたが、同様
に列方向に冗長回路を持たせた場合の面積及び製造工程
数の増加について説明する。
【００４５】上述したように、図２０に示された回路構
成では、予備のメモリセルアレイを設けたことによる面
積の増加の割合は、ｓ／ｎであり、図２１に示された回
路構成では１／Ｎとなる。
成では、予備のメモリセルアレイを設けたことによる面
積の増加の割合は、ｓ／ｎであり、図２１に示された回
路構成では１／Ｎとなる。
【００４６】不良カラムをアイソレーションするヒュー
ズは用いていないため、この分の面積の増加は零であ
る。同様に、ノーマリオン状態のトランジスタは付加し
ないため、この分の面積の増加はない。
ズは用いていないため、この分の面積の増加は零であ
る。同様に、ノーマリオン状態のトランジスタは付加し
ないため、この分の面積の増加はない。
【００４７】予備カラムデコーダは、図２０の構成では
ｓ×Ｎ個必要であり、図２１の構成ではｓ個必要であ
る。８Ｉ／Ｏ構成の１ＭビットＳＲＡＭで、通常列が１
０２４カラムで、予備列を８カラム設けたとすると、デ
コードに必要なカラムアドレスは７ビットであり１予備
列につき約１５０００μｍ2 面積が増加する。よって、
全体では８個の予備カラムデコーダが必要なため、約１
２００００μｍ2 増加する。
ｓ×Ｎ個必要であり、図２１の構成ではｓ個必要であ
る。８Ｉ／Ｏ構成の１ＭビットＳＲＡＭで、通常列が１
０２４カラムで、予備列を８カラム設けたとすると、デ
コードに必要なカラムアドレスは７ビットであり１予備
列につき約１５０００μｍ2 面積が増加する。よって、
全体では８個の予備カラムデコーダが必要なため、約１
２００００μｍ2 増加する。
【００４８】列方向に関して冗長回路を持たせたことに
よるヒューズブロー工程の数を、表２に示す。
よるヒューズブロー工程の数を、表２に示す。
【００４９】
【表２】 表１に示された行方向と同様に、予備列は通常列１２８
列につき１列の割合で設けられている。この表２から明
らかなように、予備行を設けた場合ほどではないが、大
容量化に伴いブローの数は大幅に増加していく。
列につき１列の割合で設けられている。この表２から明
らかなように、予備行を設けた場合ほどではないが、大
容量化に伴いブローの数は大幅に増加していく。
【００５０】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置では冗長回路構成にしたことによ
り面積が増大し製造工程数も大幅に増加していた。これ
により、チップサイズの増大、及び製造時間や製造コス
トの増加を招いていた。
従来の半導体記憶装置では冗長回路構成にしたことによ
り面積が増大し製造工程数も大幅に増加していた。これ
により、チップサイズの増大、及び製造時間や製造コス
トの増加を招いていた。
【００５１】本発明は上記事情に鑑みてなされたもの
で、チップ面積の増加を抑制し、また予備行又は予備列
を選択するために必要な情報を記憶する工程を削減し得
る半導体記憶装置を提供することを目的とする。
で、チップ面積の増加を抑制し、また予備行又は予備列
を選択するために必要な情報を記憶する工程を削減し得
る半導体記憶装置を提供することを目的とする。
【００５２】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の通常行と１つの予備行にメモリセルがそれぞ
れ配置された複数のブロックを備え、前記各々のブロッ
クは、前記通常行のいずれかを選択する複数の通常行選
択線と、前記通常行のいずれかに不良がある場合に替わ
りに前記予備行を選択する１つの予備行選択線と、前記
通常行選択線毎に設けられて対応する通常行選択線を駆
動し、対応する当該通常行選択線に不良がある場合に切
断される不良時切断用ヒューズを含む通常行選択制御回
路と、前記予備行選択線に設けられ、この予備行選択線
を駆動する予備行選択制御回路と、を有し、各々の前記
通常行選択制御回路は、行デコーダの出力に基づいて、
当該通常行が選択時には当該通常行選択線を選択状態に
駆動し、当該通常行が非選択時には当該通常行選択線を
非選択状態に駆動する駆動手段と、前記不良時切断用ヒ
ューズが切断されると、切断されたヒューズ端子の電位
を、当該通常行が非選択時に与えられる非選択電位に設
定する第１の電位設定手段と、各々の通常行毎に設けら
れ、当該通常行の前記ヒューズ端子の電位を与えられ
て、各々の通常行に共通に設けられた１つの共通端子
を、当該通常行が選択時には第１の電位に設定する動作
を行い、当該通常行が非選択時には第１の電位に設定す
る動作を行わない第２の電位設定手段と、前記共通端子
に設けられ、この共通端子を常時第２の電位に設定する
動作を行う第３の電位設定手段と、を含み、前記第２の
電位設定手段が前記共通端子を前記第１の電位に設定す
る駆動能力は、前記第３の電位設定手段が前記共通端子
を前記第２の電位に設定する駆動能力より大きく、前記
予備行選択制御回路は、前記ブロックのいずれかを選択
するブロック選択信号と、前記共通端子の電位とを与え
られ、当該ブロックが選択され、かつ前記共通端子が前
記第２の電位である場合にのみ、前記予備行選択線を選
択状態に駆動し、他のいずれかの場合に、前記予備行選
択線を非選択状態に駆動する駆動手段を含む、ことを特
徴としている。また、行に対する上記構成を列に対して
適用した場合も同様である。この場合の本発明の半導体
記憶装置は、複数の通常列と１つの予備列にメモリセル
がそれぞれ配置された複数のブロックを備え、前記各々
のブロックは、前記通常列のいずれかを選択する複数の
通常列選択線と、前記通常列のいずれかに不良がある場
合に替わりに前記予備列を選択する１つの予備列選択線
と、前記通常列選択線毎に設けられて対応する通常列選
択線を駆動し、対応する当該通常列選択線に不良がある
場合に切断される不良時切断用ヒューズを含む通常列選
択制御回路と、前記予備列選択線に設けられ、この予備
列選択線を駆動する予備列選択制御回路と、を有し、各
々の前記通常列選択制御回路は、列デコーダの出力に基
づいて、当該通常列が選択時には当該通常列選択線を選
択状態に駆動し、当該通常列が非選択時には当該通常列
選択線を非選択状態に駆動する駆動手段と、前記不良時
切断用ヒューズが切断されると、切断されたヒューズ端
子の電位を、当該通常列が非選択時に与えられる非選択
電位に設定する第１の電位設定手段と、各々の通常列毎
に設けられ、当該通常列の前記ヒューズ端子の電位を与
えられて、各々の通常列に共通に設けられた１つの共通
端子を、当該通常列が選択時には第１の電位に設定する
動作を行い、当該通常列が非選択時には第１の電位に設
定する動作を行わない第２の電位設定手段と、前記共通
端子に設けられ、この共通端子を常時第２の電位に設定
する動作を行う第３の電位設定手段と、を含み、前記第
２の電位設定手段が前記共通端子を前記第１の電位に設
定する駆動能力は、前記第３の電位設定手段が前記共通
端子を前記第２の電位に設定する駆動能力より大きく、
前記予備列選択制御回路は、前記ブロックのいずれかを
選択するブロック選択信号と、前記共通端子の電位とを
与えられ、当該ブロックが選択され、かつ前記共通端子
が前記第２の電位である場合にのみ、前記予備列選択線
を選択状態に駆動し、他のいずれかの場合に、前記予備
列選択線を非選択状態に駆動する駆動手段を含む、こと
を特徴とする。
は、複数の通常行と１つの予備行にメモリセルがそれぞ
れ配置された複数のブロックを備え、前記各々のブロッ
クは、前記通常行のいずれかを選択する複数の通常行選
択線と、前記通常行のいずれかに不良がある場合に替わ
りに前記予備行を選択する１つの予備行選択線と、前記
通常行選択線毎に設けられて対応する通常行選択線を駆
動し、対応する当該通常行選択線に不良がある場合に切
断される不良時切断用ヒューズを含む通常行選択制御回
路と、前記予備行選択線に設けられ、この予備行選択線
を駆動する予備行選択制御回路と、を有し、各々の前記
通常行選択制御回路は、行デコーダの出力に基づいて、
当該通常行が選択時には当該通常行選択線を選択状態に
駆動し、当該通常行が非選択時には当該通常行選択線を
非選択状態に駆動する駆動手段と、前記不良時切断用ヒ
ューズが切断されると、切断されたヒューズ端子の電位
を、当該通常行が非選択時に与えられる非選択電位に設
定する第１の電位設定手段と、各々の通常行毎に設けら
れ、当該通常行の前記ヒューズ端子の電位を与えられ
て、各々の通常行に共通に設けられた１つの共通端子
を、当該通常行が選択時には第１の電位に設定する動作
を行い、当該通常行が非選択時には第１の電位に設定す
る動作を行わない第２の電位設定手段と、前記共通端子
に設けられ、この共通端子を常時第２の電位に設定する
動作を行う第３の電位設定手段と、を含み、前記第２の
電位設定手段が前記共通端子を前記第１の電位に設定す
る駆動能力は、前記第３の電位設定手段が前記共通端子
を前記第２の電位に設定する駆動能力より大きく、前記
予備行選択制御回路は、前記ブロックのいずれかを選択
するブロック選択信号と、前記共通端子の電位とを与え
られ、当該ブロックが選択され、かつ前記共通端子が前
記第２の電位である場合にのみ、前記予備行選択線を選
択状態に駆動し、他のいずれかの場合に、前記予備行選
択線を非選択状態に駆動する駆動手段を含む、ことを特
徴としている。また、行に対する上記構成を列に対して
適用した場合も同様である。この場合の本発明の半導体
記憶装置は、複数の通常列と１つの予備列にメモリセル
がそれぞれ配置された複数のブロックを備え、前記各々
のブロックは、前記通常列のいずれかを選択する複数の
通常列選択線と、前記通常列のいずれかに不良がある場
合に替わりに前記予備列を選択する１つの予備列選択線
と、前記通常列選択線毎に設けられて対応する通常列選
択線を駆動し、対応する当該通常列選択線に不良がある
場合に切断される不良時切断用ヒューズを含む通常列選
択制御回路と、前記予備列選択線に設けられ、この予備
列選択線を駆動する予備列選択制御回路と、を有し、各
々の前記通常列選択制御回路は、列デコーダの出力に基
づいて、当該通常列が選択時には当該通常列選択線を選
択状態に駆動し、当該通常列が非選択時には当該通常列
選択線を非選択状態に駆動する駆動手段と、前記不良時
切断用ヒューズが切断されると、切断されたヒューズ端
子の電位を、当該通常列が非選択時に与えられる非選択
電位に設定する第１の電位設定手段と、各々の通常列毎
に設けられ、当該通常列の前記ヒューズ端子の電位を与
えられて、各々の通常列に共通に設けられた１つの共通
端子を、当該通常列が選択時には第１の電位に設定する
動作を行い、当該通常列が非選択時には第１の電位に設
定する動作を行わない第２の電位設定手段と、前記共通
端子に設けられ、この共通端子を常時第２の電位に設定
する動作を行う第３の電位設定手段と、を含み、前記第
２の電位設定手段が前記共通端子を前記第１の電位に設
定する駆動能力は、前記第３の電位設定手段が前記共通
端子を前記第２の電位に設定する駆動能力より大きく、
前記予備列選択制御回路は、前記ブロックのいずれかを
選択するブロック選択信号と、前記共通端子の電位とを
与えられ、当該ブロックが選択され、かつ前記共通端子
が前記第２の電位である場合にのみ、前記予備列選択線
を選択状態に駆動し、他のいずれかの場合に、前記予備
列選択線を非選択状態に駆動する駆動手段を含む、こと
を特徴とする。
【００５３】または、本発明の半導体記憶装置は、上記
行方向に対して設けられた構成を列方向に同様に備えて
いてもよい。
行方向に対して設けられた構成を列方向に同様に備えて
いてもよい。
【００５４】
【作用】各々のブロック内において、通常行のいずれか
に不良がある場合、この通常行に対応する不良時切断用
ヒューズが切断される。第１の電位設定手段が、切断さ
れたヒューズ端子の電位を非選択電位に設定する。駆動
手段が、行デコーダの出力に基づき、不良がない通常行
が選択された場合はこの通常行選択線を選択状態に駆動
する。この場合は、各々の通常行毎に設けられた第２の
電位設定手段のうち、選択された通常行に設けられたも
のが共通端子を第１の電位に設定し、他の非選択の通常
行に設けられたものがこのような設定動作を行わない。
第３の電位設定手段は、共通端子を常時第２の電位に設
定する動作を行っている。しかし、第３の電位設定手段
が共通端子を第２の電位に設定する駆動能力よりも、第
２の電位設定手段が共通端子を第１の電位に設定する駆
動能力の方が大きいので、この場合には共通端子が第１
の電位に設定される。よって、当該ブロックの選択の如
何にかかわらず、共通端子が第１の電位であるため、予
備行選択制御回路が予備行選択線を非選択状態に駆動す
る。不良がある通常行が選択された場合は、この通常行
のヒューズ端子が非選択電位に設定されている。よっ
て、各々の通常行に設けられた全ての第２の電位設定手
段が、共通端子を第１の電位に設定する動作を行わな
い。このため、共通端子は第３の電位設定手段によって
第２の電位に設定される。当該ブロックが選択され、か
つ共通端子が第２の電位にある場合、予備行選択制御回
路が予備行選択線を選択状態に駆動する。このように、
各ブロック毎に複数の通常行と１つの予備行とが設けら
れ、通常行に不良がありこの行が選択された場合は予備
行が自動的に選択される。従って、予備行を選択するた
めの予備行デコーダや、予備行選択用の情報を記憶する
手段が不要であり、チップ面積の縮小が可能である。ま
た、予備行選択情報を書き込む工程も不要である。列方
向に対して同様な構成を備える場合も、同様な作用が生
じる。
に不良がある場合、この通常行に対応する不良時切断用
ヒューズが切断される。第１の電位設定手段が、切断さ
れたヒューズ端子の電位を非選択電位に設定する。駆動
手段が、行デコーダの出力に基づき、不良がない通常行
が選択された場合はこの通常行選択線を選択状態に駆動
する。この場合は、各々の通常行毎に設けられた第２の
電位設定手段のうち、選択された通常行に設けられたも
のが共通端子を第１の電位に設定し、他の非選択の通常
行に設けられたものがこのような設定動作を行わない。
第３の電位設定手段は、共通端子を常時第２の電位に設
定する動作を行っている。しかし、第３の電位設定手段
が共通端子を第２の電位に設定する駆動能力よりも、第
２の電位設定手段が共通端子を第１の電位に設定する駆
動能力の方が大きいので、この場合には共通端子が第１
の電位に設定される。よって、当該ブロックの選択の如
何にかかわらず、共通端子が第１の電位であるため、予
備行選択制御回路が予備行選択線を非選択状態に駆動す
る。不良がある通常行が選択された場合は、この通常行
のヒューズ端子が非選択電位に設定されている。よっ
て、各々の通常行に設けられた全ての第２の電位設定手
段が、共通端子を第１の電位に設定する動作を行わな
い。このため、共通端子は第３の電位設定手段によって
第２の電位に設定される。当該ブロックが選択され、か
つ共通端子が第２の電位にある場合、予備行選択制御回
路が予備行選択線を選択状態に駆動する。このように、
各ブロック毎に複数の通常行と１つの予備行とが設けら
れ、通常行に不良がありこの行が選択された場合は予備
行が自動的に選択される。従って、予備行を選択するた
めの予備行デコーダや、予備行選択用の情報を記憶する
手段が不要であり、チップ面積の縮小が可能である。ま
た、予備行選択情報を書き込む工程も不要である。列方
向に対して同様な構成を備える場合も、同様な作用が生
じる。
【００５５】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本発明の第１の実施例による半
導体記憶装置における１ブロック内の行方向の構成を示
す。この第１の実施例は、図１６に示された従来の装置
に本発明を適用したものに相当する。
して説明する。図１に、本発明の第１の実施例による半
導体記憶装置における１ブロック内の行方向の構成を示
す。この第１の実施例は、図１６に示された従来の装置
に本発明を適用したものに相当する。
【００５６】各々のブロック内において、１２８本の通
常メインワード線ＮＭＷ１〜ＮＭＷ１２８と１本の予備
メインワード線ＲＭＷが配線されている。
常メインワード線ＮＭＷ１〜ＮＭＷ１２８と１本の予備
メインワード線ＲＭＷが配線されている。
【００５７】各々の通常メインワード線ＮＭＷには、端
部にＮＡＮＤ回路から成るローメインデコーダＲＭＤ１
１と、２段のインバータから成るワード線バッファＷＢ
１１と、不良ローアイソレイションヒューズＦＵ１１と
が直列に接続されている。また、通常メインワード線Ｎ
ＭＷ１〜ＮＭＷ１２８の他方の端部には、駆動力の小さ
いノーマリオンのＰチャネルトランジスタＰ１２が設け
られている。
部にＮＡＮＤ回路から成るローメインデコーダＲＭＤ１
１と、２段のインバータから成るワード線バッファＷＢ
１１と、不良ローアイソレイションヒューズＦＵ１１と
が直列に接続されている。また、通常メインワード線Ｎ
ＭＷ１〜ＮＭＷ１２８の他方の端部には、駆動力の小さ
いノーマリオンのＰチャネルトランジスタＰ１２が設け
られている。
【００５８】予備メインワード線ＲＭＷの端部には、イ
ンバータＩＮ１２、ＮＯＲ回路ＮＯＲ１１、及びインバ
ータＩＮ１１が直列に接続されている。
ンバータＩＮ１２、ＮＯＲ回路ＮＯＲ１１、及びインバ
ータＩＮ１１が直列に接続されている。
【００５９】また、ワード線とは直交する方向に１本の
共通ブロック線Ｒ１１が配線されている。この共通ブロ
ック線Ｒ１１には、各通常メインワード線ＮＭＷ１〜Ｎ
ＭＷ１２８との交点にそれぞれ設けられたＰチャネルト
ランジスタＰ１１のドレインと、Ｎチャネルトランジス
タＮ１１のドレインと、ＮＯＲ回路ＮＯＲ１１の他方の
入力端子が接続されている。
共通ブロック線Ｒ１１が配線されている。この共通ブロ
ック線Ｒ１１には、各通常メインワード線ＮＭＷ１〜Ｎ
ＭＷ１２８との交点にそれぞれ設けられたＰチャネルト
ランジスタＰ１１のドレインと、Ｎチャネルトランジス
タＮ１１のドレインと、ＮＯＲ回路ＮＯＲ１１の他方の
入力端子が接続されている。
【００６０】ＰチャネルトランジスタＰ１１のソースは
電源電圧ＶDD端子に接続され、ゲートは通常メインワー
ド線ＮＭＷに接続されている。Ｎチャネルトランジスタ
Ｎ１１は、ゲートが電源電圧ＶDD端子に接続されてノー
マリオン状態にあり、ソースは接地されている。このＮ
チャネルトランジスタＮ１１の駆動能力は、Ｐチャネル
トランジスタＰ１１と比較して十分に小さく設定されて
いる。
電源電圧ＶDD端子に接続され、ゲートは通常メインワー
ド線ＮＭＷに接続されている。Ｎチャネルトランジスタ
Ｎ１１は、ゲートが電源電圧ＶDD端子に接続されてノー
マリオン状態にあり、ソースは接地されている。このＮ
チャネルトランジスタＮ１１の駆動能力は、Ｐチャネル
トランジスタＰ１１と比較して十分に小さく設定されて
いる。
【００６１】このような構成を備えた第１の実施例で
は、次のように動作する。通常メインワード線ＮＭＷ１
〜ＮＭＷ１２８に不良が存在しない場合、あるいはいず
れかに不良が存在しても他の通常メインワード線ＮＭＷ
が選択された場合は、選択された通常メインワード線Ｎ
ＭＷのみがロウレベルになる。そして、この選択された
通常メインワード線ＮＭＷにゲートが接続されたＰチャ
ネルトランジスタＰ１１のみがオンし、予備選択線Ｒ１
１を充電する。これにより、ＮＯＲ回路ＮＯＲ１１にハ
イレベルの信号が入力され、インバータＩＮＶ１２に入
力されるブロック選択信号とは無関係に予備メインワー
ド線ＲＭＷはハイレベルに保持され非選択状態を維持す
る。
は、次のように動作する。通常メインワード線ＮＭＷ１
〜ＮＭＷ１２８に不良が存在しない場合、あるいはいず
れかに不良が存在しても他の通常メインワード線ＮＭＷ
が選択された場合は、選択された通常メインワード線Ｎ
ＭＷのみがロウレベルになる。そして、この選択された
通常メインワード線ＮＭＷにゲートが接続されたＰチャ
ネルトランジスタＰ１１のみがオンし、予備選択線Ｒ１
１を充電する。これにより、ＮＯＲ回路ＮＯＲ１１にハ
イレベルの信号が入力され、インバータＩＮＶ１２に入
力されるブロック選択信号とは無関係に予備メインワー
ド線ＲＭＷはハイレベルに保持され非選択状態を維持す
る。
【００６２】通常メインワード線ＮＭＷ１〜ＮＭＷ１２
８に不良が存在し、かつその不良のある通常メインワー
ド線ＮＭＷが選択された場合には、次のように動作して
予備メインワード線ＲＭＷに置き替わる。
８に不良が存在し、かつその不良のある通常メインワー
ド線ＮＭＷが選択された場合には、次のように動作して
予備メインワード線ＲＭＷに置き替わる。
【００６３】例えば、通常メモリセルアレイのうち通常
メインワード線ＮＭＷ１に不良があり、この不良ローア
イソレーションヒューズＦＵ１１がブローされ、かつこ
の通常メインワード線ＮＭＷ１が選択された場合を考え
る。不良ローアイソレーションヒューズＦＵ１１がブロ
ーされると、ワード線バッファ１１及びローメインデコ
ーダＲＭＤ１１と、この通常メインワード線ＮＭＷ１と
が遮断される。これにより、ローメインデコーダＲＭＤ
１１に入力されるロープリデコード信号にかかわらず、
通常メインワード線ＮＭＷ１はＰチャネルトランジスタ
Ｐ１２により充電されてハイレベルに保持される。
メインワード線ＮＭＷ１に不良があり、この不良ローア
イソレーションヒューズＦＵ１１がブローされ、かつこ
の通常メインワード線ＮＭＷ１が選択された場合を考え
る。不良ローアイソレーションヒューズＦＵ１１がブロ
ーされると、ワード線バッファ１１及びローメインデコ
ーダＲＭＤ１１と、この通常メインワード線ＮＭＷ１と
が遮断される。これにより、ローメインデコーダＲＭＤ
１１に入力されるロープリデコード信号にかかわらず、
通常メインワード線ＮＭＷ１はＰチャネルトランジスタ
Ｐ１２により充電されてハイレベルに保持される。
【００６４】この状態で通常メインワード線ＮＭＷ１が
選択された場合は、全ての通常メインワード線ＮＭＷ１
〜ＮＭＷ１２８がハイレベルで非選択状態におかれる。
これにより、全てのＰチャネルトランジスタＰ１１がオ
フし、またＮチャネルトランジスタＮ１１はノーマリオ
ンであることから、ブロック共通線Ｒ１１はロウレベル
になる。ＮＯＲ回路ＮＯＲ１１の一方の入力端子にこの
ロウレベルの信号が入力されるため、インバータＩＮ１
２を介して入力されるブロック選択信号に応じて予備メ
インワード線ＲＭＷのレベルが変わる。ハイレベルのブ
ロック選択信号がインバータＩＮ１２に入力されたと
き、予備メインワード線ＲＭＷがロウレベルになり選択
される。
選択された場合は、全ての通常メインワード線ＮＭＷ１
〜ＮＭＷ１２８がハイレベルで非選択状態におかれる。
これにより、全てのＰチャネルトランジスタＰ１１がオ
フし、またＮチャネルトランジスタＮ１１はノーマリオ
ンであることから、ブロック共通線Ｒ１１はロウレベル
になる。ＮＯＲ回路ＮＯＲ１１の一方の入力端子にこの
ロウレベルの信号が入力されるため、インバータＩＮ１
２を介して入力されるブロック選択信号に応じて予備メ
インワード線ＲＭＷのレベルが変わる。ハイレベルのブ
ロック選択信号がインバータＩＮ１２に入力されたと
き、予備メインワード線ＲＭＷがロウレベルになり選択
される。
【００６５】このように、第１の実施例では各ブロック
内において通常メインワード線ＮＭＷが選択されたとき
は、ロープリデコード信号に応じていずれか一つの通常
メインワード線ＮＭＷが選択される。いずれか一つの通
常メインワード線ＮＭＷに不良が存在した場合はその不
良アイソレーションヒューズが溶断され、かつ不良の通
常メインワード線ＮＭＷが選択された場合は全ての通常
メインワード線ＮＭＷがロープリデコード信号とは無関
係に非選択状態になる。これにより、自動的に予備メイ
ンワード線ＲＭＷが選択可能な状態になる。そして、こ
のブロックが選択された場合には予備メインワード線Ｒ
ＭＷが選択される。
内において通常メインワード線ＮＭＷが選択されたとき
は、ロープリデコード信号に応じていずれか一つの通常
メインワード線ＮＭＷが選択される。いずれか一つの通
常メインワード線ＮＭＷに不良が存在した場合はその不
良アイソレーションヒューズが溶断され、かつ不良の通
常メインワード線ＮＭＷが選択された場合は全ての通常
メインワード線ＮＭＷがロープリデコード信号とは無関
係に非選択状態になる。これにより、自動的に予備メイ
ンワード線ＲＭＷが選択可能な状態になる。そして、こ
のブロックが選択された場合には予備メインワード線Ｒ
ＭＷが選択される。
【００６６】図２に、本発明の第２の実施例による半導
体記憶装置の構成を示す。この第２の実施例は、図１７
に示された従来の装置に本発明を適用したものに相当す
る。図１７における装置と同様に、各通常メインワード
線ＮＭＷ１〜ＮＭＷ１２８の端部に、それぞれローメイ
ンデコーダＲＭＤ２１、インバータＩＮ２２、不良ロー
アイソレーション用ヒューズＦＵ２１、インバータＩＮ
２１が直列に接続され、さらにＮチャネルトランジスタ
Ｎ２１及びＮ２３が設けられている。
体記憶装置の構成を示す。この第２の実施例は、図１７
に示された従来の装置に本発明を適用したものに相当す
る。図１７における装置と同様に、各通常メインワード
線ＮＭＷ１〜ＮＭＷ１２８の端部に、それぞれローメイ
ンデコーダＲＭＤ２１、インバータＩＮ２２、不良ロー
アイソレーション用ヒューズＦＵ２１、インバータＩＮ
２１が直列に接続され、さらにＮチャネルトランジスタ
Ｎ２１及びＮ２３が設けられている。
【００６７】また、予備メインワード線ＲＭＷの端部に
は、ＮＡＮＤ回路ＮＡ２１の出力端子が接続され、一方
の入力端子はブロック選択信号を入力される。
は、ＮＡＮＤ回路ＮＡ２１の出力端子が接続され、一方
の入力端子はブロック選択信号を入力される。
【００６８】そして、ワード線と直交する方向にブロッ
ク共通線Ｒ２１が設けられ、その一端はＮＡＮＤ回路Ｎ
Ａ２１の他方の入力端子に接続されている。このブロッ
ク共通線Ｒ２１と各通常メインワード線ＮＭＷ１〜ＮＭ
Ｗ１２８とが交差する箇所にＮチャネルトランジスタＮ
２２がそれぞれ設けられている。各Ｎチャネルトランジ
スタＮ２２のドレインがブロック共通線Ｒ２１に接続さ
れ、ソースが接地され、ゲートがそれぞれのインバータ
ＩＮ２１の入力端子に接続されている。さらに、駆動能
力がＮチャネルトランジスタＮ２２よりも十分に小さく
ノーマリオンのＰチャネルトランジスタＰ２１のドレイ
ンが、ブロック共通線Ｒ２１に接続されている。
ク共通線Ｒ２１が設けられ、その一端はＮＡＮＤ回路Ｎ
Ａ２１の他方の入力端子に接続されている。このブロッ
ク共通線Ｒ２１と各通常メインワード線ＮＭＷ１〜ＮＭ
Ｗ１２８とが交差する箇所にＮチャネルトランジスタＮ
２２がそれぞれ設けられている。各Ｎチャネルトランジ
スタＮ２２のドレインがブロック共通線Ｒ２１に接続さ
れ、ソースが接地され、ゲートがそれぞれのインバータ
ＩＮ２１の入力端子に接続されている。さらに、駆動能
力がＮチャネルトランジスタＮ２２よりも十分に小さく
ノーマリオンのＰチャネルトランジスタＰ２１のドレイ
ンが、ブロック共通線Ｒ２１に接続されている。
【００６９】通常メインワード線ＮＭＷ１〜ＮＭＷ１２
８のうち、いずれにも不良が存在しない場合、あるいは
不良箇所が存在しても他のものが選択された場合には、
選択されたローのインバータＩＮ２１の入力端子がハイ
レベルに、通常メインワード線ＮＭＷがロウレベルにな
る。この選択されたローのインバータＩＮ２１の入力端
子にゲートが接続されたＮチャネルトランジスタＮ２２
がオンし、ブロック共通線Ｒ２１を放電する。このブロ
ック共通線Ｒ２１からロウレベルの入力をＮＡＮＤ回路
ＮＡ２１が与えられ、予備メインワード線ＲＭＷは常時
ハイレベルに保持されて非選択状態におかれる。
８のうち、いずれにも不良が存在しない場合、あるいは
不良箇所が存在しても他のものが選択された場合には、
選択されたローのインバータＩＮ２１の入力端子がハイ
レベルに、通常メインワード線ＮＭＷがロウレベルにな
る。この選択されたローのインバータＩＮ２１の入力端
子にゲートが接続されたＮチャネルトランジスタＮ２２
がオンし、ブロック共通線Ｒ２１を放電する。このブロ
ック共通線Ｒ２１からロウレベルの入力をＮＡＮＤ回路
ＮＡ２１が与えられ、予備メインワード線ＲＭＷは常時
ハイレベルに保持されて非選択状態におかれる。
【００７０】通常メインワード線ＮＭＷ１〜ＮＭＷ１２
８のいずれかに不良があった場合は、その不良ローアイ
ソレーションヒューズＦＵ２１がブローされ、その通常
メインワード線ＮＭＷはＮチャネルトランジスタＮ２１
及びＮ２３によってハイレベルに保持され、非選択状態
となる。不良のある通常メインワード線ＮＭＷが選択さ
れたときは、全てのＮチャネルトランジスタＮ２２がオ
フ状態を保ち、ＮチャネルトランジスタＰ２１はノーマ
リオンであることから、ブロック共通線Ｒ２１は充電さ
れてハイレベルになる。このハイレベルの入力をＮＡＮ
Ｄ回路ＮＡ２１が与えられ、予備メインワード線ＲＭＷ
はブロック選択信号に応じてレベルが変り、ハイレベル
のブロック選択信号が入力されたときはロウレベルにな
り選択状態になる。
８のいずれかに不良があった場合は、その不良ローアイ
ソレーションヒューズＦＵ２１がブローされ、その通常
メインワード線ＮＭＷはＮチャネルトランジスタＮ２１
及びＮ２３によってハイレベルに保持され、非選択状態
となる。不良のある通常メインワード線ＮＭＷが選択さ
れたときは、全てのＮチャネルトランジスタＮ２２がオ
フ状態を保ち、ＮチャネルトランジスタＰ２１はノーマ
リオンであることから、ブロック共通線Ｒ２１は充電さ
れてハイレベルになる。このハイレベルの入力をＮＡＮ
Ｄ回路ＮＡ２１が与えられ、予備メインワード線ＲＭＷ
はブロック選択信号に応じてレベルが変り、ハイレベル
のブロック選択信号が入力されたときはロウレベルにな
り選択状態になる。
【００７１】本発明の第３の実施例による半導体記憶装
置の構成を図３に示す。この実施例の構成は、図１に示
された第１の実施例によるものと類似したものとなって
いる。各通常メインワード線ＮＭＷ１〜１２８の端部
に、それぞれローメインデコーダＲＭＤ３１、不良ロー
アイソレーションヒューズＦＵ３１、及び２段のインバ
ータから成るワード線バッファＷＢが直列に接続され、
さらにワード線バッファＷＢの入力端子とローメインデ
コーダＲＭＤ３１の出力端子とを接続するノードと電源
電圧ＶDD端子との間に、ＰチャネルトランジスタＰ３１
が接続されている。このＰチャネルトランジスタＰ３１
はゲートが接地され、ノーマリオン状態にある。
置の構成を図３に示す。この実施例の構成は、図１に示
された第１の実施例によるものと類似したものとなって
いる。各通常メインワード線ＮＭＷ１〜１２８の端部
に、それぞれローメインデコーダＲＭＤ３１、不良ロー
アイソレーションヒューズＦＵ３１、及び２段のインバ
ータから成るワード線バッファＷＢが直列に接続され、
さらにワード線バッファＷＢの入力端子とローメインデ
コーダＲＭＤ３１の出力端子とを接続するノードと電源
電圧ＶDD端子との間に、ＰチャネルトランジスタＰ３１
が接続されている。このＰチャネルトランジスタＰ３１
はゲートが接地され、ノーマリオン状態にある。
【００７２】また、予備メインワード線ＲＭＷの端部に
は、インバータＩＮ３２、ＮＯＲ回路ＮＯＲ３１及びイ
ンバータＩＮ３１が直列に接続されている。
は、インバータＩＮ３２、ＮＯＲ回路ＮＯＲ３１及びイ
ンバータＩＮ３１が直列に接続されている。
【００７３】ワード線と直交する方向にブロック共通線
Ｒ３１が設けられ、一端はＮＯＲ回路ＮＯＲ３１の一方
の入力端子に接続されている。
Ｒ３１が設けられ、一端はＮＯＲ回路ＮＯＲ３１の一方
の入力端子に接続されている。
【００７４】通常メインワード線ＮＭＷ１〜ＮＭＷ１２
８のうち、いずれにも不良が存在しない場合、あるいは
不良箇所が存在しても他のものが選択された場合には、
選択された通常メインワード線ＮＭＷがロウレベルにな
る。この選択されたローのワード線バッファＷＢの入力
端子にゲートが接続されたＰチャネルトランジスタＰ３
２がゲートにロウレベルを入力されてオンし、ブロック
共通線Ｒ３１を充電する。このブロック共通線Ｒ３１か
らハイレベルの入力をＮＯＲ回路ＮＯＲ３１が与えら
れ、予備メインワード線ＲＭＷは常時ハイレベルに保持
されて非選択状態におかれる。
８のうち、いずれにも不良が存在しない場合、あるいは
不良箇所が存在しても他のものが選択された場合には、
選択された通常メインワード線ＮＭＷがロウレベルにな
る。この選択されたローのワード線バッファＷＢの入力
端子にゲートが接続されたＰチャネルトランジスタＰ３
２がゲートにロウレベルを入力されてオンし、ブロック
共通線Ｒ３１を充電する。このブロック共通線Ｒ３１か
らハイレベルの入力をＮＯＲ回路ＮＯＲ３１が与えら
れ、予備メインワード線ＲＭＷは常時ハイレベルに保持
されて非選択状態におかれる。
【００７５】通常メインワード線ＮＭＷ１〜ＮＭＷ１２
８のいずれかに不良があった場合は、その不良ローアイ
ソレーションヒューズＦＵが溶断され、その通常メイン
ワード線ＮＭＷはＰチャネルトランジスタＰ３１によっ
てハイレベルに保持され、非選択状態となる。不良のあ
る通常メインワード線ＮＭＷが選択されたときは、全て
のＰチャネルトランジスタＰ３２がオフ状態を保ち、Ｎ
チャネルトランジスタＮ３１がノーマリオンであること
から、ブロック共通線Ｒ３１は放電されてローレベルに
なる。このローレベルの入力をＮＯＲ回路ＮＯＲ３１が
与えられ、予備メインワード線ＲＭＷはハイレベルのブ
ロック選択信号が入力されたときはロウレベルになり選
択状態になる。
８のいずれかに不良があった場合は、その不良ローアイ
ソレーションヒューズＦＵが溶断され、その通常メイン
ワード線ＮＭＷはＰチャネルトランジスタＰ３１によっ
てハイレベルに保持され、非選択状態となる。不良のあ
る通常メインワード線ＮＭＷが選択されたときは、全て
のＰチャネルトランジスタＰ３２がオフ状態を保ち、Ｎ
チャネルトランジスタＮ３１がノーマリオンであること
から、ブロック共通線Ｒ３１は放電されてローレベルに
なる。このローレベルの入力をＮＯＲ回路ＮＯＲ３１が
与えられ、予備メインワード線ＲＭＷはハイレベルのブ
ロック選択信号が入力されたときはロウレベルになり選
択状態になる。
【００７６】図４に示された本発明の第４の実施例で
は、上述の第１〜第３の実施例とは逆に各ワード線はハ
イレベルになったときに選択状態になり、図１８に示さ
れた従来の装置に本発明を適用したものに相当する。通
常メインワード線ＮＭＷ１〜ＮＭＷ１２８と直交する方
向にブロック共通線Ｒ４１が設けられ、各交点にＮチャ
ネルトランジスタＮ４１が設けられ、さらにこのトラン
ジスタＮ４１よりも駆動能力が十分に低くノーマリオン
のＰチャネルトランジスタＰ４１のドレインが接続され
ている。
は、上述の第１〜第３の実施例とは逆に各ワード線はハ
イレベルになったときに選択状態になり、図１８に示さ
れた従来の装置に本発明を適用したものに相当する。通
常メインワード線ＮＭＷ１〜ＮＭＷ１２８と直交する方
向にブロック共通線Ｒ４１が設けられ、各交点にＮチャ
ネルトランジスタＮ４１が設けられ、さらにこのトラン
ジスタＮ４１よりも駆動能力が十分に低くノーマリオン
のＰチャネルトランジスタＰ４１のドレインが接続され
ている。
【００７７】通常メインワード線ＮＭＷ１〜ＮＭＷ１２
８に不良がない場合、あるいは不良が存在しかつ不良箇
所以外が選択された場合は選択された通常メインワード
線ＮＭＷがハイレベルになる。この場合には、選択され
た通常メインワード線ＮＭＷにゲートが接続されたＮチ
ャネルトランジスタＮ４１がオンし、ブロック共通線Ｒ
４１はロウレベルになり、予備メインワード線ＲＭＷは
ロウレベルに保持され非選択状態を維持する。
８に不良がない場合、あるいは不良が存在しかつ不良箇
所以外が選択された場合は選択された通常メインワード
線ＮＭＷがハイレベルになる。この場合には、選択され
た通常メインワード線ＮＭＷにゲートが接続されたＮチ
ャネルトランジスタＮ４１がオンし、ブロック共通線Ｒ
４１はロウレベルになり、予備メインワード線ＲＭＷは
ロウレベルに保持され非選択状態を維持する。
【００７８】通常メインワード線ＮＭＷに不良があって
そのヒューズＦＵ４１がブローされ、かつその不良の通
常メインワード線ＮＭＷが選択されたときは、全ての通
常メインワード線ＮＭＷ１〜ＮＭＷ１２８はロウレベル
に保持される。ＮチャネルトランジスタＮ４１は全てオ
フし、ＰチャネルトランジスタＰ４１はノーマリーオン
であるためブロック共通線Ｒ４１がハイレベルになる。
ブロック選択信号がハイレベルでこのブロックが選択さ
れたとき、予備メインワード線ＲＭＷはハイレベルにな
り選択状態になる。
そのヒューズＦＵ４１がブローされ、かつその不良の通
常メインワード線ＮＭＷが選択されたときは、全ての通
常メインワード線ＮＭＷ１〜ＮＭＷ１２８はロウレベル
に保持される。ＮチャネルトランジスタＮ４１は全てオ
フし、ＰチャネルトランジスタＰ４１はノーマリーオン
であるためブロック共通線Ｒ４１がハイレベルになる。
ブロック選択信号がハイレベルでこのブロックが選択さ
れたとき、予備メインワード線ＲＭＷはハイレベルにな
り選択状態になる。
【００７９】図５に、本発明の第５の実施例による装置
の構成を示す。この第５の実施例も第４の実施例と同様
に各ワード線はハイレベルになったときに選択状態にな
り、図１９に示された従来の装置に本発明を適用したも
のに相当する。ブロック共通線Ｒ５１と通常メインワー
ド線ＮＭＷ１〜ＮＭＷ１２８との各交点にＮチャネルト
ランジスタＰ５２が設けられ、このトランジスタＰ５２
よりも駆動能力が十分に低くノーマリオンのＮチャネル
トランジスタＮ５１のドレインが接続されている。
の構成を示す。この第５の実施例も第４の実施例と同様
に各ワード線はハイレベルになったときに選択状態にな
り、図１９に示された従来の装置に本発明を適用したも
のに相当する。ブロック共通線Ｒ５１と通常メインワー
ド線ＮＭＷ１〜ＮＭＷ１２８との各交点にＮチャネルト
ランジスタＰ５２が設けられ、このトランジスタＰ５２
よりも駆動能力が十分に低くノーマリオンのＮチャネル
トランジスタＮ５１のドレインが接続されている。
【００８０】通常メインワード線ＮＭＷ１〜ＮＭＷ１２
８に不良がない場合、あるいは不良が存在しかつ不良箇
所以外が選択された場合、第４の実施例と同様に選択さ
れた通常メインワード線ＮＭＷがハイレベルになる。選
択されたローのインバータＩＮ５２の入力端子にゲート
が接続されたＰチャネルトランジスタＰ５２がオンする
ため、ブロック共通線Ｒ５１はハイレベルになり、予備
メインワード線ＲＭＷはロウレベルに保持され非選択状
態を維持する。
８に不良がない場合、あるいは不良が存在しかつ不良箇
所以外が選択された場合、第４の実施例と同様に選択さ
れた通常メインワード線ＮＭＷがハイレベルになる。選
択されたローのインバータＩＮ５２の入力端子にゲート
が接続されたＰチャネルトランジスタＰ５２がオンする
ため、ブロック共通線Ｒ５１はハイレベルになり、予備
メインワード線ＲＭＷはロウレベルに保持され非選択状
態を維持する。
【００８１】通常メインワード線ＮＭＷに不良があり、
かつ不良の通常メインワード線ＮＭＷが選択されたとき
は、全ての通常メインワード線ＮＭＷ１〜ＮＭＷ１２８
はロウレベルに保持される。ＰチャネルトランジスタＰ
５２は全てオフし、ＮチャネルトランジスタＮ５１はオ
ン状態にあるためブロック共通線Ｒ５１はロウレベルに
なる。ブロック選択信号がロウレベルでこのブロックが
選択されたとき、予備メインワード線ＲＭＷはハイレベ
ルになり選択状態になる。
かつ不良の通常メインワード線ＮＭＷが選択されたとき
は、全ての通常メインワード線ＮＭＷ１〜ＮＭＷ１２８
はロウレベルに保持される。ＰチャネルトランジスタＰ
５２は全てオフし、ＮチャネルトランジスタＮ５１はオ
ン状態にあるためブロック共通線Ｒ５１はロウレベルに
なる。ブロック選択信号がロウレベルでこのブロックが
選択されたとき、予備メインワード線ＲＭＷはハイレベ
ルになり選択状態になる。
【００８２】図６に示された本発明の第６の実施例は、
第５の実施例で用いられているトランジスタの極性を変
えたものに相当する。即ち、第５の実施例で各通常メイ
ンワード線ＮＭＷ１〜ＮＭＷ１２８に設けられたＰチャ
ネルトランジスタＰ５１〜Ｐ５３と、ブロック共通線Ｒ
５１に設けられたＮチャネルトランジスタＮ５１の替わ
りに、それぞれＮチャネルトランジスタＮ６１〜Ｎ６３
とＰチャネルトランジスタＰ６１が設けられている。さ
らに、ブロック共通線Ｒ６１とＮＯＲ回路ＮＯＲ６１の
一方の入力端子との間にインバータＩＮ６２が設けられ
ている。この第６の実施例における動作は、第５の実施
例と同様である。通常メインワード線ＮＭＷ１〜１２８
のいずれかに不良があり、かつその不良ローが選択され
た場合、全ての通常メインワード線ＮＭＷ１〜１２８は
ハイレベルで非選択状態となり、ブロック共通線Ｒ６１
がＰチャネルトランジスタＰ６１で充電される。このブ
ロックが選択された場合は、予備メインワード線ＲＭＷ
はロウレベルになり選択状態になる。
第５の実施例で用いられているトランジスタの極性を変
えたものに相当する。即ち、第５の実施例で各通常メイ
ンワード線ＮＭＷ１〜ＮＭＷ１２８に設けられたＰチャ
ネルトランジスタＰ５１〜Ｐ５３と、ブロック共通線Ｒ
５１に設けられたＮチャネルトランジスタＮ５１の替わ
りに、それぞれＮチャネルトランジスタＮ６１〜Ｎ６３
とＰチャネルトランジスタＰ６１が設けられている。さ
らに、ブロック共通線Ｒ６１とＮＯＲ回路ＮＯＲ６１の
一方の入力端子との間にインバータＩＮ６２が設けられ
ている。この第６の実施例における動作は、第５の実施
例と同様である。通常メインワード線ＮＭＷ１〜１２８
のいずれかに不良があり、かつその不良ローが選択され
た場合、全ての通常メインワード線ＮＭＷ１〜１２８は
ハイレベルで非選択状態となり、ブロック共通線Ｒ６１
がＰチャネルトランジスタＰ６１で充電される。このブ
ロックが選択された場合は、予備メインワード線ＲＭＷ
はロウレベルになり選択状態になる。
【００８３】ここで、上述した第１〜第６の実施例で
は、いずれも正常な通常メインワード線ＮＭＷが選択さ
れたときは、この選択されたワード線ＮＭＷに接続され
たトランジスタと、ブロック共通線Ｒ１１〜Ｒ６１に接
続されたノーマリオンのトランジスタとが同時にオンし
て電源電圧ＶDD端子から接地電圧Ｖcc端子へ貫通電流が
流れる。しかし、この貫通電流が流れるのは選択された
１つのブロックに限られるので、装置全体の動作時にお
ける消費電流から見れば影響は十分に小さい。
は、いずれも正常な通常メインワード線ＮＭＷが選択さ
れたときは、この選択されたワード線ＮＭＷに接続され
たトランジスタと、ブロック共通線Ｒ１１〜Ｒ６１に接
続されたノーマリオンのトランジスタとが同時にオンし
て電源電圧ＶDD端子から接地電圧Ｖcc端子へ貫通電流が
流れる。しかし、この貫通電流が流れるのは選択された
１つのブロックに限られるので、装置全体の動作時にお
ける消費電流から見れば影響は十分に小さい。
【００８４】また、例えば図２に示された第２の実施例
で、ブロック共通線Ｒ２１をＰチャネルトランジスタＰ
２１とＮチャネルトランジスタＮ２２とで駆動しようと
すると、遅延時間が長くなることが考えられる。しか
し、このトランジスタＰ２１及びＮ２２の駆動能力を高
く設定すると、上述した貫通電流の増大を招く。そこ
で、予備メインワード線ＲＭＷを１段のＮＡＮＤ回路で
駆動するのではなく、図６に示された第６の実施例のよ
うにインバータＩＮ６１を設けて段数を増やすことで、
ブロック共通線Ｒ６１の負荷容量を大幅に低減し高速化
することが可能である。
で、ブロック共通線Ｒ２１をＰチャネルトランジスタＰ
２１とＮチャネルトランジスタＮ２２とで駆動しようと
すると、遅延時間が長くなることが考えられる。しか
し、このトランジスタＰ２１及びＮ２２の駆動能力を高
く設定すると、上述した貫通電流の増大を招く。そこ
で、予備メインワード線ＲＭＷを１段のＮＡＮＤ回路で
駆動するのではなく、図６に示された第６の実施例のよ
うにインバータＩＮ６１を設けて段数を増やすことで、
ブロック共通線Ｒ６１の負荷容量を大幅に低減し高速化
することが可能である。
【００８５】上述した第１〜第６の実施例では、いずれ
も１つのブロック内の構成を示している。装置全体とし
ては、例えば図７に示されたような構成とすることがで
きる。
も１つのブロック内の構成を示している。装置全体とし
ては、例えば図７に示されたような構成とすることがで
きる。
【００８６】１つのブロックＢ１において、１２８本の
通常メインワード線ＮＭＷと、１本の予備メインワード
線ＲＭＷが設けられている。このようなブロックが、全
体で８個設けられており、通常メインワード線ＮＭＷの
本数は１０２４本で予備メインワード線ＲＭＷの本数は
８本である。
通常メインワード線ＮＭＷと、１本の予備メインワード
線ＲＭＷが設けられている。このようなブロックが、全
体で８個設けられており、通常メインワード線ＮＭＷの
本数は１０２４本で予備メインワード線ＲＭＷの本数は
８本である。
【００８７】図１２に示された従来の装置では、８本の
予備メインワード線ＲＭＷと１０２４本の通常メインワ
ード線ＮＭＷとが分離した領域に設けられていたが、図
７に示された装置では上述のように全体が複数のブロッ
クに分かれて各ブロックには１本ずつの予備メインワー
ド線が通常メインワード線ＮＭＷと共に配置されてい
る。
予備メインワード線ＲＭＷと１０２４本の通常メインワ
ード線ＮＭＷとが分離した領域に設けられていたが、図
７に示された装置では上述のように全体が複数のブロッ
クに分かれて各ブロックには１本ずつの予備メインワー
ド線が通常メインワード線ＮＭＷと共に配置されてい
る。
【００８８】さらに、従来の装置と異なり、予備メイン
ワード線ＲＭＷの端部には予備ワード線バッファの替り
に図１〜図６を用いて述べたような制御を行なう回路
（ノーマル行／予備行制御回路）が配置される。さらに
図１２の従来の回路に比べて大きな特徴は、従来必要だ
った予備ローデコード信号およびそれを発生させるため
のアドレス情報をヒューズ等を用いて記憶させるための
予備ローデコードを配置しておく必要がない。
ワード線ＲＭＷの端部には予備ワード線バッファの替り
に図１〜図６を用いて述べたような制御を行なう回路
（ノーマル行／予備行制御回路）が配置される。さらに
図１２の従来の回路に比べて大きな特徴は、従来必要だ
った予備ローデコード信号およびそれを発生させるため
のアドレス情報をヒューズ等を用いて記憶させるための
予備ローデコードを配置しておく必要がない。
【００８９】以上、行方向に冗長回路を構成した実施例
の回路について説明したが、列方向にも同様に冗長回路
を設けることもできる。
の回路について説明したが、列方向にも同様に冗長回路
を設けることもできる。
【００９０】先ず、図８に示されるように、列方向に関
し全体の回路をＮ個のセクションＳＥＣ８１〜ＳＥＣ８
Ｎに分割し、各セクションＳＥＣにＭ列を設けたとする
と、全体ではＭ×Ｎ個の列が存在することになる。
し全体の回路をＮ個のセクションＳＥＣ８１〜ＳＥＣ８
Ｎに分割し、各セクションＳＥＣにＭ列を設けたとする
と、全体ではＭ×Ｎ個の列が存在することになる。
【００９１】図９に、本発明の第７の実施例による半導
体記憶装置の列方向の構成を示す。図示されていないメ
モリセルアレイが列方向に複数のブロックに分割されて
おり、図９には一つのブロック内の構成が示されてい
る。この第７の実施例では、１つのブロック内には１つ
のＩ／Ｏのみが含まれている。
体記憶装置の列方向の構成を示す。図示されていないメ
モリセルアレイが列方向に複数のブロックに分割されて
おり、図９には一つのブロック内の構成が示されてい
る。この第７の実施例では、１つのブロック内には１つ
のＩ／Ｏのみが含まれている。
【００９２】メモリセルアレイ領域を列方向に接続する
Ｎ列分のビット線対ＢＬ，／ＢＬの端部が、Ｎ個のカラ
ムゲートＣＧ１２０１〜ＣＧ１２０Ｎに接続されてお
り、カラムゲートＣＧ１２０１〜ＣＧ１２０Ｎはセンス
アンプ及び書込回路ＳＡＷ１２０１に共通ビット線対Ｃ
ＢＬ，／ＣＢＬによって接続されている。共通ビット線
対ＣＢＬ，／ＣＢＬには、カラムゲートＣＧ１２０１〜
ＣＧ１２０Ｎの動作状態を制御する通常及び予備カラム
制御バッファＮＳＣＢ１２０１が設けられている。
Ｎ列分のビット線対ＢＬ，／ＢＬの端部が、Ｎ個のカラ
ムゲートＣＧ１２０１〜ＣＧ１２０Ｎに接続されてお
り、カラムゲートＣＧ１２０１〜ＣＧ１２０Ｎはセンス
アンプ及び書込回路ＳＡＷ１２０１に共通ビット線対Ｃ
ＢＬ，／ＣＢＬによって接続されている。共通ビット線
対ＣＢＬ，／ＣＢＬには、カラムゲートＣＧ１２０１〜
ＣＧ１２０Ｎの動作状態を制御する通常及び予備カラム
制御バッファＮＳＣＢ１２０１が設けられている。
【００９３】通常及び予備カラム制御バッファＮＳＣＢ
１２０１は、Ｎ列に対応して設けられたカラムデコード
線ＣＤ１〜ＣＤＮのうち、対応するカラムデコード線Ｃ
Ｄからカラムデコード信号を入力され、さらにブロック
を選択するブロックデコード信号を入力されて動作す
る。そして、通常及び予備カラム制御バッファＮＳＣＢ
１２０１から出力された制御信号は、カラムゲートＣＧ
１２０１及びＣＧ１２０Ｎに与えられてその開閉状態を
制御する。
１２０１は、Ｎ列に対応して設けられたカラムデコード
線ＣＤ１〜ＣＤＮのうち、対応するカラムデコード線Ｃ
Ｄからカラムデコード信号を入力され、さらにブロック
を選択するブロックデコード信号を入力されて動作す
る。そして、通常及び予備カラム制御バッファＮＳＣＢ
１２０１から出力された制御信号は、カラムゲートＣＧ
１２０１及びＣＧ１２０Ｎに与えられてその開閉状態を
制御する。
【００９４】通常及び予備カラム制御バッファＮＳＣＢ
１２０１において、カラムデコード線ＣＤ１とカラムゲ
ートＣＧ１２０１及びＣＧ１２０Ｎとを接続するカラム
ゲート制御線ＣＧＣ１２０１及びＣＧＣ１２０Ｎの間に
は、不良カラムアイソレーション用ヒューズＦＵ１２０
１及びＦＵ１２０Ｎが設けられ、またノーマリオンのＮ
チャネルトランジスタＮ１２０１及びＮ１２０Ｎがそれ
ぞれ接続されている。
１２０１において、カラムデコード線ＣＤ１とカラムゲ
ートＣＧ１２０１及びＣＧ１２０Ｎとを接続するカラム
ゲート制御線ＣＧＣ１２０１及びＣＧＣ１２０Ｎの間に
は、不良カラムアイソレーション用ヒューズＦＵ１２０
１及びＦＵ１２０Ｎが設けられ、またノーマリオンのＮ
チャネルトランジスタＮ１２０１及びＮ１２０Ｎがそれ
ぞれ接続されている。
【００９５】ブロックデコード線ＢＤＬは、ＡＮＤ回路
ＡＮＤ１２０１の一方の入力端子に接続されている。Ａ
ＮＤ回路ＡＮＤ１２０１の他方の入力端子には、ゲート
がカラムゲート制御線ＣＧＣ１２０１に接続されソース
が接地されたＮチャネルトランジスタＮ１２１１および
同様にゲートがカラムゲート制御線ＣＧＣ１２０Ｎに接
続されたＮチャネントランジスタＮ１２１ＮまでのＮ個
のＮチャネルトランジスタのドレインと、ノーマリオン
のＰチャネルトランジスタＰ１２０１のドレインとが接
続されている。このＡＮＤ回路ＡＮＤ１２０１の出力端
子は、カラムゲートＣＧ１２１１の制御端子に接続され
ている。このカラムゲートＣＧ１２１１は、共通ビット
線対ＣＢＬ，／ＣＢＬにそれぞれ入力端子を接続され、
出力端子は予備列のビット線対ＢＬ，／ＢＬに接続され
ている。
ＡＮＤ１２０１の一方の入力端子に接続されている。Ａ
ＮＤ回路ＡＮＤ１２０１の他方の入力端子には、ゲート
がカラムゲート制御線ＣＧＣ１２０１に接続されソース
が接地されたＮチャネルトランジスタＮ１２１１および
同様にゲートがカラムゲート制御線ＣＧＣ１２０Ｎに接
続されたＮチャネントランジスタＮ１２１ＮまでのＮ個
のＮチャネルトランジスタのドレインと、ノーマリオン
のＰチャネルトランジスタＰ１２０１のドレインとが接
続されている。このＡＮＤ回路ＡＮＤ１２０１の出力端
子は、カラムゲートＣＧ１２１１の制御端子に接続され
ている。このカラムゲートＣＧ１２１１は、共通ビット
線対ＣＢＬ，／ＣＢＬにそれぞれ入力端子を接続され、
出力端子は予備列のビット線対ＢＬ，／ＢＬに接続され
ている。
【００９６】このような構成を備えた本実施例は、次の
ように動作する。Ｎ個の通常列１〜Ｎにいずれも不良が
ない場合、あるいは不良が存在しても他の列が選択され
たときは、カラムデコード信号ＣＤ１〜ＣＤＮによりい
ずれか一つのカラムゲートＣＧが選択されて導通する。
ように動作する。Ｎ個の通常列１〜Ｎにいずれも不良が
ない場合、あるいは不良が存在しても他の列が選択され
たときは、カラムデコード信号ＣＤ１〜ＣＤＮによりい
ずれか一つのカラムゲートＣＧが選択されて導通する。
【００９７】カラムゲートＣＧは、例えば図１０（ａ）
又は（ｂ）にそれぞれ示されたような構成にすることが
できる。図１０（ａ）のカラムゲートＣＧはＮチャネル
トランジスタで構成されており、共通ビット線対ＣＢ
Ｌ，／ＣＢＬとビット線対ＢＬ，／ＢＬとの間にそれぞ
れＮチャネルトランジスタＮ１３０１及びＮ１３０２が
接続され、ゲートがカラムゲート制御線ＣＧＣに接続さ
れている。カラムゲート制御線ＣＧＣがハイレベルのと
き、トランジスタＮ１３０１及びＮ１３０２が導通し、
共通ビット線対ＣＢＬ，／ＣＢＬとビット線対ＢＬ，／
ＢＬとがそれぞれ接続された状態になる。
又は（ｂ）にそれぞれ示されたような構成にすることが
できる。図１０（ａ）のカラムゲートＣＧはＮチャネル
トランジスタで構成されており、共通ビット線対ＣＢ
Ｌ，／ＣＢＬとビット線対ＢＬ，／ＢＬとの間にそれぞ
れＮチャネルトランジスタＮ１３０１及びＮ１３０２が
接続され、ゲートがカラムゲート制御線ＣＧＣに接続さ
れている。カラムゲート制御線ＣＧＣがハイレベルのと
き、トランジスタＮ１３０１及びＮ１３０２が導通し、
共通ビット線対ＣＢＬ，／ＣＢＬとビット線対ＢＬ，／
ＢＬとがそれぞれ接続された状態になる。
【００９８】図１０（ｂ）に示されたカラムゲートＣＧ
は、共通ビット線ＣＢＬ，／ＣＢＬとビット線対ＢＬ，
／ＢＬとの間に、それぞれＮチャネルトランジスタＮ１
３０３及びＰチャネルトランジスタＰ１３０１と、Ｎチ
ャネルトランジスタＮ１３０４及びＰチャネルトランジ
スタＰ１３０２とが並列に接続されている。Ｎチャネル
トランジスタＮ１３０３とＮ１３０４のゲートはカラム
ゲート制御線ＣＧＣに共通接続され、Ｐチャネルトラン
ジスタＰ１３０１及びＰ１３０２のゲートはインバータ
ＩＮ１３０１の出力端子に共通接続されている。インバ
ータＩＮ１３０１の出力端子はカラムゲート制御線ＣＧ
Ｃに接続されている。この図１０（ｂ）に示されたカラ
ムゲートＣＧも図１０（ａ）のカラムゲートＣＧと同様
に、カラムゲート制御線ＣＧＣがハイレベルになるとト
ランジスタＮ１３０３，Ｎ１３０４，Ｐ１３０１，及び
Ｐ１３０２が導通し、共通ビット線対ＣＢＬ，／ＣＢＬ
とビット線対ＢＬ，／ＢＬとがそれぞれ接続される。
は、共通ビット線ＣＢＬ，／ＣＢＬとビット線対ＢＬ，
／ＢＬとの間に、それぞれＮチャネルトランジスタＮ１
３０３及びＰチャネルトランジスタＰ１３０１と、Ｎチ
ャネルトランジスタＮ１３０４及びＰチャネルトランジ
スタＰ１３０２とが並列に接続されている。Ｎチャネル
トランジスタＮ１３０３とＮ１３０４のゲートはカラム
ゲート制御線ＣＧＣに共通接続され、Ｐチャネルトラン
ジスタＰ１３０１及びＰ１３０２のゲートはインバータ
ＩＮ１３０１の出力端子に共通接続されている。インバ
ータＩＮ１３０１の出力端子はカラムゲート制御線ＣＧ
Ｃに接続されている。この図１０（ｂ）に示されたカラ
ムゲートＣＧも図１０（ａ）のカラムゲートＣＧと同様
に、カラムゲート制御線ＣＧＣがハイレベルになるとト
ランジスタＮ１３０３，Ｎ１３０４，Ｐ１３０１，及び
Ｐ１３０２が導通し、共通ビット線対ＣＢＬ，／ＣＢＬ
とビット線対ＢＬ，／ＢＬとがそれぞれ接続される。
【００９９】次に、例えば通常列１に不良があり、不良
カラムアイソレーション用ヒューズＦＵ１２０１がブロ
ーされた場合は以下のようにしてスペア列に置き替わ
る。ヒューズＦＵ１２０１がブローされると、列１のカ
ラムゲート制御線ＣＧＣ１２０１は常時ロウレベルでカ
ラムゲートＣＧ１２０１は閉じた状態を維持する。カラ
ムゲート制御線ＣＧＣ１２０１がロウレベルになると、
ＮチャネルトランジスタＮ１２１１がオフし、Ｐチャネ
ルトランジスタＰ１２０１がオンしているためＡＮＤ回
路ＡＮＤ１２０１への一方の入力レベルはハイレベルに
なる。このブロックが選択されたときは、ブロックデコ
ード信号がハイレベルであるため、この信号がＡＮＤ回
路ＡＮＤ１２０１の他方の入力端子に与えられ、ＡＮＤ
回路ＡＮＤ１２０１からはハイレベルの出力がカラムゲ
ートＣＧ１２１１に与えられる。これにより、カラムゲ
ートＣＧ１２１１が開いて、共通ビット線ＣＢＬ，／Ｃ
ＢＬと、予備列のビット線対ＢＬ，／ＢＬとがそれぞれ
接続され、不良が救済される。
カラムアイソレーション用ヒューズＦＵ１２０１がブロ
ーされた場合は以下のようにしてスペア列に置き替わ
る。ヒューズＦＵ１２０１がブローされると、列１のカ
ラムゲート制御線ＣＧＣ１２０１は常時ロウレベルでカ
ラムゲートＣＧ１２０１は閉じた状態を維持する。カラ
ムゲート制御線ＣＧＣ１２０１がロウレベルになると、
ＮチャネルトランジスタＮ１２１１がオフし、Ｐチャネ
ルトランジスタＰ１２０１がオンしているためＡＮＤ回
路ＡＮＤ１２０１への一方の入力レベルはハイレベルに
なる。このブロックが選択されたときは、ブロックデコ
ード信号がハイレベルであるため、この信号がＡＮＤ回
路ＡＮＤ１２０１の他方の入力端子に与えられ、ＡＮＤ
回路ＡＮＤ１２０１からはハイレベルの出力がカラムゲ
ートＣＧ１２１１に与えられる。これにより、カラムゲ
ートＣＧ１２１１が開いて、共通ビット線ＣＢＬ，／Ｃ
ＢＬと、予備列のビット線対ＢＬ，／ＢＬとがそれぞれ
接続され、不良が救済される。
【０１００】図１１に、本発明の第８の実施例による半
導体記憶装置の列方向の１ブロックの構成を示す。この
実施例では、１ブロックに、Ｎ個の通常列を有するＩ／
Ｏを８つ備え（Ｉ／Ｏ１〜Ｉ／Ｏ８）、さらに１つの予
備列を備えている。また、８つのＩ／Ｏに対応して、８
つのセンスアンプ及び書込回路ＳＡＷ１４０１〜１４０
８が設けられている。通常及び予備カラム制御バッファ
ＮＳＣＢ１４０１は、１ブロックにつき１つ設けられて
おり、各Ｉ／Ｏ毎に図９に示された通常及び予備カラム
制御バッファＮＳＣＢ１２０１と同様な構成を各Ｉ／Ｏ
毎に備えている。
導体記憶装置の列方向の１ブロックの構成を示す。この
実施例では、１ブロックに、Ｎ個の通常列を有するＩ／
Ｏを８つ備え（Ｉ／Ｏ１〜Ｉ／Ｏ８）、さらに１つの予
備列を備えている。また、８つのＩ／Ｏに対応して、８
つのセンスアンプ及び書込回路ＳＡＷ１４０１〜１４０
８が設けられている。通常及び予備カラム制御バッファ
ＮＳＣＢ１４０１は、１ブロックにつき１つ設けられて
おり、各Ｉ／Ｏ毎に図９に示された通常及び予備カラム
制御バッファＮＳＣＢ１２０１と同様な構成を各Ｉ／Ｏ
毎に備えている。
【０１０１】全てのＩ／Ｏ１〜Ｉ／Ｏ８において正常な
列が選択された場合は、それぞれのＩ／Ｏ毎に、Ｎ列の
うちのいずれか１つが選択され、対応するカラムゲート
ＣＧが開いて共通ビット線対ＣＢＬ，／ＣＢＬとビット
線対ＢＬ，／ＢＬとが接続される。
列が選択された場合は、それぞれのＩ／Ｏ毎に、Ｎ列の
うちのいずれか１つが選択され、対応するカラムゲート
ＣＧが開いて共通ビット線対ＣＢＬ，／ＣＢＬとビット
線対ＢＬ，／ＢＬとが接続される。
【０１０２】Ｉ／Ｏ１〜Ｉ／Ｏ８のうち、いずれか一つ
のＩ／Ｏにおいて不良列が選択されたときは、以下のよ
うである。例えば、Ｉ／Ｏ１における列１に不良があり
ヒューズＦＵ１４０１がブローされていると、この列１
のカラムゲートＣＧ１４０１は、カラムデコード線ＣＤ
１のレベルとは無関係に閉じた状態を維持する。カラム
１のカラムゲート制御線ＣＧＣ１４０１がロウレベルに
保持されると、ＮチャネルトランジスタＮ１４０１がオ
フし、ＰチャネルトランジスタＰ１４０１はオン状態に
あるため、ハイレベルの信号がＡＮＤ回路ＡＮＤ１４０
１の一方の入力端子に入力される。このブロックが選択
されたときは、ハイレベルのブロックデコード信号がＡ
ＮＤ回路ＡＮＤ１４０１の他方の入力端子に与えられ、
ハイレベルの出力がカラムゲートＣＧ１４１１に与えら
れ導通する。これにより、共通ビット線対ＣＢＬ，／Ｃ
ＢＬと予備列のビット線対ＢＬ，／ＢＬとがそれぞれ導
通して救済される。
のＩ／Ｏにおいて不良列が選択されたときは、以下のよ
うである。例えば、Ｉ／Ｏ１における列１に不良があり
ヒューズＦＵ１４０１がブローされていると、この列１
のカラムゲートＣＧ１４０１は、カラムデコード線ＣＤ
１のレベルとは無関係に閉じた状態を維持する。カラム
１のカラムゲート制御線ＣＧＣ１４０１がロウレベルに
保持されると、ＮチャネルトランジスタＮ１４０１がオ
フし、ＰチャネルトランジスタＰ１４０１はオン状態に
あるため、ハイレベルの信号がＡＮＤ回路ＡＮＤ１４０
１の一方の入力端子に入力される。このブロックが選択
されたときは、ハイレベルのブロックデコード信号がＡ
ＮＤ回路ＡＮＤ１４０１の他方の入力端子に与えられ、
ハイレベルの出力がカラムゲートＣＧ１４１１に与えら
れ導通する。これにより、共通ビット線対ＣＢＬ，／Ｃ
ＢＬと予備列のビット線対ＢＬ，／ＢＬとがそれぞれ導
通して救済される。
【０１０３】上述した実施例によれば、次のような効果
が得られる。
が得られる。
【０１０４】行方向又は列方向のいずれに冗長回路を持
たせた場合にも、予備ローデコーダ又は予備カラムデコ
ーダはいずれも不要である。よって、チップ面積の縮小
に寄与することができる。上述したように、８ビット構
成で１０２４行×１０２４列の１ＭビットＳＲＡＭを例
にとると、１予備行につき予備ローデコーダの面積は、
約２００００μｍ2 となる。よって、予備行を８行置い
た場合には、全体で約１６００００μｍ2 の面積が必要
となるが、第１〜第６の実施例によればこのような面積
の削減が可能となる。
たせた場合にも、予備ローデコーダ又は予備カラムデコ
ーダはいずれも不要である。よって、チップ面積の縮小
に寄与することができる。上述したように、８ビット構
成で１０２４行×１０２４列の１ＭビットＳＲＡＭを例
にとると、１予備行につき予備ローデコーダの面積は、
約２００００μｍ2 となる。よって、予備行を８行置い
た場合には、全体で約１６００００μｍ2 の面積が必要
となるが、第１〜第６の実施例によればこのような面積
の削減が可能となる。
【０１０５】また、ヒューズをブローする工程の数を削
減することができる。行又は列方向に冗長性を持たせた
場合のいずれにおいても、不良アドレスを記憶するため
にヒューズをブローする必要がない。不良ロー又は不良
カラムアイソレーション用ヒューズのみをブローすれば
よく、製造コストの低減が可能である。
減することができる。行又は列方向に冗長性を持たせた
場合のいずれにおいても、不良アドレスを記憶するため
にヒューズをブローする必要がない。不良ロー又は不良
カラムアイソレーション用ヒューズのみをブローすれば
よく、製造コストの低減が可能である。
【０１０６】表１を用いて上述したように、１Ｍビット
ＳＲＡＭで８予備行を有する場合、従来は最大で９６回
のヒューズブローが必要であった。これに対し、第１〜
第６の実施例によれば、最大で８回ブローすればよい。
ＳＲＡＭで８予備行を有する場合、従来は最大で９６回
のヒューズブローが必要であった。これに対し、第１〜
第６の実施例によれば、最大で８回ブローすればよい。
【０１０７】列方向では、表２に示されたように、１Ｍ
ビットＳＲＡＭで８予備列を有する場合には、従来は最
大で６４回ブローしなければならなかった。これに対
し、第７又は第８の実施例では最大で８回ブローすれば
よい。
ビットＳＲＡＭで８予備列を有する場合には、従来は最
大で６４回ブローしなければならなかった。これに対
し、第７又は第８の実施例では最大で８回ブローすれば
よい。
【０１０８】回路を設計する上でも、第１〜第８の実施
例によれば必要なメモリセルアレイの増減が従来よりも
単純であるという効果が得られる。
例によれば必要なメモリセルアレイの増減が従来よりも
単純であるという効果が得られる。
【０１０９】第１〜第６の実施例によれば、例えば１２
８通常行と１予備行で１つのブロックが構成され、第７
又は第８の実施例によれば１２８通常列と１予備列で１
つのブロックが構成される。このようなブロックを１つ
の単位として増減することで、全体として必要なメモリ
セルアレイの規模を容易に変えることができる。これに
より、スタンダードセル等におけるオンチップメモリの
開発期間を縮小することができる。
８通常行と１予備行で１つのブロックが構成され、第７
又は第８の実施例によれば１２８通常列と１予備列で１
つのブロックが構成される。このようなブロックを１つ
の単位として増減することで、全体として必要なメモリ
セルアレイの規模を容易に変えることができる。これに
より、スタンダードセル等におけるオンチップメモリの
開発期間を縮小することができる。
【０１１０】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、１ブロック内に
設けられる複数の通常行又は通常列の数は２以上の任意
の数でよい。また、通常行又は通常列に不良があった場
合、実施例ではアイソレーション用ヒューズを用いて当
該通常行又は通常列を非選択状態にしているが、不良の
ある通常行選択線又は通常列選択線と選択手段との間を
電気的に遮断する他の手段を替わりに用いてもよい。
発明を限定するものではない。例えば、１ブロック内に
設けられる複数の通常行又は通常列の数は２以上の任意
の数でよい。また、通常行又は通常列に不良があった場
合、実施例ではアイソレーション用ヒューズを用いて当
該通常行又は通常列を非選択状態にしているが、不良の
ある通常行選択線又は通常列選択線と選択手段との間を
電気的に遮断する他の手段を替わりに用いてもよい。
【０１１１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、複数のブロック内においてそれぞれ複
数の通常行と１つの予備行、又は複数の通常列又は１つ
の予備列が設けられ、通常行又は通常列のいずれかに不
良がある場合、この不良のある通常行又は通常列が非選
択状態になる。さらに、当該ブロックが選択され、かつ
この通常行又は通常列が選択された場合には、全ての通
常行又は通常列が非選択状態となる。このような場合に
は、自動的に予備行又は予備列が選択状態になる。この
ため、予備行又は予備列のなかからいずれかを選択する
ためのデコーダが不要でチップ面積が縮小され、さらに
予備行又は予備列を選択する情報を記憶させる工程も不
要であり、製造工程数が減少する。
憶装置によれば、複数のブロック内においてそれぞれ複
数の通常行と１つの予備行、又は複数の通常列又は１つ
の予備列が設けられ、通常行又は通常列のいずれかに不
良がある場合、この不良のある通常行又は通常列が非選
択状態になる。さらに、当該ブロックが選択され、かつ
この通常行又は通常列が選択された場合には、全ての通
常行又は通常列が非選択状態となる。このような場合に
は、自動的に予備行又は予備列が選択状態になる。この
ため、予備行又は予備列のなかからいずれかを選択する
ためのデコーダが不要でチップ面積が縮小され、さらに
予備行又は予備列を選択する情報を記憶させる工程も不
要であり、製造工程数が減少する。
【図１】本発明の第１の実施例による半導体記憶装置の
構成を示した回路図。
構成を示した回路図。
【図２】本発明の第２の実施例による半導体記憶装置の
構成を示した回路図。
構成を示した回路図。
【図３】本発明の第３の実施例による半導体記憶装置の
構成を示した回路図。
構成を示した回路図。
【図４】本発明の第４の実施例による半導体記憶装置の
構成を示した回路図。
構成を示した回路図。
【図５】本発明の第５の実施例による半導体記憶装置の
構成を示した回路図。
構成を示した回路図。
【図６】本発明の第６の実施例による半導体記憶装置の
構成を示した回路図。
構成を示した回路図。
【図７】本発明の第１〜第６の実施例による半導体記憶
装置の概略構成を示した回路図。
装置の概略構成を示した回路図。
【図８】本発明の第７又は第８の実施例による半導体記
憶装置のカラム方向の構成を示した説明図。
憶装置のカラム方向の構成を示した説明図。
【図９】本発明の第７の実施例による半導体記憶装置の
構成を示した回路図。
構成を示した回路図。
【図１０】本発明の第７又は第８の実施例による半導体
記憶装置のカラムゲートの構成を示した回路図。
記憶装置のカラムゲートの構成を示した回路図。
【図１１】本発明の第８の実施例による半導体記憶装置
の構成を示した回路図。
の構成を示した回路図。
【図１２】従来の半導体記憶装置の概略構成を示した回
路図。
路図。
【図１３】同半導体記憶装置におけるアドレスデコーダ
の構成を示した回路図。
の構成を示した回路図。
【図１４】同半導体記憶装置における予備ローデコーダ
の構成を示した回路図。
の構成を示した回路図。
【図１５】同半導体記憶装置におけるヒューズ選択回路
の構成を示した回路図。
の構成を示した回路図。
【図１６】同半導体記憶装置における行方向の構成を示
した回路図。
した回路図。
【図１７】従来の他の半導体記憶装置における行方向の
構成を示した回路図。
構成を示した回路図。
【図１８】従来の他の半導体記憶装置における行方向の
構成を示した回路図。
構成を示した回路図。
【図１９】従来の他の半導体記憶装置における行方向の
構成を示した回路図。
構成を示した回路図。
【図２０】従来の他の半導体記憶装置における列方向の
構成を示した回路図。
構成を示した回路図。
【図２１】従来の他の半導体記憶装置における列方向の
構成を示した回路図。
構成を示した回路図。
【図２２】同半導体記憶装置における制御信号を生成す
る回路の構成を示した回路図。
る回路の構成を示した回路図。
ＮＭＷ１〜ＮＭＷ１２８ 通常メインワード線 ＲＭＷ 予備メインワード線 ＩＮ１１，ＩＮ１２，ＩＮ２１，ＩＮ２２，ＩＮ３１，
ＩＮ３２，ＩＮ４１，ＩＮ４２，ＩＮ５１，ＩＮ５２，
ＩＮ６１〜ＩＮ６４ インバータ ＮＯＲ１１，ＮＯＲ３１，ＮＯＲ５１，ＮＯＲ６１ Ｎ
ＯＲ回路 ＲＭＤ１１，ＲＭＤ２１，ＲＭＤ３１，ＲＭＤ４１，Ｒ
ＭＤ５１，ＲＭＤ６１，ＲＭＤ７１ ローメインデコー
ダ ＮＡ２１，ＮＡ７１ ＮＡＮＤ回路 ＷＢ ワード線バッファ ＦＵ１１，ＦＵ２１，ＦＵ３１，ＦＵ４１，ＦＵ５１，
ＦＵ６１，ＦＵ７１ 不良ローアイソレーション用ヒュ
ーズ ＦＵ１２０１，ＦＵ１３０１，ＦＵ１４０１ 不良カラ
ムアイソレーション用ヒューズ Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１ ブ
ロック共通線 ＣＤ７１ カラムデコーダ ＳＤ７１ セクションデコーダ ＳＥＣ８１〜ＳＥＣ８Ｎ セクション ＣＧ１２０１，ＣＧ１２０Ｎ，ＣＧ１２１１，ＣＧ１４
０１，ＣＧ１４０Ｎ，ＣＧ１４１１ カラムゲート ＳＡＷ１２０１，ＳＡＷ１４０１，ＳＡＷ１４０８ セ
ンスアンプ及び書込回路 ＣＤ１〜ＣＤＮ カラムデコード線 ＡＮＤ１２０１，ＡＮＤ１４０１ ＡＮＤ回路 ＣＢＬ，／ＣＢＬ 共通ビット線対 ＣＧＣ１２０１，ＣＧＣ１２０Ｎ，ＣＧＣ１４０１，Ｃ
ＧＣ１４０Ｎ カラムゲート制御線 ＮＳＣＢ１２０１，ＮＳＣＢ１４０１ 通常及び予備カ
ラム制御バッファ
ＩＮ３２，ＩＮ４１，ＩＮ４２，ＩＮ５１，ＩＮ５２，
ＩＮ６１〜ＩＮ６４ インバータ ＮＯＲ１１，ＮＯＲ３１，ＮＯＲ５１，ＮＯＲ６１ Ｎ
ＯＲ回路 ＲＭＤ１１，ＲＭＤ２１，ＲＭＤ３１，ＲＭＤ４１，Ｒ
ＭＤ５１，ＲＭＤ６１，ＲＭＤ７１ ローメインデコー
ダ ＮＡ２１，ＮＡ７１ ＮＡＮＤ回路 ＷＢ ワード線バッファ ＦＵ１１，ＦＵ２１，ＦＵ３１，ＦＵ４１，ＦＵ５１，
ＦＵ６１，ＦＵ７１ 不良ローアイソレーション用ヒュ
ーズ ＦＵ１２０１，ＦＵ１３０１，ＦＵ１４０１ 不良カラ
ムアイソレーション用ヒューズ Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１ ブ
ロック共通線 ＣＤ７１ カラムデコーダ ＳＤ７１ セクションデコーダ ＳＥＣ８１〜ＳＥＣ８Ｎ セクション ＣＧ１２０１，ＣＧ１２０Ｎ，ＣＧ１２１１，ＣＧ１４
０１，ＣＧ１４０Ｎ，ＣＧ１４１１ カラムゲート ＳＡＷ１２０１，ＳＡＷ１４０１，ＳＡＷ１４０８ セ
ンスアンプ及び書込回路 ＣＤ１〜ＣＤＮ カラムデコード線 ＡＮＤ１２０１，ＡＮＤ１４０１ ＡＮＤ回路 ＣＢＬ，／ＣＢＬ 共通ビット線対 ＣＧＣ１２０１，ＣＧＣ１２０Ｎ，ＣＧＣ１４０１，Ｃ
ＧＣ１４０Ｎ カラムゲート制御線 ＮＳＣＢ１２０１，ＮＳＣＢ１４０１ 通常及び予備カ
ラム制御バッファ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G11C 11/401 H01L 21/82
Claims (2)
- 【請求項１】複数の通常行と１つの予備行にメモリセル
がそれぞれ配置された複数のブロックを備え、 前記各々のブロックは、 前記通常行のいずれかを選択する複数の通常行選択線
と、 前記通常行のいずれかに不良がある場合に替わりに前記
予備行を選択する１つの予備行選択線と、 前記通常行選択線毎に設けられて対応する通常行選択線
を駆動し、対応する当該通常行選択線に不良がある場合
に切断される不良時切断用ヒューズを含む通常行選択制
御回路と、 前記予備行選択線に設けられ、この予備行選択線を駆動
する予備行選択制御回路と、を有し、 各々の前記通常行選択制御回路は、 行デコーダの出力に基づいて、当該通常行が選択時には
当該通常行選択線を選択状態に駆動し、当該通常行が非
選択時には当該通常行選択線を非選択状態に駆動する駆
動手段と、 前記不良時切断用ヒューズが切断されると、切断された
ヒューズ端子の電位を、当該通常行が非選択時に与えら
れる非選択電位に設定する第１の電位設定手段と、 各々の通常行毎に設けられ、当該通常行の前記ヒューズ
端子の電位を与えられて、各々の通常行に共通に設けら
れた１つの共通端子を、当該通常行が選択時には第１の
電位に設定する動作を行い、当該通常行が非選択時には
第１の電位に設定する動作を行わない第２の電位設定手
段と、 前記共通端子に設けられ、この共通端子を常時第２の電
位に設定する動作を行う第３の電位設定手段と、を含
み、 前記第２の電位設定手段が前記共通端子を前記第１の電
位に設定する駆動能力は、前記第３の電位設定手段が前
記共通端子を前記第２の電位に設定する駆動能力より大
きく、 前記予備行選択制御回路は、 前記ブロックのいずれかを選択するブロック選択信号
と、前記共通端子の電位とを与えられ、当該ブロックが
選択され、かつ前記共通端子が前記第２の電位である場
合にのみ、前記予備行選択線を選択状態に駆動し、他の
いずれかの場合に、前記予備行選択線を非選択状態に駆
動する駆動手段を含む、ことを特徴とする半導体記憶装
置。 - 【請求項２】複数の通常列と１つの予備列にメモリセル
がそれぞれ配置された複数のブロックを備え、 前記各々のブロックは、 前記通常列のいずれかを選択する複数の通常列選択線
と、 前記通常列のいずれかに不良がある場合に替わりに前記
予備列を選択する１つの予備列選択線と、 前記通常列選択線毎に設けられて対応する通常列選択線
を駆動し、対応する当該通常列選択線に不良がある場合
に切断される不良時切断用ヒューズを含む通常列選択制
御回路と、 前記予備列選択線に設けられ、この予備列選択線を駆動
する予備列選択制御回路と、を有し、 各々の前記通常列選択制御回路は、 列デコーダの出力に基づいて、当該通常列が選択時には
当該通常列選択線を選択状態に駆動し、当該通常列が非
選択時には当該通常列選択線を非選択状態に駆動する駆
動手段と、 前記不良時切断用ヒューズが切断されると、切断された
ヒューズ端子の電位を、当該通常列が非選択時に与えら
れる非選択電位に設定する第１の電位設定手段と、 各々の通常列毎に設けられ、当該通常列の前記ヒューズ
端子の電位を与えられて、各々の通常列に共通に設けら
れた１つの共通端子を、当該通常列が選択時には第１の
電位に設定する動作を行い、当該通常列が非選択時には
第１の電位に設定する動作を行わない第２の電位設定手
段と、 前記共通端子に設けられ、この共通端子を常時第２の電
位に設定する動作を行う第３の電位設定手段と、を含
み、 前記第２の電位設定手段が前記共通端子を前記第１の電
位に設定する駆動能力は、前記第３の電位設定手段が前
記共通端子を前記第２の電位に設定する駆動能力より大
きく、 前記予備列選択制御回路は、 前記ブロックのいずれかを選択するブロック選択信号
と、前記共通端子の電位とを与えられ、当該ブロックが
選択され、かつ前記共通端子が前記第２の電位である場
合にのみ、前記予備列選択線を選択状態に駆動し、他の
いずれかの場合に、前記予備列選択線を非選択状態に駆
動する駆動手段を含む、ことを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340354A JP2980472B2 (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
| KR1019930028563A KR970008445B1 (ko) | 1992-12-21 | 1993-12-20 | 반도체 기억 장치 |
| US08/170,890 US5479371A (en) | 1992-12-21 | 1993-12-21 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340354A JP2980472B2 (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195996A JPH06195996A (ja) | 1994-07-15 |
| JP2980472B2 true JP2980472B2 (ja) | 1999-11-22 |
Family
ID=18336138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4340354A Expired - Fee Related JP2980472B2 (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5479371A (ja) |
| JP (1) | JP2980472B2 (ja) |
| KR (1) | KR970008445B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0177406B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 스페어 디코더 회로 |
| JPH10162598A (ja) * | 1996-12-04 | 1998-06-19 | Toshiba Microelectron Corp | 半導体記憶装置 |
| US5917763A (en) * | 1997-09-12 | 1999-06-29 | Micron Technology, Inc. | Method and apparatus for repairing opens on global column lines |
| US5892725A (en) * | 1998-05-13 | 1999-04-06 | International Business Machines Corporation | Memory in a data processing system having uneven cell grouping on bitlines and method therefor |
| KR100400771B1 (ko) * | 2001-05-03 | 2003-10-08 | 주식회사 하이닉스반도체 | 워드라인 리던던시 회로 |
| JP3862220B2 (ja) * | 2002-07-29 | 2006-12-27 | 松下電器産業株式会社 | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3382251D1 (de) * | 1982-03-25 | 1991-05-23 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung. |
| JPS59144098A (ja) * | 1983-02-08 | 1984-08-17 | Fujitsu Ltd | 半導体記憶装置 |
| US4587638A (en) * | 1983-07-13 | 1986-05-06 | Micro-Computer Engineering Corporation | Semiconductor memory device |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| JP2837433B2 (ja) * | 1989-06-05 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置における不良ビット救済回路 |
| JP2600435B2 (ja) * | 1990-05-08 | 1997-04-16 | 松下電器産業株式会社 | 冗長救済回路 |
-
1992
- 1992-12-21 JP JP4340354A patent/JP2980472B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-20 KR KR1019930028563A patent/KR970008445B1/ko not_active IP Right Cessation
- 1993-12-21 US US08/170,890 patent/US5479371A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008445B1 (ko) | 1997-05-24 |
| US5479371A (en) | 1995-12-26 |
| JPH06195996A (ja) | 1994-07-15 |
| KR940016815A (ko) | 1994-07-25 |
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Legal Events
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