KR970008445B1 - 반도체 기억 장치 - Google Patents

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KR970008445B1
KR970008445B1 KR1019930028563A KR930028563A KR970008445B1 KR 970008445 B1 KR970008445 B1 KR 970008445B1 KR 1019930028563 A KR1019930028563 A KR 1019930028563A KR 930028563 A KR930028563 A KR 930028563A KR 970008445 B1 KR970008445 B1 KR 970008445B1
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다까유끼 오오따니
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가부시끼가이샤 도시바
사또 후미오
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Abstract

요약 없음

Description

반도체 기억 장치
제1도는 본 발명의 제1실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제2도는 본 발명의 제2실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제3도는 본 발명의 제3실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제4도는 본 발명의 제4실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제5도는 본 발명의 제5실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제6도는 본 발명의 제6실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제7도는 본 발명의 제1 내지 제6실시예에 의한 반도체 기억 장치의 개략적인 구성을 도시한 회로도.
제8도는 본 발명의 제7 또는 제8실시예에 의한 반도체 기억 장치의 컬럼 방향의 구성을 도시한 설명도.
제9도는 본 발명의 제7실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제10a도 내지 제10b도는 본 발명의 제7 또는 제8실시예에 의한 반도체 기억 장치의 컬럼 게이트의 구성을 도시한 회로도.
제11도는 본 발명의 제8실시예에 의한 반도체 기억 장치의 구성을 도시한 회로도.
제12도는 종래의 반도체 기억 장치의 개략 구성을 도시한 회로도.
제13도는 동일 반도체 기억 장치에 있어서의 어드레스 디코더의 구성을 도시한 회로도.
제14도는 동일 반도체 기억 장치에 있어서의 예비 로우 디코드의 구성을 도시한 회로도.
제15도는 동일 반도체 기억 장치에 있어서의 퓨즈 선택 회로의 구성을 도시한 회로도.
제16도는 동일 반도체 기억 장치에 있어서의 행 방향의 구성을 도시한 회로도.
제17도는 종래의 다른 반도체 기억 장치에 있어서의 행 방향의 구성을 도시한 회로도.
제18도는 종래의 다른 반도체 기억 장치에 있어서의 행 방향의 구성을 도시한 회로도.
제19도는 종래의 다른 반도체 기억 장치에 있어서의 행 방향 구성을 도시한 회로도.
제20도는 종래의 다른 반도체 기억 장치에 있어서의 열 방향 구성을 도시한 회로도.
제21도는 종래의 다른 반도체 기억 장치에 있어서의 열 방향 구성을 도시한 회로도.
제22도는 동일 반도체 기억 장치에 있어서의 제어 신호를 생성하는 회로의 구성을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
NMW1~NMW128 : 통상 메인 워드선RMW : 예비 메인 워드선
IN11,IN12,IN21,IN22,IN31,IN32,IN41,IN42,IN51,IN52,IN61~IN64 : 인버터
NOR11,NOR31,NOR51,NOR61 : NOR 회로
RMD11,RMD21,RMD31,RMD41,RMD51,RMD61,RMD71 : 로우 메인 디코더
NA21,NA71 : NAND 회로WB : 워드선 버퍼
FU11,FU21,FU31,FU41,FU51,FU61,FU71 : 불량 로우 아이솔레이션용 퓨즈
FU1201,FU1301,FU1401 : 불량 컬럼 아이솔레이션용 퓨즈
R11,R21,R31,R41,R51,R61 : 불럭 공통선CD71 : 컬럼 디코더
SD71 : 섹션 디코더SEC81~SEC8N : 섹션
CG1201,CD120N,CG1211,CG1401,CG140N,CG1411 : 컬럼 게이트
SAW1201,SAW1401,SAW1408 : 센스 앰프 및 기입 회로
CD1~CDN : 컬럼 디코드선
AND1201,AND1401 : AND 회로
CBL,/CBL : 공통 비트선 쌍
CGC1201,CGC120N,CGC1401,CGC140N : 컬럼 게이트 제어선
NSCB1201,NSCB1401 : 통상 및 예비 컬럼 제어 버퍼
본 발명은 반도체 기억 장치에 관련한 것으로, 특히 용장 회로를 갖고 있는 반도체 기억 장치에 관한 것이다.
근년, 반도체 기억 장치에 있어서, 대용량화에 수반하는 보류(步留)의 저하를 막기 위하여 용장 구성으로 하는 것이 많이 수행되고 있다. 즉, 제조 공정중에 발생한 칩 상의 비트 불량이나 컬럼 불량, 또는 로우 불량등에 의한 보류의 저하를 완화하는 목적으로, 칩 상에 미리예비 메모리 셀 어레이를 탑재하여 두고, 검사에 의하여 발견된 불량 개소를 예비 셀로 바꾸어 놓고, 불량 칩을 구제한다. 이와 같은 용장 회로를 갖춘 종래의 장치에는, 예를 들면 1982년 IEEE International Solid State Circuit Conference Digest of Technical Paper, "A64kb CMOS, SRAMs", S. Konishi., et al., pp 258-259.에 기재된 것이 있다.
여기서, 용장 구성을 활용하여 불량 비트를 예비 셀 어레이로 바꾸기 위해서는, 불량 셀을 선택하는 어드레스 신호가 외부로부터 입력되었을 경우, 예비 셀 어레이를 액세스하는 기구를 실현하는 것이 필요하게 된다.
일반적으로, 배선층등을 사용하여 퓨즈 소자를 형성하여 두고, 레이저를 조사하여 용단(溶斷)하는 레이저 블로우를 수행하고, 이와 같은 억세스 기구를 실현하는 것이 수행되고 있다. 예를 들면, 행(로우) 단위로 불량 셀을 구제하는 SRAM에서는 각 워드선과 워드선을 구동하는 회로 사이에 퓨즈가 배치되어 있다. 그리고, 불량 행의 워드선에 설치되어 있는 퓨즈를 미리 레이저로 블로우하는 것으로서, 이 워드선을 선택하는 어드레스 신호가 입력되어도 활성화되지 않도록 하고 있다. 이와 같은 SRAM의 종래예로서, 예를 들면 특개소 60-18899호 공보 또는 특개소 60-20397호 공보에 개시된 것이 있다.
이와 같은 종래의 장치로서, 1024개의 통상 행의 8개의 예비 행이 배치된 SRAM의 구성이 제12도에 도시되어 있다. 이 장치에서는 통상의 메모리 셀(MC)를 섹션마다 분할하여 구동하기 위해, 워드선이 2중으로 배치되어 있다.
메모리 셀 어레이(NMA1501)의 단부에는 로우 메인 디코더(RMD1501)가 배치되어 있다. 이 로우 메인 디코더(RMD1501)에는 통상 메인 워드선(NMW)마다 NAND회로(NA1501), 2단의 인버터로 이루어지는 워드선 버퍼(WB1501) 및 불량 로우 아이솔레이션용 퓨즈(FU1501)이 직렬로 접속되어 있다. 로우 메인 디코더(RMD1501)에는 제13도에 도시된 어드레스 디코더(AD1601)이 생성하는 로우프리 디코드 신호가 공급된다.
제13도에 도시된 바와 같이, 어드레스 디코더(AD1601)에는, 예를 들면 10비트 어드레스 신호가 외부로부터 입력 단자(Ax0~Ax9)에 입력된다. 어드레스 신호는 로우 프리 디코드(RP1601)에 의하여 판독되고, 로우 프리 디코드 신호(/X0·X1,X0·/X1…)로서 출력된다. 이 신호는 후술하는 예비 로우 디코더(RRD1801)에도 공급되고, 예비 로우 선택 신호로서 출력되어 예비 메모리 셀 어레이에 공급된다.
메모리 셀 어레이(NMA1501)의 행 방향에는 각 섹션마다 컬럼 디코더(CD1501)과 섹션 디코더(CD1501)이 설치되어 있다.
제12도에 있어서, 메모리 셀(MC)의 행 방향의 선택은 다음과 같이 수행된다.
로우 프리 디코드 신호가 로우 메인 디코드(RMD1501)에 공급되고, 1024개의 통상 메인 워드선(NMW)중의 어느 것인가가 1개 선택된다. 다시, 섹션 디코더(CD1501)에 의하여 어느 것인가의 섹션이 선택되고, 그 섹션내의 워드선(SW)가 상승한다.
행 방향의 선택은 컬럼 디코더(CD1501)에 의하여 어느 것인가 1개의 비트선 선택되는 것으로 수행된다.
예비 메모리 셀 어레이(RMW)에는 예비 메모리 셀이 8행 정도 배치되어 있다. 이 예비 메모리 셀 어레이(RMW)의 단부에는 예비 메인 워드선(RMW)를 선택하기 위한 예비 워드선 버퍼(WB1501)이 설치되어 있다. 예비 워드선 버퍼(WB1501)에는 제14도에 도시되어 있는 전술한 예비 로우 디코더(RRD1801)이 생성된 예비 로우 디코더 신호가 입력된다.
이 제14도에 도시된 예비 로우 디코더(RRD1801)은 특개소 63-168900호 공보에도 개시되어 있고, 전술한 로우 프리 디코드 신호(/X0·/X1,X0·/X1…)이 입력된다. 입력된 로우 프리 디코드 신호는 P채널 트랜지스터 및 N 채널 트랜지스터가 병렬로 접속된 스위치용 CMOS 트랜스미션 게이트 회로(TG)를 통하여 NAND회로(NA1801)에 입력된다. 여기서, 스위치용 CMOS 트랜스미션 게이트 회로(TG)내에 있어서의 각 게이트의 개폐 상태는, 2조의 퓨즈 선택 회로(FS1801 및 FS1802)로부터의 출력 신호(F,/F)에 의하여 결정된다. 이 신호(F,/F)에 의하여 어느것인가 1개의 게이트가 열리고, 4개의 프리 디코드 신호중의 어느 것인가가 1개 통과하여 출력된다.
스위치용 CMOS 트랜스미션 게이트 회로(TG)는 복수 설치되어 있고, 각각의 출력 신호(SP01i~SP89i)는 NAND 회로(NA1801)에 입력된다. 다시 이 NAND 회로(NA1801)에는 복수의 예비 로우 디코더(RRD1801) 중의 어느 것인가를 선택하기 위한 스페어 인에이블 시그니처 회로(SES1701)로부터의 스페어 인에이블 신호(SPEi)가 입력된다.
이 예비 로우 디코더(RRD1801)이 선택되지 않을 때, 스페어 인에이블 신호(SPEi)는 로우 레벨로 되고, 신호(SP0i~SP89i)와 관계없이 하이 레벨의 예비 로우 디코더 신호가 출력된다. 스페어 인에이블 신호(SPEi)가 하이 레벨일때, 각각의 스위치용 CMOS 트랜스미션 게이트 회로(TG)를 통과한 신호(SP01i~SP89i)에 기초하여 예비 로우 디코더 신호의 레벨이 결정된다.
퓨즈 선택 회로(FS)는 제15도에 도시된 바와 같이, 퓨즈(FU1701), 인버터(IN1701), 용량(C1701 및 C1702) 및 N채널 트랜지스터(1701)을 구비하고 있다.
그리고, 퓨즈(FU1701)가 블로우되고 있는가의 여부에 의하여, 신호(F 및 /F) 레벨의 조합이 달라진다. 퓨즈(FU1701)이 블로우되어 있지 않은 경우는, 신호(F)는 하이 레벨로 되고, 신호(/F)는 로우 레벨로 된다. 퓨즈(FU1701)이 블로우되어 있을때, 역으로 신호(F)는 로우 레벨로 되고, 신호(/F)는 하이 레벨로 된다.
이와 같은 구성을 구비한 종래의 SRAM에 있어서, 통상 행의 어느 것인가에 불량이 있는 경우는 그 불량이 존재하는 행의 불량 로우 아이솔레이션용 퓨즈(FU1501)을 레이저에 의하여 블로우한다. 이것에 의하여, 이 불량 행을 선택하는 어드레스 신호가 입력되어도 이 불량 행은 액세스되지 않게 된다. 다시, 각 통상 메인 워드선(NMW)는 제12도에 도시된 바와 같이, 노말 온의 P채널 트랜지스터(P1501)에 의하여 하이레벨로 고정되기 때문에, 플로우팅 상태로는 되지 않고 비선택 상태를 유지한다.
이 불량 행이 선택되었을 때, 대신에 어느 것인가의 예비 행이 자동적으로 선택된다. 예비 행 중의 어느 것인가를 선택하기 위하여, 예비 로우 디코더(RRD1801)의 퓨즈 선택 회로(FS)에 대하여도 퓨즈 블로우를 수행할 필요가 있다.
제14도에 도시된 바와 같이, 1개의 예비 로우를 선택하기 위해서는, 최대 10개의 로우 프리 디코드 신호(/X0·/X1,X0·/X1…,X8·X9)와 다시 예비 로우 디코더(RRD1801)을 선택하기 위한 스페어 인에이블 시그니처 회로(SES1701)의 1개를 추가한 최대 합계 11개의 블로우가 필요하다.
이와 같은 구성을 구비한 종래의 SRAM 중, 통상 메인 워드선(NMW)와 예비 메인 워드선(RMW)의 회로 구성만을 취출하여 도시한 것이 제16도이다. 전술한 바와 같이, 1024행의 통상 메인 워드선(NMW)에는 NAND 회로로 이루어지는 로우 메인 디코더(RMD1901), 워드선 버퍼(WB1501) 및 퓨즈(FU1901)이 직렬로 배열되어 있다.
8행의 예비 메인 워드선(RMW)에는 워드선 버퍼(WB1901)이 배치되어 있다. 이 통상 메인 워드선(NMW) 및 예비 메인 워드선(RMW)는 로우 레벨일 때에 선택 상태로 된다.
다른 종래의 SRAM에 있어서의 통상 메인 워드선(NMW)의 구성은 제17도에 도시되어 있다. 통상 메인 워드선(NMW)의 단부에 로우 메인 디코더(RMD2001), 인버터(IN2002), 퓨즈(FU2001) 및 인버터(IN2001)이 직렬로 접속되어 있다. 제16도에 도시된 것과 다르게, 퓨즈(FU2001)은 인버터(IN2001)과 인버터(IN2002) 사이에 접속되어 있다. 통상 메인 워드선(NMW)의 부하 용량이 클 경우에 이와 같은 신호선보다 저항이 큰 퓨즈(FU)를 워드선 버퍼(WB)의 인버터(IN2001 및 IN2002)의 사이에 설치하고, 충·방전의 속도를 고속화시킬 수 있다.
여기서, 인버터(IN2001 및 IN2002)를 접속하는 노드에는 N 채널 트랜지스터(N2001 및 N2002)의 드레인이 접속되어 있다. 이 트랜지스터(N2001 및 N2002)의 소스는 접지 되어 있다. 이 트랜지스터(N2001)은 인버터(IN2001)의 출력 노드에 게이트가 접속되고 트랜지스터(N2002)는 노말 온 상태에 있다. 트랜지스터(N2001)은 반드시 필요하지는 않지만, 통상 메인 워드선(NMW2001)의 레벨을 피드백하여 인버터(IN2001)의 입력 노드의 레벨을 안정하게 유지하는 역할을 한다. 또, 트랜지스터(N2002)는 퓨즈(FU2001)을 블로우한 경우에 인버터(IN2001)의 입력 노드의 레벨을 확실히 로우 레벨로 유지하기 위하여 설치되고, 구동력은 인버터(IN2001 및 IN2002)를 구성하는 트랜지스터 보다 충분히 낮게 설정되고 있다.
이 통상 메인 워드선(NMW)와 예비 메인 워드선(RMW)는 로우 레벨일 때에 선택상태로 된다.
제18도에는 다른 SRAM에 있어서의 통상 메인 워드선(NMW)와 예비 메인 워드선(RMW)의 구성이 도시되어 있다. 통상 메인 워드선(NMW) 및 예비 메인 워드선(RMW)은, 제16도 및 제17도에 도시된 것과 반대로, 하이 레벨일 때에 선택 상태로 된다. 이 때문에, 각각의 워드선에 설치된 인버터의 단수가 제16도 및 제17도의 것과 달리 1단으로 되어 있다. 통상 메인 워드선(NMW)의 단부에는 NAND 회로로 이루어지는 로우 메인 디코더(RMD2101), 1개의 인버터로 이루어지는 워드선 버퍼(WB2102) 및 퓨즈(FU2101), 이 직렬로 접속되어 있다. 예비 메인 워드선(RMW)의 단부에는 1개의 인버터로 이루어지는 워드선 버퍼(WB2101)이 접속되어 있다.
제18도에 도시된 통상 메인 워드선(NMW) 및 예비 메인 워드선(RMW)의 구성은 제16도에 도시되어 있는 인버터의 단수를 1단으로 한 것에 상당한다.
제19도에 도시된 통상 메인 워드선(NMW) 및 예비 워드선(RMW)의 구성은 제17도에 도시되어 있는 인버터의 단수를 1단으로 한 것에 상당한다. 이 제19도에 도시된 통상 메인 워드선(NMW) 및 예비 메인 워드선(RMW)는 제18도에 도시된 것과 마찬가지로 하이 레벨에서 선택상태로 된다.
전술한 용장 회로는 어느 것이나 행(로우) 방향으로 설치한 것이다. 이것에 대하여 열(컬럼) 방향으로 용장 회로를 설치한 것도 존재한다. 이와 같은 구성은 워드선 전파 시간의 지연을 방지하고, 동작시의 소비 전력을 저감하는데 유효한 것이다.
종래의 열 방향의 용장 회로의 구성에는 제10도에 도시된 바와 같이 각 섹션(SEC91~SEC9N)에 통상열과 예비 열을 배치한 것과 제21도에 도시되는 바와 같이 통상 열로만 이루어지는 섹션(SEC1001~SEC1001N) 및 예비 열로만 이루어지는 섹션(SEC100N+1)로 나누어져서 배치한 것이 있다.
제20도에 도시된 회로에서는 코어 영역이 N개의 섹션(SEC91~SEC9N)으로 분할되어 있으며, 각 섹션에는 메모리 셀 어레이(MCA91), 센스 앰프 및 기입 회로(SAW91) 및 컬럼 게이트(CG91)이 설치되어 있다.
메모리 셀 어레이(MCA91)은 8개의 I/01~I/08로 구성되어 있으며, 각각의 I/0는 n개의 통상 열과 S개의 예비 열을 갖고 있다. 따라서, 각 I/0마다 s개의 통상 열을 구제할 수 있다. SRAM 전체로서는 8·s·N열의 예비 컬럼이 배치되어 있다.
제21도에 도시된 회로에서는, 통상의 섹션(SEC1001~SEC100N)에 통상 열 만이 배치되어 있으며, 예비열은 예비 섹션(SEC100N+1)에 배치되어 있다. 예비 섹션(SEC100N+1)에는 8개 I/01~I/08이 구성되어 있으며, 각 I/0에는 s개의 예비 열이 배치되어 있다.
그리고, 제20도 및 제21도에 각각 도시된 회로에서는, 통상 열에 불량이 있었던 경우의 아이솔레이션은 퓨즈를 사용하지 않고, 제어 신호를 사용하여 수행된다. 제어 신호로서 섹션을 선택하기 위한 섹션 디코드 신호(S), 열을 선택하기 위한 컬럼 디코드 신호(C), 컬럼 게이트(CB91 및 CG101)의 개폐를 제어하기 위한 컬럼 게이트 신호(CG), 공통 비트선을 선택하기 위한 공통 비트선 선택 신호(CBL), 예비 디코더에 공급되는 예비 디코드 신호(SPD) 및 상기 예비 열이 선택된 것을 표시하는 예비 하트 신호(SPH)가 사용된다.
이들의 제어 신호중 컬럼 디코드 신호(C), 섹션 디코드 신호(S) 및 예비 히트 신호(SPH)는 제22도에 도시되는 바와 같은 회로에 의하여 생성된다. 컬럼이 어드레스 입력 버퍼(CAB)에 m개의 컬럼 어드레스 입력 신호(CAI)가 입력되고, 그 출력이 컬럼 디코더(CD1101)에 공급되어 H개의 컬럼 디코드 신호(C)로서 출력된다.
또, 컬럼 어드레스 입력 버퍼(CAB)의 출력은 퓨즈 선택 회로(FS1101)에도 공급되고, 그 출력은 예비 컬럼 디코더(SCD1101)에 공급된다.
한편, 섹션을 선택하기 위한 n개의 섹션 어드레스 입력 신호는 섹션 어드레스 입력 버퍼(SAB)에 입력되고, 이 버퍼(SAB)로부터의 출력은 섹션 디코더(SD1101)에 공급되어, N개의 섹션 디코드 신호(S)가 출력된다. 또, 섹션 어드레스 입력 버퍼(SAB)로부터의 출력은 퓨즈 선택 회로(FS1102)에 공급되고, 퓨즈 선택 회로(FS1102)로부터의 출력은 예비 섹션 디코더(SSD1101)에 공급된다. 여기서, 퓨즈 선택 회로(FS1101 및 FS1102)는 제14도에 도시된 퓨즈 회로(FS1801)과 마찬가지로 제15도에 도시된 바와 같은 구성을 갖고 있다.
예비 컬럼 디코더(SCD1101)과 예비 섹션 디코더(SSD1101)의 출력은 AND 회로(1101)에 공급되고, AND 회로(1101)의 출력 신호[SPD(1)]은 OR 회로(1101)에 공급된다. OR 회로(1101)에는 이와 같은 AND 회로로부터의 출력 신호가 예비 컬럼의 수인 s개 정보 입력되며, 1개의 예비 히트 신호(SPH)를 출력한다.
제20도에 도시된 회로에서 용장 회로를 갖게 함으로써 발생한 메모리 셀 어레이 영역의 증가분과 필요한 예비 열의 디코더의 수는 다음과 같다. 전술한 바와 같이, 예비 열의 수가 8·s·N열이기 때문에, 메모리 셀 어레이 영역의 증가 비율은(8·s·N)/(8·n·N)=s/n으로 된다. 또, 예비 열용의 디코더는 s·N개 필요하게 된다.
제21도에 도시된 회로에서 메모리 셀 어레이 영역이 증가하는 비율은 1/N로 되고, 예비 열용의 열 디코더는 s개 필요하게 된다.
전술한 종래의 장치에서, 용장 회로를 갖고 있는 경우는 갖고 있지 않은 장치와 비교하여 다음과 같은 요소를 부가하지 않으면 안된다.
(1) 예비 메모리 셀 어레이 및 워드선 버퍼
(2) 불량 로우 아이솔레이션용 퓨즈
(3) 퓨즈 블로우 후의 통상 메인 워드선이 플로우팅 상태로 되지 않고, 항상 선택 상태로 되도록 설치하는 노말 온 상태의 트랜지스터
(4) 예비 로우 디코더
즉, 이와 같은 요소를 부가함으로써 면적이 증가하는 비율을 계산하면, 이하와 같게 될 것이다.
(1) 예비 메모리 셀 어레이 및 워드선 버퍼의 부가에 의한 면적의 증가
통상의 메모리 셀 어레이 1024행 설치되고, 이것에 8행의 예비 메모리 셀 어레이가 부가된다고 하면, 1032/1024=1.008로부터 0.8%면적이 증가한다.
(2) 불량 로우 아이솔레이션용 퓨즈의 부가에 의한 면적의 증가
통상의 1024행과 동수에 1024개의 퓨즈를 메모리 셀 어레이와 워드선 버퍼 사이에 설치할 필요가 있다. 이 퓨즈는 메모리 셀 어레이의 근방에 배치하지 않으면 안되지만, 레이저에 의해 블로우 할 때에 퓨즈와 퓨즈 소자 주위의 회로나 배선을 손상하지 않도록 이들 사이에 100㎛ 정도의 거리가 필요하다. 이 거리의 분량만큼, 면적이 증가한다.
(3) 노말 온 상태의 트랜지스터의 부가에 의한 면적의 증가
이 트랜지스터는 매우 낮은 구동력을 갖는 MOS형 트랜지스터 또는 고저항의 소자를 사용하여 구성하면 좋고, 어레이에 환산하여 몇개의 컬럼 정도의 증가로 충분하다.
(4) 예비 로우 디코더의 부가에 의한 면적의 증가
제14도에 도시된 예비 로우 디코더에서, 예비 행의 수는 11×8이며, 88개의 퓨즈를 포함한 9조의 디코더가 필요하다. 개산하여, 예비 행 1에 대하여 필요한 1개의 예비 로우 디코더의 면적은 약20,000㎛2이다. 따라서, 8개의 예비 로우 디코더를 설치하면, 약160,000㎛2의 면적의 증가를 초래한다.
다음에 용장 회로 구성에 의하여 증가하는 퓨즈 블로우 공정의 수에 대하여 설명한다. 표 1에 64K비트의 SRAM으로부터 16M의 SRAM에 있어서의 예비 행에 관한 퓨즈 블로우의 회수가 표시되어 있다.
[표 1]
*=[log2(통상 행수)+1]×(예비 행수)
여기서, 예비 행은 통상 행 128행에 1행의 비율로 설치되어 있다. 64K 비트 SRAM을 열로 취하면, 통상 행 256행에 대해 예비 행이 2행 설치되어 있다. 불량 행의 퓨즈를 블로우하는 수는 최대 2이다. 이 경우의 예비 로우 디코더 내에 있어서, 불량 행의 어드레스를 기억하기 위하여 필요한 퓨즈 블로우 수와 예비 행인에이블용 퓨즈 블로우 수를 합하면 최대 18로 된다. 따라서, 합계하면 퓨즈 블로우의 수는 최대 20으로 된다.
표 1에서 명확히 알 수 있는 바와 같이, 퓨즈 블로우의 수의 대부분은 예비 로우 디코더에 있어서의 불량 로우의 어드레스 기억용과 예비 인에이블용으로 점유되어 있다. 그리고, 대용량화에 수반하여 블로우의 수는 대폭 증가하게 된다.
이상, 행 방향으로 용장 회로를 구성한 것에 의한 면적 및 제조 공정수의 증가에 대하여 설명하였지만, 마찬가지로 열 방향으로 용장 회로를 구성한 경우의 면적 및 제조 공정수의 증가에 대하여 설명한다.
전술한 바와 같이, 제20도에 도시된 회로 구성에서는, 예비의 메모리 셀 어레이를 설치함에 따른 면적 증가의 비율은 s/n이며, 제21도에 도시된 회로 구성에서는 1/N로 된다.
불량 컬럼을 아이솔레이션하면, 퓨즈는 사용되기 않기 때문에, 이때의 면적의 증가는 0이다. 마찬가지로, 노말 온 상태의 트랜지스터가 부가되지 않기 때문에, 이때의 면적의 증가는 없다.
예비 컬럼 디코더는 제20도의 구성에서는 s×N개 필요하며, 제21도의 구성에서는 s개 필요하다. 8개 I/0 구성의 1M 비트 SRAM에 통상 열을 1024 컬럼, 예비 열을 8컬럼 설치하였다고 하면, 디코드에 필요한 컬럼 어드레스는 7비트이며, 1개의 예비 열에 대해 약 15,000㎛2면적이 증가한다. 따라서, 전체에서는 8개의 예비 컬럼 디코더가 필요하기 때문에, 면적이 약 120,000㎛2로 증가한다.
열 방향에 관하여 용장 회로를 갖게 함으로써 발생한 퓨즈 블로우 공정의 수가 표 2에 도시되어 있다.
[표 2]
*=[log2(통상 열수)-2]×(예비 열수)
표 1에 도시된 행 방향과 마찬가지로, 예비 열은 통상 열 128열에 대해 1열의 비율로 설치되어 있다. 이 표 2에서 명확히 알 수 있는 바와 같이, 예비 행을 설치한 경우 만큼은 아니지만, 대용량화에 수반하여 블로우의 수는 대폭 증가해 간다.
이상 설명한 바와 같이, 종래의 반도체 기억 장치에서는 용장 회로 구성에 의해 면적이 증대하고, 제조 공정 수도 대폭 증가하게 되었다. 따라서, 칩 사이즈의 증대 및 제조 시간이나 제조 비용의 증가를 초래하고 있었다.
본 발명은 상기 사정을 감안한 것으로서, 칩 면적의 증가를 억제하고, 예비 행 또는 예비 열을 선택하기 위하여 필요한 정보를 기억하는 공정을 삭감할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는 복수의 통상 행과 1개의 예비 행 메모리 셀이 각각 배치된 복수의 블럭, 상기 각각의 블럭에 있어서의 상기 통상 행 중의 어느 것인가를 선택하기 위하여 각각 설치된 복수의 통상행 선택선, 상기 각각의 블럭에 있어서의 상기 통상 행의 어느 것에 불량이 있을 경우에 대신하여 상기 예비 행을 선택하기 위하여 각각 설치된 1개의 예비 행 선택선, 상기 행 선택선마다 설치되고, 대응하는 상기 통상 행에 불량이 있을 경우 이 통상 행 선택선을 비선택 상태로 하는 비선택 수단 및 상기 각각의 블럭에 있어서의 상기 블럭내의 상기 통상 행의 모든 것이 비선택 상태에 있을 때는 상기 예비 행 선택선을 선택 상태로 하는 수단을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 기억 장치는 상기 행 방향에 대하여 설치된 구성을 열 방향으로 동일하게 구비하여도 좋다.
각각의 블럭내에 있어서, 통상 행의 어느 것에 불량이 있는 경우, 이 통상 행 선택선이 비선택 상태로 되고, 다시 이 통상 행 선택선이 선택된 경우에는 모든 통상 행 선택선이 비선택 상태로 되며, 대신에 예비 행 선택선이 선택 상태로 된다. 이와 같이, 각 블럭에 복수의 통상 행과 1개의 예비 행이 설치되고, 통상 행에 불량이 있을 경우는 자동적으로 예비 행이 선택 상태로 되기 때문에, 예비 행을 선택하기 위한 예비 행용 디코더나 예비 행을 선택하기 위한 정보를 기억하는 수단이 불필요하며, 칩 면적의 축소가 가능하다. 또, 예비 행을 선택하는 정보를 기억시키는 공정이 불필요하다. 열 방향에 대하여 동일한 구성을 갖춘 경우도 동일한 작용이 생긴다.
이하, 본 발명의 제1실시예에 대하여 도면을 참조하여 설명한다. 제1도에는 본 발명의 제1실시예에 의한 반도체 기억 장치에 있어서의 1블럭내의 행 방향의 구성이 도시되어 있다. 이 제1실시예는 제16도에 도시된 종래의 장치에 본 발명을 적용한 것에 상당한다.
각각의 블럭내에 있어서, 128개의 통상 메인 워드선(NMW1~NMW128)과 1개의 예비 메인 워드선(RMW)가 배선되어 있다.
각각의 통상 메인 워드선(NMW)에는 단부에는 NAND 회로로 이루어지는 로우 메인 디코더(RMD11), 2단의 인버터로 부터 이루어지는 워드선 버퍼(WB11) 및 불량 로우 아이솔레이션 퓨즈(FU11)이 직렬로 접속되어 있다. 또, 통상 메인 워드선(NMW1~NMW128)의 다른쪽 단부에는 구동력의 작은 노말 은의 P 채널 트랜지스터(P12)가 설치되어 있다.
예비 메인 워드선(RMW)의 단부에는 인버터(IN12), NOR 회로(NOR11) 및 인버터(IN11)이 직렬로 접속되어 있다.
또, 워드선과 직교하는 방향으로 1개의 공통 블럭선(R11)이 배선되어 있다.
이 공통 블럭선(R11)에는 각 통상 메인 워드선(NMW1~NMW128)의 교점에 각각 설치된 P채널 트랜지스터(P11)의 드레인, N채널 트랜지스터(N11)의 드레인 및 NOR 회로(NOR11)의 다른 쪽 입력 단자가 접속되어 있다.
P 채널 트랜지스터 P11의 소스는 전원 전압 VDD 단자에 접속되고, 게이트는 통상 메인 워드선(NMW)에 접속되어 있다. N채널 트랜지스터(N11)은 게이트가 전원 전압 VDD 단자에 접속되어서 노말 온 상태에 있고, 소스는 접지되어 있다.
이 N채널 트랜지스터(N11)의 구동 능력은 P채널 트랜지스터(P11)과 비교하여 충분히 작게 설정되고 있다.
이와 같은 구성은 갖는 제1실시예에서는, 다음과 같이 동작한다. 통상 메인 워드선(NMW1~NMW128)에 불량이 존재하지 않을 경우, 또는 어느 것인가에 불량이 존재하여도 다른 통상 메인 워드선(NMW)가 선택되었을 경우는 선택된 통상 메인 워드선(NMW)만이 로우 레벨로 된다. 그리고, 이 선택된 통상 메인 워드선(NMW)에 게이트가 접속된 P채널 트랜지스터(P11)만이 온으로 되고, 예비 선택된(R11)을 충전한다. 이것에 의하여, NOR 회로(NOR11)에 하이 레벨의 신호가 입력되고, 인버터(INV12)에 입력되는 블럭 선택 신호와 무관한 예비 메인 워드선(RMW)는 하이 레벨로 유지되어 비선택 상태를 유지한다.
통상 메인 워드선(NMW1~NMW128)에 불량이 존재하고, 불량이 있는 통상 메인 워드선(NMW)가 선택된 경우에는 다음과 같이 동작하여 예비 메인 워드선(RMW)로 교체된다.
예를 들면, 통상 메모리 셀 어레이중 통상 메인 워드선(NMW1)에 불량이 있고, 이 불량 로우 아이솔레이션 퓨즈(FU11)이 블로우되며, 이 통상 메인 워드선(NMW1)이 선택된 경우를 고려해 보자, 불량 로우 아이솔레이션 퓨즈(FU11)이 블로우되면, 워드선 버퍼(11) 및 로우 메인 디코더(RMD11)과 이 통상 메인 워드선(NMW1)이 차단된다. 이것에 의하여, 로우 메인 디코더(RMD11)에 입력되는 로우 프리 디코드 신호에도 불구하고, 통상 메인 워드선(NMW1)은 P채널 트랜지스터(P12)에 의하여 충전되어 하이 레벨로 유지된다.
이 상태로 통상 메인 워드선(NMW1)이 선택된 경우는 모든 통상 메인 워드선(NMW1~NMW128)이 하이 레벨로 비선택 상태로 된다. 이것에 의하여, 모든 P채널 트랜지스터(P11)이 오프되고, N 채널 트랜지스터(N11)은 노말 온되기 때문에, 블럭 공통선(R11)은 로우 레벨로 된다. NOR 회로(NOR11)의 한쪽의 입력 단자에 이 로우 레벨의 신호가 입력되도록 하기 위해 인버터(IN12)를 통하여 입력되는 블럭 선택 신호에 따라 예비 메인 워드선(RMW)의 레벨이 변하게 된다. 하이 레벨의 블럭 선택 신호가 인버터(IN12)에 입력되었을 때, 예비 메인 워드선(RMW)가 로우 레벨로 되도록 선택된다.
이와 같이, 제1실시예에서는 각 블럭내에 있어서, 통상 메인 워드선(NMW)가 선택되었을 때, 로우 프리 디코더 신호에 따라 어느 것인가 하나의 통상 메인 워드선(NMW)가 선택된다. 어느 것인가 하나의 통상 메인 워드선(NMW)에 불량이 존재하였을 경우는, 그 불량 아이솔레이션 퓨즈가 용단되고, 불량의 통상 메인 워드선(NMW)가 선택된 경우는 모든 통상 메인 워드선(NMW)가 로우 프리 디코드 신호와 무관한 비선택 상태로 된다. 이것에 의하여 자동적으로 예비 메인 워드선(RMW)가 선택 가능한 상태로 된다. 그리고, 이 블럭이 선택된 경우에는 예비 메인 워드선(RMW)가 선택된다.
제2도에는 본 발명의 제2실시예에 의한 반도체 기억 장치의 구성이 도시되어 있다. 이 제2실시예는 제17도에 도시된 종래의 장치에 본 발명을 적용한 것에 상당한다. 제17도에 있어서의 장치와 동일하게, 각 통상 메인 워드선(NMW1~NMW128)의 단부에 각각 로우 메인 디코더(RMD21), 인버터(IN22), 불량 로우 아이솔레이션용 퓨즈(FU21) 및 인버터(IN21)이 직렬로 접속되고, 다시 N 채널 트랜지스터(N21 및 N23)이 설치되어 있다.
또, 예비 메인 워드선(RMW)의 단부에는 NAND 회로(NA21)의 출력 단자가 접속되고, 한쪽의 입력 단자에는 블럭 선택 신호가 입력된다.
그리고, 워드선과 직교하는 방향으로 블럭 공통선(R21)이 설치되고, 그 일단은 NAND 회로(NA21)의 다른쪽의 입력 단자에 접속되어 있다. 이 블럭 공통선(R21)과 각 통상 메인 워드선(NMW1~NMW128)이 교차하는 개소(箇所)에 N채널 트랜지스터(N22)가 각각 설치되어 있다. 각 N채널 트랜지스터(N22)의 드레인은 블럭 공통선(R21)에 접속되고, 소스는 접지되며, 게이트는 각각의 인버터(IN21)의 입력 단자에 접속되어 있다. 다시, 구동 능력이 N채널 트랜지스터(N22)보다 충분히 작은 노말 온의 P채널 트랜지스터(P21)의 드레인은 블럭 공통선(R21)에 접속되어 있다.
통상 메인 워드선(NMW1~INMW128) 중 어느 것에도 불량이 존재하지 않은 경우, 또는 불량 개소가 존재하여도 다른 것이 선택되었을 경우에는 선택된 로우 인버터(IN21)의 입력 단자는 하이 레벨로 되고, 통상 메인 워드선(NMW)는 로우 레벨로 된다. 이 선택된 로우 인버터(IN21)의 입력 단자에 게이트가 접속된 N채널 트랜지스터(N22)는 온으로 되고, 블럭 공통선(R21)을 방전한다. 이 블럭 공통선(R21)으로부터 로우 레벨의 입력은 NAND 회로(NA21)에 공급되고, 예비 메인 워드선(RMW)는 항상 하이 레벨로 유지되어 비선택 상태로 된다.
통상 메인 워드선(NMW1~NMW128)이 어느 것인가에 불량이 있는 경우는, 그 불량 로우 아이솔레이션 퓨즈(FU21)이 블로우되고, 그 통상 메인 워드선(NMW)는 N채널 트랜지스터(N21 및 N23)에 의하여 레벨로 유지되어 비선택 상태로 된다. 불량이 있는 통상 메인 워드선(NMW)가 선택되었을 때, 모든 N채널 트랜지스터(N22)는 오프 상태를 유지하고, N채널 트랜지스터(N21)은 노말 온되기 때문에, 블럭 공통선(R21)은 충전되어 하이 레벨로 된다. 이 하이 레벨의 입력은 NAND 회로(NA21)에 공급되고, 예비 메인 워드선(RMW)는 블럭 선택 신호에 따라 레벨이 변하며, 하이 레벨의 블럭 선택 신호가 입력되었을 때는 로우 레벨로 되어 선택 상태로 된다.
본 발명의 제3실시예에 의한 반도체 기억 장치의 구성은 제3도에 도시되어 있다. 이 실시예의 구성은 제1도에 도시된 제1실시예에 의한 것과 유사하다. 각 통상 메인 워드선(NMW1~NMW128)의 단부에 각각 로우 메인 디코더(RMD31), 불량 로우 아이솔레이션 퓨즈(FU31) 및 2단의 인버터로 이루어지는 워드선 버퍼(WB)가 직렬로 접속되고, 다시 워드선 버퍼(WB)의 입력 단자와 로우 메인 디코더(RMD31)의 출력 단자를 접속하는 노드와 전원 전압(VDD) 단자 사이에 P채널 트랜지스터(P31)이 접속되어 있다. 이 P채널 트랜지스터(P31)은 게이트가 접지되고, 노말 온 상태로 된다.
또, 예비 메인 워드선(RMW)의 단부에는 인버터(IN32), NOR 회로(NOR 31) 및 인버터(IN31)이 직렬로 접속되어 있다.
워드선과 직교하는 방향에 블럭 공통선(R31)이 설치되고, 일단은 NOR 회로(NOR31)의 한쪽의 입력 단자에 접속되어 있다.
통상 메인 워드선(NMW1~NMW128)중 어느 것에서도 불량이 존재하지 않는 경우, 또는 불량 개소가 존재하여도 다른 것이 선택되었을 경우에는 선택된 통상 메인 워드선(NMW)가 로우 레벨로 된다. 이 선택된 로우 워드선 버퍼(WB)의 입력 단자에 게이트가 접속된 P채널 트랜지스터(P32)는 게이트에 로우 레벨이 입력되어 온으로 되어, 블럭 공통선(R31)을 충전한다. 이 블럭 공통선(R31)로부터 하이 레벨의 입력이 NOR 회로(NOR31)에 공급되고, 예비 메인 워드선(RMW)는 항상 하이 레벨로 유지되어 비선택 상태로 된다.
통상 메인 워드선(NMW1~NMW128)의 어느 것에 불량이 있었던 경우는 그 불량 로우 아이솔레이션 퓨즈(FU)가 용단되고, 그 통상 메인 워드선(NMW)는 P채널 트랜지스터(P31)에 의하여 하이 레벨로 유지되어, 비선택 상태로 된다. 불량이 있는 통상 메인 워드선(NMW)가 선택되었을 때, 모든 P채널 트랜지스터(P32)는 오프 상태를 유지하고, N채널 트랜지스터(N31)이 노말 온되기 때문에, 블럭 공통선(R31)은 방전되어 로우 레벨로 된다. 이 로우 레벨의 입력이 NOR 회로(NOR31)에 공급되고, 예비 메인 워드선(RMW)에 하이 레벨의 블럭 선택 신호가 입력 되었을 때는 로우 레벨로 되어 선택 상태로 된다.
제4도에 도시된 본 발명의 제4실시예에서는 전술의 제1 내지 제3실시예와 역으로 각 워드선이 하이 레벨로 되었을 때에 선택 상태로 되고, 제18도에 도시된 종래의 장치에 본 발명을 적용한 것에 상당한다. 통상 메인 워드선(NMW1~NMW128)과 직교하는 방향으로 블럭 공통선(R41)이 설치되고, 각 교점에 P채널 트랜지스터(N41)이 설치되며, 다시 이 트랜지스터(N41)보다 구동 능력이 훨씬 낫고, 노말 온의 P채널 트랜지스터(P41)의 드레인이 접속되어 있다.
통상 메인 워드선(NMW1~NMW128)에 불량이 없는 경우, 또는 불량이 존재하지만 불량 개소 이외가 선택된 경우는 통상 메인 워드선(NMW)가 하이 레벨로 된다.
이 경우에, 선택된 통상 메인 워드선(NMW)에 게이트가 접속된 N채널 트랜지스터(N41)이 온되고, 블럭 공통선(R41)은 로우 레벨로 되며, 예비 메인 워드선(RMW)는 로우 레벨로 유지하게 되어 비선택 상태를 유지한다.
통상 메인 워드선(NMW)에 불량이 있고, 그 퓨즈(FU41)이 블로우되며, 그 불량의 통상 메인 워드선(NMW)가 선택되었을 때, 모든 통상 메인 워드선(NMW1~NMW128)은 로우 레벨로 유지된다. N채널 트랜지스터(N41)은 모두 오프되고, P채널 트랜지스터(P41)은 노말 온되기 때문에, 블럭 공통선(R41)은 하이 레벨로 된다. 블럭 선택 신호가 하이 레벨로 되고, 이 블럭이 선택되었을 때, 예비 메인 워드선(RMW)는 하이 레벨로 되어 선택 상태로 된다.
제5도에서는 본 발명의 제5실시예에 의한 장치의 구성이 도시되어 있다.
이 제5실시예도 제4도의 실시예와 마찬가지로, 각 워드선은 하이 레벨로 되었을 때에 선택 상태로 되고, 제19도에 도시된 종래의 장치에 본 발명을 적용한 것에 상당한다. 블럭 공통선(R51)과 통상 메인 워드선(NMW1~NMW128)의 각 교점에 P채널 트랜지스터(P52)가 설치되고, 이 트랜지스터(P52)보다 구동 능력이 훨씬 낮은 노말 온의 N채널 트랜지스터(N51)의 드레인이 접속되어 있다.
통상 메인 워드선(NMW1~NMW128)에 불량이 없는 경우, 또는 불량이 존재하지만 불량 개소 이외가 선택되었을 경우, 제4실시예와 동일하게 선택된 통상 메인 워드선(NMW)가 하이 레벨로 된다. 선택된 로우 인버터(IN52)의 입력 단자에 게이트가 접속된 P채널 트랜지스터(P52)가 온되기 때문에, 블럭 공통선(R51)은 하이 레벨로 되고, 예비 메인 워드선(RMW)는 로우 레벨로 유지되어 비선택 상태를 유지한다.
통상 메인 워드선(NMW)에 불량이 있고, 불량의 통상 메인 워드선(NMW)가 선택되었을 때, 모든 통상 메인 워드선(NMW1~NMW128)은 로우 레벨로 유지된다. P채널 트랜지스터(P52)는 모두 오프되고, N채널 트랜지스터(N51)은 온 상태로 되기 때문에, 블럭 공통선(R51)은 로우 레벨로 된다. 블럭 선택 신호가 로우 레벨로 된 이 블럭이 선택되었을 때, 예비 메인 워드선(RMW)는 하이 레벨로 되어 선택 상태로 된다.
제6도에 도시된 본 발명의 제6실시예는 제5실시예에서 사용되는 트랜지스터의 극성을 변하게 한 것에 상당한다. 즉, 제5실시예에서 각 통상 메인 워드선(NMW1~NMW128)에 설치된 트랜지스터(P51~P53), 블럭 공통선(R51)에 설치된 N채널 트랜지스터(N51)대신에, 각각 N채널트랜지스터(N61~N63)과 P채널 트랜지스터(P61)이 설치되어 있다. 다시, 블럭 공통선(R61)과 NOR 회로(NOR61)의 한쪽의 입력 단자 사이에 인버터(IN62)가 설치되어 있다. 이 제6실시예에 있어서의 동작은 제5의 실시예와 동일하다. 통상 메인 워드선(NMW1~NMW128)의 어딘가에 불량이 있고, 또한 그 불량 로우가 선택되었을 경우, 모든 통상 메인 워드선(NMW1~NMW128)은 하이 레벨로 되어 비선택 상태로 되고, 블럭 공통성(R61)은 P채널 트랜지스터(P61)에서 충전된다. 이 블럭이 선택된 경우, 예비 메인 워드선(RMW)는 로우 레벨로 되어 선택 상태로 된다.
여기서, 전술한 제1 내지 제6실시예에서는 어느 것이나 정상인 통상 메인 워드선(NMW)가 선택되었을 때, 이 선택된 워드선(NMW)에 접속된 트랜지스터, 블럭 공통선(R11~R61)에 접속된 노말 온의 트랜지스터가 동시에 온으로 되어, 전원 전압(VDD) 단자에 접지 전압(VCC) 단자로 관통 전류가 흐른다. 그러나, 이 관통 전류가 흐르는 것은 선택된 하나의 블럭에 한정되기 때문에, 장치 전체의 동작시에 있어서의 소비 전류에서 본다면 그 영향은 훨씬 작다.
또, 예를 들면 제2도에 도시된 제2실시예에서, 블럭 공통선(R21)을 P채널 트랜지스터(P21)과 N채널 트랜지스터(N22)로 구동하려면, 지연 시간이 길어지게 되는 것을 생각할 수 있다. 그러나, 이 트랜지스터(P21 및 N22)의 구동 능력을 높이 설정하면, 전술한 관통 전류의 증대를 초래하게 된다. 그래서, 예비 메인 워드선(RMW)를 1단위 NAND 회로로 구동하는 것이 아니고, 제6도의 도시된 제6의 실시예와 같이 인버터(IN61)을 설치하여 단수를 늘리는 것이며, 블럭 공통선(R61)의 부하 용량을 대폭적으로 저감하여 고속화하는 것이 가능하다.
전술한 제1 내지 제6실시예에서는 어느 것이나 1개의 블럭내의 구성을 도시하고 있다. 장치 전체로서는, 예를 들면 제7도에 도시한 바와 같이 구성될 수 있다.
1개의 블럭(B1)에 있어서, 128개의 통상 메인 워드선(NMW)와 1개의 예비 메인 워드선(RMW)가 설치되어 있다. 이와 같은 블럭이 전체에 8개 설치되어 있으며, 통상 메인 워드선(NMW)의 갯수는 1024개이고, 예비 메인 워드선(RMW)의 갯수는 8개이다.
제12도에 도시된 종래의 장치에서는 8개의 예비 메인 워드선(RMW)와 1024개의 통상 메인 워드선(NMW)가 분리된 영역에 설치되어 있었지만, 제7도에 도시된 장치에서는 전술한 바와 같이 전체가 복수의 블럭으로 나누어져 각 블럭에는 1개씩의 예비 메인 워드선이 통상 메인 워드선(NMW)와 공통으로 배치되어 있다.
다시, 종래의 장치와 다르고, 예비 메인 워드선(RMW)의 단부에는 예비 워드선 버퍼 대신에 제1도 내지 제6도를 사용하여 설명한 바와 같은 제어 회로(노말행/예비 행 제어 회로)가 배치된다. 다시, 제12도의 종래의 회로에 비해 큰 특징은 종래에 필요하였던 예비 로우 디코더 신호 및 그것을 발생시키기 위한 어드레스 정보를 퓨즈 등을 사용하여 기억시키기 위한 예비 로우 디코더를 비치할 필요가 없다.
이상, 행 방향으로 용장 회로를 구성한 실시예의 회로에 대하여 설명하였지만, 열 방향에도 동일하게 용장 회로를 설치할 수 있다.
우선, 제8도에 도시된 바와 같이, 열 방향에 관하여 전체의 회로를 N개의 섹션(SEC81~SEC8N)으로 분할하고, 각 섹션(SEC)에 M열을 설치하였다고 하면, 전체에서는 M×N개의 열이 존재하게 된다.
제9도에는 본 발명의 제7실시예에 의한 반도체 기억 장치의 열 방향의 구성이 도시되어 있다. 도시되어 있지 않은 메모리 셀 어레이가 열 방향으로 복수의 블럭으로 분할되어 있으며, 제9도에는 1개의 블럭내의 구성이 도시되어 있다.
이 제7실시예에서는 1개의 블럭내에 1개의 I/0만이 포함되어 있다.
메모리 셀 어레이의 영역을 열 방향으로 접속하는 N열 분량의 비트선쌍(BL,/BL)의 단부가 N개의 컬럼 게이트(CG1201~CG120N)에 접속되어 있으며, 컬럼 게이트(CG1201~CG120N)는 센스 앰프 및 기입 회로(SAW1201)에 공통 비트선쌍(CBL,/CBL)에 의하여 접속되어 있다. 공통 비트선쌍(CBL,/CBL)에는 컬럼 게이트(CG1201~CG120N)의 동작 상태를 제어하는 통상 및 예비 컬럼 제어 버퍼(NSCB1201)이 설치되어 있다.
통상 및 예비 컬럼 제어 버퍼(NSCB1201)은 N열에 대응하여 설치된 컬럼 디코드선(CD1~CDN)중 대응하는 컬럼 디코드선(CD)로부터 컬럼 디코드 신호가 입력되고, 다시 블럭을 선택하는 블럭 디코드 신호가 입력되어 동작한다. 그리고, 통상 및 예비 컬럼 제어 버퍼(NSCB1201)에서 출력된 제어 신호는 컬럼 게이트(CG1201 및 CG120N)에 공급되어 그 개폐 상태를 제어한다.
통상 및 예비 컬럼 제어 버퍼(NSCB1201)에 있어서, 컬럼 디코드선(CD1)과 컬럼 게이트(CG1201 및 CG120N)을 접속하는 컬럼 게이트 제어선(CGC1201 및 CGC120N) 사이에는 불량 컬럼 아이솔레이션 퓨즈(FU1201 및 FU120N)가 설치되고, 노말 온의 N채널 트랜지스터(N1201 및 N120N)이 각각 접속되어 있다.
블럭 디코드선(BDL)은 AND 회로(AND1201)의 한쪽의 입력 단자에 접속되어 있다. AND 회로(AND1201)의 다른쪽의 입력 단자에는 게이트가 컬럼 게이트 제어선(CGC1201)에 접속되고, 소스가 접지된 N채널 트랜지스터(N1211) 및 동일하게 게이트가 컬럼 게이트 제어선(CGC120N)에 접속된 N채널 트랜지스터(N121N)까지의 N개의 N채널 트랜지스터의 드레인과 노말 온의 P채널 트랜지스터(P1201)의 드레인이 접속되어 있다. 이 AND 회로(AND1201)의 출력 단자는 컬럼 게이트(CG1211)의 제어 단자에 접속되어 있다. 이 컬럼 게이트(CG1211)는 공통 비트선쌍(CBL,/CBL)에 각각 입력 단자를 접속하고, 출력 단자는 예비 열의 비트선쌍(BL,/BL)에 접속되어 있다.
이와 같은 구성을 갖는 본 실시예는 다음과 같이 동작한다. N개의 통상 열(1~N)에는 어느것이나 불량이 없는 경우, 또는 불량이 존재하여도 다른 열이 선택되었을 때, 컬럼 디코드 신호(CD1~CDN)에 의하여 어느 것인가 1개의 컬럼 게이트(CG)가 선택되어 도통한다.
컬럼 게이트(CG)는, 예를들면 제10a도 또는 제10b도에 각각 도시된 바와 같이 구성될 수 있다. 제10a도의 컬럼 게이트(CG)는 N채널 트랜지스터로 구성되고, 공통 비트선쌍(CBL,/CBL)과 비트선쌍(BL,/BL)의 사이에 각각 N채널 트랜지스터(N1301 및 N1302)가 접속되고, 게이트는 컬럼 게이트 제어선(CGC)에 접속되어 있다. 컬럼 게이트 제어선(CGC)가 하이 레벨일때, 트랜지스터(N1301 및 N1302)는 도통되고, 공통 비트선쌍(CBL,/CBL)과 비트선쌍(BL,/BL)이 각각 접속된다.
제10b도에 도시된 컬럼 게이트(CG)는 공통 비트선(CBL,/CBL)과 비트선쌍(BL,/BL)의 사이에 각각 N채널 트랜지스터(N1303) 및 P채널 트랜지스터(P1301)과 N채널 트랜지스터(N1304) 및 P채널 트랜지스터(P1302)가 병렬로 접속되어 있다. N채널 트랜지스터(N1303 및 N1304)의 게이트는 컬럼 게이트 제어선(CGC)에 공통 접속되고, P채널 트랜지스터(P1301 및 P1302)의 게이트는 인버터(IN1301)의 출력 단자에 공통 접속되어 있다. 인버터(IN1301)의 출력 단자는 컬럼 게이트 제어선(CGC)에 접속되어 있다. 제10b도에 도시된 컬럼 게이트(CG)도 제10a도의 컬럼 게이트(CG)와 동일하게, 컬럼 게이트 제어선(CGC)가 하이 레벨로 되면 트랜지스터(N1303,N1304,P1031 및 P1302)가 도통되고, 공통 비트선쌍(CBL,/CBL)과 비트선쌍(BL,/BL)이 각각 접속된다.
다음에, 예를 들면 통상 열 1에 불량이 있고, 불량 아이솔레이션용 퓨즈(FU1201)가 블로우된 경우는 이하와 같이 하여 스페어 열로 바꾸어 지게 된다.
퓨즈(FU1201)가 블로우 되면, 열 1의 컬럼 게이트 제어선(CGC1201)은 항상 로우 레벨로 되어 컬럼 게이트(CGC1201)은 닫힌 상태를 유지한다. 컬럼 게이트 제어선(CGC1201)이 로우 레벨이 되면, N채널 트랜지스터(N1211)은 오프되고, P채널 트랜지스터(P1201)은 온으로 되기 때문에, AND 회로(AND1201)에서의 한쪽의 입력 레벨은 하이 레벨로 된다. 이 블럭이 선택되었을때, 블럭 디코드 신호는 하이 레벨이기 때문에, 이 신호가 AND 회로(AND1201)의 다른쪽의 입력 단자에 공급되고, AND 회로(AND1201)에서는 하이 레벨의 출력이 컬럼 게이트(CGC1211)에 공급된다. 이것에 의하여, 컬럼 게이트(CG1211)이 열리게 되어, 공통 비트선쌍(CBL,/CBL)과 예비 열의 비트선쌍(BL,/BL)이 각각 접속되어 불량이 구제된다.
제11도에는 본 발명의 제8실시예에 의한 반도체 기억 장치의 열 방향의 1개의 블럭의 구성이 도시되어 있다. 이 실시예에서는, 1개의 블럭에 N개의 통상 열을 갖는 I/0(I/01~I/08)를 8개 갖고 있고, 다시 1개의 예비 열을 갖고 있다.
또, 8개의 I/0에 대응하여 8개의 센스 앰프 및 기입 회로(SAW1401~SAW1408)이 설치되어 있다. 통상 및 예비 컬럼 제어 버퍼(NSCB1401)은 1개의 블럭에 대해 1개가 설치되어 있고, 각 I/0마다 제9도에 도시된 통상 및 예비 컬럼 제어 버퍼(NSCB1201)과 동일한 구성을 각 I/0마다 갖고 있다.
모든 I/01~I/08에 있어서의 정상인 열이 선택된 경우는 각각의 I/0마다 N열중의 어느 것인 하나가 선택되고, 대응하는 컬럼 게이트(CG)가 열리게 되어 공통 비트선쌍(CBL,/CBL)과 비트선쌍(BL,/BL)이 접속된다.
I/01~I/08중 어느 것인가의 1개의 I/0에 있어서, 불량열이 선택되었을 때는 이하와 같다. 예를 들면, I/01에 있어서의 열 1에 불량이 있고, 퓨즈(FU1401)이 블로우되며, 이 열 1의 컬럼 게이트(CG1401)는 컬럼 디코드선(CD1)의 레벨과 무관하게 닫힌 상태를 유지한다. 컬럼 1의 컬럼 게이트 제어선(CGC1401)이 로우 레벨로 유지되면, N채널 트랜지스터(N1401)은 오프되고, P채널 트랜지스터(P1401)은 온 상태로 되기 때문에, 하이 레벨의 신호가 AND 회로(AND1401)의 한쪽 입력 단자에 입력된다. 이 블럭이 선택되었을 때, 하이 레벨의 블럭 디코드 신호는 AND 회로(AND1401)의 다른쪽 입력 단자에 공급되고, 하이 레벨의 출력은 컬럼 게이트(CG1411)에 공급되어 도통된다. 이것에 의하여, 공통 비트선쌍(CBL,/CBL)과 예비 열의 비트선쌍(BL,/BL)이 각각 도통되어 구제된다.
전술한 실시예에 의하면, 다음과 같은 효과를 얻을 수 있다.
행 방향 또는 열 방향의 어느 것인가에 용장 회로를 유지하게 한 경우에도, 예비 로우 디코더 또는 예비 컬럼 디코더는 어느 것이나 불필요하다. 따라서, 칩면적의 축소에 기여할 수 있다. 전술한 바와 같이, 8비트 구성으로 1204행×1204열의 1M 비트 SRAM을 열로 취하면, 1 예비 행에 대해 예비 로우 디코더의 면적은 약 20,000㎛2로 된다. 따라서, 예비 행을 8행 배치하는 경우에는 전체로 약 160,000㎛2의 면적이 필요하게 되지만, 제1 내지 제6실시예에 의하면 이와 같은 면적의 삭감이 가능하게 된다.
또, 퓨즈를 블로우 하는 공정의 수를 삭감할 수 있다. 행 또는 열 방향에 용장성을 유지하게 한 경우의 어느 것에 있어서도, 불량 어드레스를 기억하기 위하여 퓨즈를 블로우할 필요가 없다. 불량 로우 또는 불량 컬럼 아이솔레이션용 퓨즈만을 블로우하면 좋고, 제조 가격의 절감이 가능하다.
표 1를 사용하여 전술한 바와 같이, 1M비트 SRAM로 8예비 행을 갖는 경우, 종래는 최대 96회의 퓨즈 블로우가 필요하였다. 이것에 대해, 제1 내지 제6실시예에 의하면, 최대 8회의 블로우로 충분하게 된다.
열 방향에서는 표 2에 도시된 바와 같이, 1M 비트 SRAM에 8예비 열을 갖는 경우에는, 종래 최대 64회의 블로우를 하지 않으면 안되었다. 제7 또는 제8의 실시예에서는 최대 8회의 블로우로 충분하다.
회로를 설계하는 데에도, 제1 내지 제8의 실시예에 의하여 필요한 메모리 셀 어레이의 증감이 종래보다 단순하게 되는 효과를 얻을 수 있다.
제1 내지 제6실시예에 의하면, 예를 들면 128 통상 행과 1 예비 행으로 1개의 블럭이 구성되고, 제7 또는 제8의 실시예에 의하면 128 통상 열과 1 예비 열로 1개의 블럭이 구성된다. 이와 같은 블럭을 하나의 단위로서 증감하고, 전체로서 필요한 메모리 셀 어레이의 규모를 용이하게 바꿀 수 있다. 이것에 의하여, 스탠더드 셀 등에 있어서의 온 칩 메모리의 개발 기간을 축소할 수 있다.
전술한 실시예는 어느 것이나 한 예이며, 본 발명을 한정하는 것은 아니다.
예를 들면, 1블럭 내에 설치되는 복수의 통상 행 또는 통상 열의 수는 2 이상의 임의의 수도 좋다. 또, 통상 행 또는 통상 열에 불량이 있을 경우, 실시예에서는 아이솔레이션용 퓨즈를 사용하여 상기 통상 행 또는 통상 열을 비선택 상태로 하고 있지만, 불량이 있는 통상 행 선택선 또는 통상 열 선택선과 선택 수단 사이를 전기적으로 차단하는 다른 수단을 대신 사용하여도 좋다.
이상 설명한 바와 같이, 본 발명의 반도체 기억 장치에 의하면, 복수의 블럭내에 각각 복수의 통상 행과 1개의 예비 행, 복수의 통상 열 또는 1개의 예비 열이 설치되고, 통상 행 또는 통상 열의 어느 것인가에 불량이 있는 경우, 이 불량이 있는 통상 행 또는 통상열이 비선택 상태로 되며, 다시 이 통상 행 또는 통상 열이 선택된 경우에는 모든 통상 행 또는 통상 열이 비선택 상태로 되고, 자동적으로 예비 행 또는 예비열이 선택 상태로 되기 때문에, 예비 행 또는 예비 열 중에서 어느 것인가를 선택하기 위한 디코더가 불필요하며, 칩 면적이 축소되고, 다시 예비 행 또는 예비 열을 선택하는 정보를 기억시키는 공정이 불필요하며, 제조 공정이 절감된다.

Claims (2)

  1. 복수의 통상 행과 1개의 예비 행에 메모리 셀이 각각 배치된 복수의 블럭, 상기 각각의 블럭에 있어서의 상기 통상 행 중의 어느 것인가를 선택하기 위하여 각각 설치된 복수의 통상 행 선택선, 상기 각각의 블럭에 있어서의 상기 통상 행의 어느 것에 불량이 있을 경우에 대신하여 상기 예비 행을 선택하기 위하여 각각 설치된 1개의 예비 행 선택선, 상기 통상 행 선택선마다 설치되고, 대응하는 상기 통상 행에 불량이 있을 경우에는 이 통상 행 선택선을 비선택 상태로 하는 비선택 수단, 및 상기 각각의 블럭에 있어서의 상기 블럭내의 상기 통상 행의 전체가 비선택 상태에 있을 때에 상기 예비 행 선택선을 선택 상태로 하는 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 복수의 통상 열과 1개의 예비 열에 메모리 셀이 각각 배치된 복수의 블럭, 상기 각각의 블럭에 있어서의 상기 통상 열 중의 어느 것인가를 선택하기 위하여 각각 설치된 복수의 통상 열 선택선, 상기 각각의 블럭에 있어서의 상기 통상 열의 어느 것에 불량이 있을 경우에 대신하여 상기 예비 열을 선택하기 위하여 각각 설치된 1개의 예비 열 선택선, 상기 통상 열 선택선마다 설치되고, 대응하는 상기 통상 열에 불량이 있을 경우에는 이 통상 열 선택선을 비선택 상태로 하는 비선택 수단, 상기 각각의 블럭에 있어서의 상기 블럭내의 상기 통상 열의 전체가 비선택 상태에 있을 때에 상기 예비 열 선택선을 선택 상태로 하는 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
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