JPS62204499A - メモリ装置の冗長回路 - Google Patents
メモリ装置の冗長回路Info
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- JPS62204499A JPS62204499A JP61047101A JP4710186A JPS62204499A JP S62204499 A JPS62204499 A JP S62204499A JP 61047101 A JP61047101 A JP 61047101A JP 4710186 A JP4710186 A JP 4710186A JP S62204499 A JPS62204499 A JP S62204499A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、メモリ装置の冗長回路に関するものである。
（従来の技術）
一般に、半導体メモリ等のメモリ装置は、メモリセルマ
トリクス、及びメモリセルを選択するためのデコーダ等
を備えている。ここで、デコーダにより選択されたメモ
リセルに故障があると、該メモリセルに対するデータの
書込みあるいは読出しが不可能となる。そこで、予備の
メモリセルを予め用意すると共に、それを選択するため
の冗長回路を設けておき、メモリセル故障時には冗長回
路を働かせて予備のメモリセルに切換えるようにしてい
る。
トリクス、及びメモリセルを選択するためのデコーダ等
を備えている。ここで、デコーダにより選択されたメモ
リセルに故障があると、該メモリセルに対するデータの
書込みあるいは読出しが不可能となる。そこで、予備の
メモリセルを予め用意すると共に、それを選択するため
の冗長回路を設けておき、メモリセル故障時には冗長回
路を働かせて予備のメモリセルに切換えるようにしてい
る。
従来、このようなメモリ装置の冗長回路として例えば第
２図のようなものがあった。以下、その構成を説明する
。
２図のようなものがあった。以下、その構成を説明する
。
第２図は従来のメモリ装置における冗長回路の構成ブロ
ック図である。
ック図である。
この冗長回路は、デコーダ部ｌ、冗長回路部２、及びこ
れらデコーダ部ｌと冗長回路部２を接続するゲート回路
部を備えている。デコーダ部ｌは、メモリ装を外部で発
生されるアドレス人力に基づいて生成される準アドレス
論理入力（以下、単にアドレス入力という） ＡＸ 、
ＡＹ ＩＡ２を解読し、その解読結果であるデコーダ出
力ＮＯにより、図示しないメモリセルマトリクスのメモ
リセルを選択する回路である。該デコーダ部ｌは、アド
レス入力ＡＸ 、Ｊｈ 、Ａｚ及び冗長イネーブル信号
ＲＥの論理積をとる４人力のアンドゲート（以下、ＡＮ
Ｄという） １１と、ＡＭＤ １１の出力ＤＯとデコー
ダイネーブル０号ＤＥの論理積をとりデコーダ出力ＮＯ
を送出する２人力のＡＮＤ１２とで、構成されている。
れらデコーダ部ｌと冗長回路部２を接続するゲート回路
部を備えている。デコーダ部ｌは、メモリ装を外部で発
生されるアドレス人力に基づいて生成される準アドレス
論理入力（以下、単にアドレス入力という） ＡＸ 、
ＡＹ ＩＡ２を解読し、その解読結果であるデコーダ出
力ＮＯにより、図示しないメモリセルマトリクスのメモ
リセルを選択する回路である。該デコーダ部ｌは、アド
レス入力ＡＸ 、Ｊｈ 、Ａｚ及び冗長イネーブル信号
ＲＥの論理積をとる４人力のアンドゲート（以下、ＡＮ
Ｄという） １１と、ＡＭＤ １１の出力ＤＯとデコー
ダイネーブル０号ＤＥの論理積をとりデコーダ出力ＮＯ
を送出する２人力のＡＮＤ１２とで、構成されている。
デコーダイネーブル０号ＤＥは、デコーダ回路を活性化
させるために必要な活性化信号として機能する。
させるために必要な活性化信号として機能する。
冗長回路部２は、デコーダ部ｌに接続されるメモリセル
に故障があるとき、図示しない予備のメモリセルを選択
する回路である。該冗長回路部２は、不良アドレスに対
応して発生される冗長ヒユーズ信号Ｆｌ、Ｆ２をそれぞ
れ反転するインバータ２１．２２と、インバータ２１の
出力計及び冗長デコーダイネーブル信号ＲＤＥの論理積
をとり冗長デコーダ出力Ｒ１を送出する２人力のＡＮＤ
２３と、インバータ２２の出力計及び冗長デコーダイネ
ーブル信号ＲＯＥの論理積をとり冗長デコーダ出力Ｒ２
を送出する２人力のＡＮＤ２４とで、構成されている。
に故障があるとき、図示しない予備のメモリセルを選択
する回路である。該冗長回路部２は、不良アドレスに対
応して発生される冗長ヒユーズ信号Ｆｌ、Ｆ２をそれぞ
れ反転するインバータ２１．２２と、インバータ２１の
出力計及び冗長デコーダイネーブル信号ＲＤＥの論理積
をとり冗長デコーダ出力Ｒ１を送出する２人力のＡＮＤ
２３と、インバータ２２の出力計及び冗長デコーダイネ
ーブル信号ＲＯＥの論理積をとり冗長デコーダ出力Ｒ２
を送出する２人力のＡＮＤ２４とで、構成されている。
これらのデコーダ部１と冗長回路部２との間を接続する
ゲート回路部は、冗長ヒユーズ信号Ｆ１およびＦ２の論
理積をとり冗長イネーブル信号ＲＥを出力する２人力の
ＡＮＤ３Ｇと、冗長イネーブル信号ＲＥを°反転するイ
ンバータ３１と、インバータ３１の出力［及びデコーダ
イネーブル信号ＤＥの論理積をとり冗長デコーダイネー
ブル信号ＲＤＥを出力する２人力のＡＮＤ３２とで、構
成されている。
ゲート回路部は、冗長ヒユーズ信号Ｆ１およびＦ２の論
理積をとり冗長イネーブル信号ＲＥを出力する２人力の
ＡＮＤ３Ｇと、冗長イネーブル信号ＲＥを°反転するイ
ンバータ３１と、インバータ３１の出力［及びデコーダ
イネーブル信号ＤＥの論理積をとり冗長デコーダイネー
ブル信号ＲＤＥを出力する２人力のＡＮＤ３２とで、構
成されている。
次に、真理値を表わす第３図を参照しつつ動作を説明す
る。
る。
先ず、各冗長ヒユーズ信号Ｆｌ、Ｆ２は、それぞれ外部
アドレスの特別な状態になったときのみイネーブル（ｅ
ｎａｂｌｅ、 動作可ｆｌｕ状態）になる、そして、
冗長ヒユーズ信号Ｆｌ、Ｆ２の少なくとも一方が冗長使
用を表わすとき、デコーダ出力ＮＯを不活性とするよう
、該信号Ｆ１とＦ２を人力としたＡＮＤ出力を冗長イネ
ーブル信号ＲＥとし、それをデコーダ部入力の一部とし
ている。
アドレスの特別な状態になったときのみイネーブル（ｅ
ｎａｂｌｅ、 動作可ｆｌｕ状態）になる、そして、
冗長ヒユーズ信号Ｆｌ、Ｆ２の少なくとも一方が冗長使
用を表わすとき、デコーダ出力ＮＯを不活性とするよう
、該信号Ｆ１とＦ２を人力としたＡＮＤ出力を冗長イネ
ーブル信号ＲＥとし、それをデコーダ部入力の一部とし
ている。
冗長回路部２の非選択時、冗長ヒユーズ信号Ｆｌ、Ｆ２
は共に論理ＩＩ ｌ”になるとする、このとき、冗長イ
ネーブル信号ＲＥは“ｌ”であり、その反転信号■−に
より冗長デコーダイネーブル信号ＲＯＥが“０”のため
、冗長回路部２が働かない。
は共に論理ＩＩ ｌ”になるとする、このとき、冗長イ
ネーブル信号ＲＥは“ｌ”であり、その反転信号■−に
より冗長デコーダイネーブル信号ＲＯＥが“０”のため
、冗長回路部２が働かない。
そしてデコーダ出力ＮＯは、アドレス入力Ａｘ −ＡＺ
にのみ依存する。アドレス人力Ａｘ −Ａｚはそれらが
全て“ｌ”のときのみＡＮＤ出力ＤＯが“ｌ”となり、
デコーダイネーブル信％＞ ＤＥの“ｌ”によりデコー
ダ出力ＮＯが“ｌ ＩＩとなって“デコーダ選択”とな
る、アドレス入力Ａｘ −Ａｌの少なくとも１つが“０
”のときは、デコーダ出力に口が“Ｏ”となって“デコ
ーダ非選択”となる。
にのみ依存する。アドレス人力Ａｘ −Ａｚはそれらが
全て“ｌ”のときのみＡＮＤ出力ＤＯが“ｌ”となり、
デコーダイネーブル信％＞ ＤＥの“ｌ”によりデコー
ダ出力ＮＯが“ｌ ＩＩとなって“デコーダ選択”とな
る、アドレス入力Ａｘ −Ａｌの少なくとも１つが“０
”のときは、デコーダ出力に口が“Ｏ”となって“デコ
ーダ非選択”となる。
また、冗長ヒユーズ選択時、冗長ヒユーズ信号Ｆｌ、Ｆ
２の少なくとも一方が“ＯＩＩであるので、冗長イネー
ブル信号ＲＥが“０”となり、デコーダ出力ＮＯは常に
“０”となる、もし、信号Ｆｌが冗長イネーブルにより
“Ｏ”になると、それがインバータ２１で反転されてそ
の出力計 が“ｌ”となり、同時にインバータ出力ＲＥ
が“１”なのでデコーダイネーブル信号ＤＥが“ｌ”の
ときに冗長デコーダイネーブル信号ＲＤＥが“１”とな
る、そのため、各ＡＮＤ２３．２４の出力である冗長デ
コーダ出力Ｒ１が“ｌ”となってイネーブル、Ｒ２が“
０”となってディスエーブル（ｄｉｓａｂｌｅ、動作禁
止状態）となり、冗長選択が行える。
２の少なくとも一方が“ＯＩＩであるので、冗長イネー
ブル信号ＲＥが“０”となり、デコーダ出力ＮＯは常に
“０”となる、もし、信号Ｆｌが冗長イネーブルにより
“Ｏ”になると、それがインバータ２１で反転されてそ
の出力計 が“ｌ”となり、同時にインバータ出力ＲＥ
が“１”なのでデコーダイネーブル信号ＤＥが“ｌ”の
ときに冗長デコーダイネーブル信号ＲＤＥが“１”とな
る、そのため、各ＡＮＤ２３．２４の出力である冗長デ
コーダ出力Ｒ１が“ｌ”となってイネーブル、Ｒ２が“
０”となってディスエーブル（ｄｉｓａｂｌｅ、動作禁
止状態）となり、冗長選択が行える。
以−Ｌは一方の冗長ヒユーズ信号Ｆ１の動作であるが、
他方の冗長ヒユーズ信号Ｆ２の動作もほぼ同様に行われ
る。
他方の冗長ヒユーズ信号Ｆ２の動作もほぼ同様に行われ
る。
（発明が解決しようとする問題点）
しかしながら、上記構成の冗長回路では、次のような問
題点があった。
題点があった。
第３図に示すように、もし冗長ヒユーズ信号Ｆ１をＯｔ
ｗにして冗長デコーダ出力Ｒ１を選択したときに、その
冗長デコーダ出力Ｒ１により選択されるメモリセルが不
良であった場合には、救済手段がないため、大官かメモ
リの冗長構成としては致命的欠陥であるといえる。さら
に、冗長デコーダ出力Ｒ１，Ｒ２が共にメモリのワード
線（すなわち、アドレス線）として用いられた場合には
、それら２本のワード線が同時に立上がることとなり、
設計上、誤動作を招く回部性がある。
ｗにして冗長デコーダ出力Ｒ１を選択したときに、その
冗長デコーダ出力Ｒ１により選択されるメモリセルが不
良であった場合には、救済手段がないため、大官かメモ
リの冗長構成としては致命的欠陥であるといえる。さら
に、冗長デコーダ出力Ｒ１，Ｒ２が共にメモリのワード
線（すなわち、アドレス線）として用いられた場合には
、それら２本のワード線が同時に立上がることとなり、
設計上、誤動作を招く回部性がある。
本発明は前記従来技術が持っていたｒＦ１ｇ点のうち、
冗長デコーダの不良分の救済と、複数冗長デコーダの同
時選択の防止の点について解決したメモリ装置の冗長回
路を提供するものである。
冗長デコーダの不良分の救済と、複数冗長デコーダの同
時選択の防止の点について解決したメモリ装置の冗長回
路を提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、不良アドレスに
対応して出力される少なくとも２つの第１．第２の冗長
ヒユーズ信号と、デコーダイネーブル信号とに基づき、
デコーダ出力側の不良時にはそのデコーダ出力を不活性
化して少なくとも２つの第１．第２の冗長デコーダ出力
を活性化するメモリ装この冗長回路において、複数のア
ドレス入力、前記第１．第２の冗長ヒユーズ信号。
対応して出力される少なくとも２つの第１．第２の冗長
ヒユーズ信号と、デコーダイネーブル信号とに基づき、
デコーダ出力側の不良時にはそのデコーダ出力を不活性
化して少なくとも２つの第１．第２の冗長デコーダ出力
を活性化するメモリ装この冗長回路において、複数のア
ドレス入力、前記第１．第２の冗長ヒユーズ信号。
及び前記デコーダイネーブル信号により生成される冗長
デコーダイネーブル信号と、前記第２の冗長ヒユーズ信
号とに基づき、前記第１および第２の冗長ヒユーズ信号
が同一アドレス時に１前記第１と第２の冗長デコーダ出
力のうちのいずれか一方の正常動作側冗デコーダ出力を
切り換え選択する論理構成にしたものである。
デコーダイネーブル信号と、前記第２の冗長ヒユーズ信
号とに基づき、前記第１および第２の冗長ヒユーズ信号
が同一アドレス時に１前記第１と第２の冗長デコーダ出
力のうちのいずれか一方の正常動作側冗デコーダ出力を
切り換え選択する論理構成にしたものである。
（作 用）
本発明によれば、以上のようにメモリ装置の冗長回路を
構成したので、ヒユーズ選択の優先度を決めておけば、
当初選んだ冗長デコーダ出力側に故障があった場合に、
その冗長デコーダ出力側を不活性化して他の正常な冗長
デコーダ出力側が選択される。これにより、冗長デコー
ダ出力側の故障時における救済と、冗長デコーダ出力の
２！１１選択の防止が計れる。従って前記問題点を除去
できるのである。
構成したので、ヒユーズ選択の優先度を決めておけば、
当初選んだ冗長デコーダ出力側に故障があった場合に、
その冗長デコーダ出力側を不活性化して他の正常な冗長
デコーダ出力側が選択される。これにより、冗長デコー
ダ出力側の故障時における救済と、冗長デコーダ出力の
２！１１選択の防止が計れる。従って前記問題点を除去
できるのである。
（実施例）
第１図は本発明の一実施例を示すメモリ装置冗長回路の
構成ブロック図であり、従来の第２図中の要素と同一の
要素には同一の符号が付されている。
構成ブロック図であり、従来の第２図中の要素と同一の
要素には同一の符号が付されている。
この冗長回路が従来の第２図のものと異なる点は、冗長
回路部１０２の回路構成が簡略化されていることである
。
回路部１０２の回路構成が簡略化されていることである
。
すなわち、冗長回路部１０２は、一方の冗長ヒユーズ信
号Ｆｌがそのままゲート回路部のＡＮＤ３Ｇへ入力され
ると共に、他方の冗長ヒユーズ信号Ｆ２が該ＡＮＤ３０
及びインバータ１２１へ入力される。インバータ１２１
は、その入力端が冗長ヒユーズ信号Ｆ２側及び２人力Ａ
ＭＤＩ２３の入力端に接続されると共に、その出力側が
２人力ＡＮロ１２４の入力側に接続されており、冗長ヒ
ユーズ信号Ｆ２を反転してその反転出力［をＡＭＤＩ２
４に与える回路である。
号Ｆｌがそのままゲート回路部のＡＮＤ３Ｇへ入力され
ると共に、他方の冗長ヒユーズ信号Ｆ２が該ＡＮＤ３０
及びインバータ１２１へ入力される。インバータ１２１
は、その入力端が冗長ヒユーズ信号Ｆ２側及び２人力Ａ
ＭＤＩ２３の入力端に接続されると共に、その出力側が
２人力ＡＮロ１２４の入力側に接続されており、冗長ヒ
ユーズ信号Ｆ２を反転してその反転出力［をＡＭＤＩ２
４に与える回路である。
ＡＮＤ１２３，１２４のうち、一方のＡＮＤ１２３は、
その入力側が冗長ヒユーズ信号Ｆ２側及びＡＮＮａ２Ｏ
出力側に接続され、冗長ヒユーズ信号Ｆ２と冗長デコー
ダイネーブル信号ＲＤＥとの論理積をとって冗長デコー
ダ出力Ｒ１を図示しない予備のメモリセル側へ送出する
回路である。他方のＡＮＤ１２４は、その入力側がイン
バータ１２１の出力側及びＡＮＤ３２の出力側に接続さ
れ、インバータ出力計と冗長デコーダイネーブル信号Ｒ
ＤＥとの論理積をとって冗長デコーダ出力Ｒ２を図示し
ない予備のメモリセル側へ送出する回路である。
その入力側が冗長ヒユーズ信号Ｆ２側及びＡＮＮａ２Ｏ
出力側に接続され、冗長ヒユーズ信号Ｆ２と冗長デコー
ダイネーブル信号ＲＤＥとの論理積をとって冗長デコー
ダ出力Ｒ１を図示しない予備のメモリセル側へ送出する
回路である。他方のＡＮＤ１２４は、その入力側がイン
バータ１２１の出力側及びＡＮＤ３２の出力側に接続さ
れ、インバータ出力計と冗長デコーダイネーブル信号Ｒ
ＤＥとの論理積をとって冗長デコーダ出力Ｒ２を図示し
ない予備のメモリセル側へ送出する回路である。
以上のように構成される冗長回路の動作を、真理値を表
わす第４図を参照しつつ説明する。
わす第４図を参照しつつ説明する。
冗長回路部１０２の非選択時、冗長ヒユーズ信号Ｆｌ、
Ｆ２は共にｌ”になるとする、このときＡＮＤ３０の出
力である冗長イネーブル信号ＲＥは“ｌ”であり、それ
がインバータ３１で反転されてＡＮＤ３２の出力である
冗長デコーダイネーブル信号ＲＤＥが“Ｑ ＩＩのため
、冗長回路部１０２が働かない。そのため、デコーダ出
力ＮＯがアドレス人力Ａ×〜Ａ／にのみ依存し、これら
アドレス人力ａｘ −Ａ／が総て“ｌ”のときのみ、デ
コーダイネーブル信ｆ、ＤＥの“１”によりデコーダ出
力ＮＯが“１″となって“デコーダ選択”となり、それ
以外ではデコーダ出力Ｎ口が“Ｏ”で“デコーダ非選択
”となる。
Ｆ２は共にｌ”になるとする、このときＡＮＤ３０の出
力である冗長イネーブル信号ＲＥは“ｌ”であり、それ
がインバータ３１で反転されてＡＮＤ３２の出力である
冗長デコーダイネーブル信号ＲＤＥが“Ｑ ＩＩのため
、冗長回路部１０２が働かない。そのため、デコーダ出
力ＮＯがアドレス人力Ａ×〜Ａ／にのみ依存し、これら
アドレス人力ａｘ −Ａ／が総て“ｌ”のときのみ、デ
コーダイネーブル信ｆ、ＤＥの“１”によりデコーダ出
力ＮＯが“１″となって“デコーダ選択”となり、それ
以外ではデコーダ出力Ｎ口が“Ｏ”で“デコーダ非選択
”となる。
また、冗長ヒユーズ選択時、冗長ヒユーズ信号Ｆ１．Ｆ
２の少なくとも一方が“０゛°であるので、冗長イネー
ブル信号ＲＥが“θ″となり、デコーダ出力ＮＤは常に
“０”となる。もし、信号Ｆｌが冗長イネーブルにより
“０”になると、冗長イネーブル信号ＲＥ“０”がイン
バータ３１で反転されその反転出力圧が“１”のため、
デコーダイネーブル信号ＤＥが１″のとき冗長デコーダ
イネーブル信りＲ［ｌＥがｌ”となって冗長選択となる
。第４図に示すように、信号Ｆ２が“ｌ”であれば、Ａ
ＮＤ１２３の出力である冗長デコーダ出力Ｒ１は“１″
となって選択、ＡＮＤ１２４の出力である冗長デコーダ
出力Ｒ２はインバータ１２１の反転０壮ｇ−により“Ｏ
”となって非選択にすることができる。冗長選択のため
の冗長ヒユーズ信号Ｆｌ、Ｆ２のうち、信号Ｆ１がＦ２
に優先して選択される時は、冗長デコーダＲ１が優先し
て選択される。すなわち、従来のように信号Ｆｌを冗長
回路部１０２内に直接入力していないため、冗長選択の
優先度を決定しておけば入力数を減らすことができる。
２の少なくとも一方が“０゛°であるので、冗長イネー
ブル信号ＲＥが“θ″となり、デコーダ出力ＮＤは常に
“０”となる。もし、信号Ｆｌが冗長イネーブルにより
“０”になると、冗長イネーブル信号ＲＥ“０”がイン
バータ３１で反転されその反転出力圧が“１”のため、
デコーダイネーブル信号ＤＥが１″のとき冗長デコーダ
イネーブル信りＲ［ｌＥがｌ”となって冗長選択となる
。第４図に示すように、信号Ｆ２が“ｌ”であれば、Ａ
ＮＤ１２３の出力である冗長デコーダ出力Ｒ１は“１″
となって選択、ＡＮＤ１２４の出力である冗長デコーダ
出力Ｒ２はインバータ１２１の反転０壮ｇ−により“Ｏ
”となって非選択にすることができる。冗長選択のため
の冗長ヒユーズ信号Ｆｌ、Ｆ２のうち、信号Ｆ１がＦ２
に優先して選択される時は、冗長デコーダＲ１が優先し
て選択される。すなわち、従来のように信号Ｆｌを冗長
回路部１０２内に直接入力していないため、冗長選択の
優先度を決定しておけば入力数を減らすことができる。
逆に別々のアドレスで信号Ｆ２がＦｌに優先して選択さ
れる時には冗長デコーダ出力Ｒ２が選択される。
れる時には冗長デコーダ出力Ｒ２が選択される。
また仮に、冗長ヒユーズ信号Ｆ１およびＦ２が外部の同
一アドレスで選択、すなわち“ＯＮとなった場合、従来
の回路では同時デコーダ選択が起こり、誤動作の発生と
もなったわけであるが、本実施例では同時に同一アドレ
スで選択された場合、信号Ｆ１＝“０”、Ｆ２；“ｌ”
であるから、当初、冗長デコーダ出力Ｒ１が選択される
。その後、冗長デコーダ出力Ｒ１で選択されるメモリセ
ルの不良が確認されると、信号Ｆ２への変換のために信
号Ｆ１＝“Ｏ”、Ｆ２＝“Ｏ”となる、すると、冗長デ
コーダ出力Ｒ１が不活性化され、冗長デコーダ出力Ｒ２
が活性化されるため、出力Ｒ２によりＲ１の置換、すな
わち冗長回路部１０２における冗長切り換えが行われる
。
一アドレスで選択、すなわち“ＯＮとなった場合、従来
の回路では同時デコーダ選択が起こり、誤動作の発生と
もなったわけであるが、本実施例では同時に同一アドレ
スで選択された場合、信号Ｆ１＝“０”、Ｆ２；“ｌ”
であるから、当初、冗長デコーダ出力Ｒ１が選択される
。その後、冗長デコーダ出力Ｒ１で選択されるメモリセ
ルの不良が確認されると、信号Ｆ２への変換のために信
号Ｆ１＝“Ｏ”、Ｆ２＝“Ｏ”となる、すると、冗長デ
コーダ出力Ｒ１が不活性化され、冗長デコーダ出力Ｒ２
が活性化されるため、出力Ｒ２によりＲ１の置換、すな
わち冗長回路部１０２における冗長切り換えが行われる
。
本実施例の利点をまとめれば、次のようになる。
（ｉ）冗長回路部１０２におけるデコーダ入力数として
冗長ヒユーズ信号Ｆ２及びその反転信号阿しか用いない
ので、信号配線数が減らせ、集積回路化の際にインバー
タの数と入力数の減少が可使となり、冗長回路全体の占
有面積を小さくできる。
冗長ヒユーズ信号Ｆ２及びその反転信号阿しか用いない
ので、信号配線数が減らせ、集積回路化の際にインバー
タの数と入力数の減少が可使となり、冗長回路全体の占
有面積を小さくできる。
（ｉｉ） 冗長ヒユーズ選択の優先度を決めておくだ
けで、当初選んだ一方の冗長デコーダ出力Ｒ１側に故障
があった場合、その冗長デコーダ出力Ｒ１側が不活性化
されると共に、他方の冗長デコーダ出力Ｒ２側が選択さ
れるため、デコーダの２重選択を避けることができ、他
回路への組込みが従来回路の設計通りでよく、２重選択
への設計的配慮が全く不要となる。
けで、当初選んだ一方の冗長デコーダ出力Ｒ１側に故障
があった場合、その冗長デコーダ出力Ｒ１側が不活性化
されると共に、他方の冗長デコーダ出力Ｒ２側が選択さ
れるため、デコーダの２重選択を避けることができ、他
回路への組込みが従来回路の設計通りでよく、２重選択
への設計的配慮が全く不要となる。
なお、本発明では、アドレス人力ａｘ −Ａｚや冗長ヒ
ユーズ信号Ｆｌ、Ｆ２の数を図示以外の数にしたり、さ
らには冗長回路部１０２等を図示以外の論理回路で構成
することも可能である。
ユーズ信号Ｆｌ、Ｆ２の数を図示以外の数にしたり、さ
らには冗長回路部１０２等を図示以外の論理回路で構成
することも可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、冗長部デ
コーダ入力数として少なくとも２つの冗長ヒユーズ信号
のうちの一方しか用いない論理構成にしたため、ヒユー
ズ選択の優先度を決めておくだけで、最初に選んだ冗長
デコーダ出力側に故障があった場合に、その冗長デコー
ダ出力側を不活性化して他の正常な冗長デコーダ出力側
を選択できる。そのため、冗長デコーダ出力側の故障時
における救済が可能になると共に、冗長デコーダ出力の
２重選択が防止されて誤動作のおそれがなくなり、信頼
性が著しく向トする。
コーダ入力数として少なくとも２つの冗長ヒユーズ信号
のうちの一方しか用いない論理構成にしたため、ヒユー
ズ選択の優先度を決めておくだけで、最初に選んだ冗長
デコーダ出力側に故障があった場合に、その冗長デコー
ダ出力側を不活性化して他の正常な冗長デコーダ出力側
を選択できる。そのため、冗長デコーダ出力側の故障時
における救済が可能になると共に、冗長デコーダ出力の
２重選択が防止されて誤動作のおそれがなくなり、信頼
性が著しく向トする。
第１図は本発明の−・実施例を示すメモリ装置冗長回路
の構成ブロック図、第２図は従来のメモリ装置冗長回路
の構成ブロック図、第３図は第２図における真理値を表
わす図、第４図は第１図における１゛を埋植を表わす表
である。 １・・・・・・デコーダ部、１１，１２，３０，３２，
１２３，１２４・・・・・・ＡＭ［］、３１，１２１・
・・・・・インバータ、１０２・・・・・・冗長回路部
、ＡＸ 、Ａｖ 、Ａｔ・・・・・・アドレ□ス入力、
ＤＥ・・・・・・デコーダイネーブル信号−１Ｆｌ、Ｆ
２・・・・・・冗長ヒユーズ０壮、ＮＯ・・・・・・デ
コーダ出力、ＲＥ・・・・・・冗長イネーブル信号、Ｒ
ＤＥ・・・・・・冗長デコーダイネーブル信す、Ｒ１，
Ｒ２・・・・・・冗長デコーダ出力。 出願人代理人 柿 本 恭 成荒２図 ＤＥ −扮 −一つ１ 一〇ノ 本発明の冗長回路 菟１図 １： デ′Ｉ寸音ｂ １０２：冗長回路部 ＮＤ： デコーダ出力 ＲＥ：冗長イネーブル信５ ＲＤＥ： ’ｊ’ｃ、ｌｊ’ｖ−１１゛９−７’７１４
−３二＝ Ｒ７，Ｒ２：厘艮テ゛コーダ出力く１ ご２
の構成ブロック図、第２図は従来のメモリ装置冗長回路
の構成ブロック図、第３図は第２図における真理値を表
わす図、第４図は第１図における１゛を埋植を表わす表
である。 １・・・・・・デコーダ部、１１，１２，３０，３２，
１２３，１２４・・・・・・ＡＭ［］、３１，１２１・
・・・・・インバータ、１０２・・・・・・冗長回路部
、ＡＸ 、Ａｖ 、Ａｔ・・・・・・アドレ□ス入力、
ＤＥ・・・・・・デコーダイネーブル信号−１Ｆｌ、Ｆ
２・・・・・・冗長ヒユーズ０壮、ＮＯ・・・・・・デ
コーダ出力、ＲＥ・・・・・・冗長イネーブル信号、Ｒ
ＤＥ・・・・・・冗長デコーダイネーブル信す、Ｒ１，
Ｒ２・・・・・・冗長デコーダ出力。 出願人代理人 柿 本 恭 成荒２図 ＤＥ −扮 −一つ１ 一〇ノ 本発明の冗長回路 菟１図 １： デ′Ｉ寸音ｂ １０２：冗長回路部 ＮＤ： デコーダ出力 ＲＥ：冗長イネーブル信５ ＲＤＥ： ’ｊ’ｃ、ｌｊ’ｖ−１１゛９−７’７１４
−３二＝ Ｒ７，Ｒ２：厘艮テ゛コーダ出力く１ ご２
Claims (1)
- 【特許請求の範囲】 不良アドレスに対応して出力される少なくとも２つの
第１、第２の冗長ヒューズ信号と、デコーダイネーブル
信号とに基づき、デコーダ出力側の不良時にはそのデコ
ーダ出力を不活性化して少なくとも２つの第１、第２の
冗長デコーダ出力を活性化するメモリ装置の冗長回路に
おいて、 複数のアドレス入力、前記第１、第２の冗長ヒューズ信
号、及び前記デコーダイネーブル信号により生成される
冗長デコーダイネーブル信号と、 前記第２の冗長ヒューズ信号とに基づき、 前記第１および第２の冗長ヒューズ信号が同一アドレス
時に、前記第１と第２の冗長デコーダ出力のうちのいず
れか一方の正常動作側冗長デコーダ出力を切り換え選択
する論理構成にしたことを特長とするメモリ装置の冗長
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047101A JPS62204499A (ja) | 1986-03-04 | 1986-03-04 | メモリ装置の冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047101A JPS62204499A (ja) | 1986-03-04 | 1986-03-04 | メモリ装置の冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204499A true JPS62204499A (ja) | 1987-09-09 |
Family
ID=12765785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047101A Pending JPS62204499A (ja) | 1986-03-04 | 1986-03-04 | メモリ装置の冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204499A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165098A (ja) * | 1987-12-21 | 1989-06-29 | Hitachi Ltd | プログラム回路 |
| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04192198A (ja) * | 1990-11-27 | 1992-07-10 | Mitsubishi Electric Corp | 冗長回路 |
| JPH07262792A (ja) * | 1993-12-07 | 1995-10-13 | Sgs Thomson Microelettronica Spa | 半導体メモリデバイスのための冗長回路 |
-
1986
- 1986-03-04 JP JP61047101A patent/JPS62204499A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165098A (ja) * | 1987-12-21 | 1989-06-29 | Hitachi Ltd | プログラム回路 |
| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04192198A (ja) * | 1990-11-27 | 1992-07-10 | Mitsubishi Electric Corp | 冗長回路 |
| JPH07262792A (ja) * | 1993-12-07 | 1995-10-13 | Sgs Thomson Microelettronica Spa | 半導体メモリデバイスのための冗長回路 |
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