KR950703176A - 리던던시 구조를 갖는 메모리 회로(Memory circuit with redundancy architecture) - Google Patents

리던던시 구조를 갖는 메모리 회로(Memory circuit with redundancy architecture) Download PDF

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KR950703176A
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KR1019950700895A
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뻬랑 리샤르드
코에끌린 리지안
Original Assignee
아르레뜨 다낭제
똥송-쎄 에스 에프 쎄미꽁둑떼르 스페시피끄
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
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    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

Abstract

본 발명은 직접 회로 메모리용의 일반적인 리던던시 구조에 관한 것이다.
본 발명에 의도된 구조에서, 거기에는 사용중인 열로부터 분리된 리던던시 열이 없으나, 각 사용중인 열(제1 라인을 제외)은 결점있는 어떤 인접한 열에 대해 리던던시 열로써 역할을 한다. 실제로, 열 디코더(DC)의 오더(j) 출력에 의해 정상적으로 지정된 오더(j)의 열이 서비스가능하다면, 사실상 상기 열은 디코더(DC)의 대응하는 출력에 의해 선택되고, 대조적으로, 상기 열이 결점이 있으면, 특정화된 원격 리던던시 열은 수리하게 되나 디코더 출력은 디코더의 다음 출력(오더 (j+1))에 의해 정상적으로 지정되는 다음 열(오더(j+1))을 선택하고, 상기 나머지 디코더 출력은 제 3열(오더(j+1))등을 향해 루트되고, 그럼으로써 디코더 출력 및 사용된 열간의 링크는 점진적으로 오프세트될 것이다. 상기 도면은 n+1 열의 그룹에서의 메모리 평판과, 행(DR) 및 열(DC) 디코더와, 퓨즈 회로(CF)를 도시하였으며 상기 퓨즈 회로(CF)에 의해 결점있는 열이 지정되어 상기 표시된 오더 오프세팅을 수행하는 것이 필요하다.

Description

리던던시 구조를 갖는 메모리 회로(Memory circuit with redundancy architecture)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 결함있는 열을 수리하는 리던던시 회로를 갖는 종래의 메모리 구조도,
제2도는 본 발명에 따른 일반적인 메모리 구조도,
제3도는 본 발명의 양호한 실시예의 상세도,
제4도는 재3도를 완성하는 부분도(마지막 오더),
제5도는 제3도를 완성하는 다른 부분도(제1 오더).

Claims (9)

  1. 메모리 기억 소자의 n+1의 연속적인 라인중 최소한 하나의 배열과, 디코더에 인가된 어드레스를 근거로 해서 정의된 라인을 지정하는 역할을 각기하는 n개의 오더(j) 출력을 갖는 더코더(DC), 결점있는 소자의 어떤 라인을 대체 라인에 위해 대체하는 리던던시 회로를 포함하는 메모리에 있어서, 상기 리던던시 회로는 오더(j)라인 또는 오더(j+1) 라인을 디코더의 오더(j) (1내지 n까지로 변하는 j) 출력을 경유해 활성화되게 하는 수단을 포함하고, 상기 수단은 오더(j) 라인과 연관되며 디코더의 오더(j) 출력 및 끊어지는 제어 도선(F)의 결합 제어하에서 끊어지는 퓨즈(F(j)) (걱 오더 j는 1내지 n임)와, 디코더의 오더(j) 출력 및 오더더(j 및 j+1)라인 간에 끼워진 루팅 최로 (AIG(j))를 구비하여 오더(j) 라인 또는 오더(j+1) 라인을 디코더의 오더(j) 출력을 경유해 활성화 되고, 오더(j)의 논리 회로에 의해 제어되는 상기 루팅은 한편으로 오더(j)의 퓨즈 상태상에서 정보를 수신하고 다른 한편으로 선행하는 오더 (j-1) (오더 j=1를 제외)의 논리 회로로부터 발생하는 정보를 수신하는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 오더(1)의 논리 회로는 오더(1)의 루팅 회로에 대해 래칭 명령을 인가가능하게 하는 시험 리드에 링트된 입력을 포함하는 것을 특징으로 하는 메모리.
  3. 제1 및 2항중 한 항에 있어서, 오더(j)의 루팅회로는 오더(j) 라인의 활성화에 대해 제 1상태를 취하고, 오더(j+1) 라인의 활성화에 대해 제 2 상태를 취하고, 오더(j)의 논리 회로는 오더(j)의 퓨즈가 끊어지거나 선행하는 오더의 상기 루팅이 그 제 2상태에 있으면 광기 루팅에 대한 래칭 제어 신호를 공급하는 것을 특징으로 하는 메모리.
  4. 제2항에 있어서, 상기 리던던시 회로는 오더(1 내지 j)의 모든 퓨즈가 원래의 상태에 있을 때 오더(j) 라인은 디코더의 오더(j) 출력에 의해 지정되고 오더(1 내지 j)의 퓨즈 중 어느 하나가 파괴되었을때 오더(j+1) 라인은 디코더의 오더(j) 출력에 의해 지정되게 되도록 되는 것을 특징으로 하는 메모리.
  5. 제3항에 있어서, 동일한 오더의 루팅을 제어하는 오더(j)의 리던던시 논리 회로는 오더(i)의 퓨즈가 원래 대로일때 제 1 상태로 유지되고 퓨즈가 파괴되었을때 제 2상태로 중지되는 단안정 래치(MS(j))와, 한편으로 단안정래치 출력을 수신하고 다른 한편으로 선행하는 오더의 논리 회로 출력을 수신하며 한편으로 다음 오더(j+1)의 논리 회로에 다른 한편으로 오더(i)의 루팅 회로에 인가된 출력 신호를 공급하는 2중 입력 게이트(Gl(i))를 구비하는 것을 특징으로 하는 메모리.
  6. 제1 내지 5항중 한 항에 있어서, 메모리 라인이 단일 비트 라인에 연결된 메모리 소자의 행이며, 상기 메모리는 비트 라인 및 메모리의 1입력/출력 리드간에 멀티플렉서를 포함하고, 상기 멀티플렉서는 하나의 비트 라인에 각기 대응하는 개별적인 멀티플렉싱 소자(MUX(j))를 포함하고, 각 멀티플렉싱 소자는 설정된 비트 라인을 입력/출력 리드를 향해서 루트시키고, 제 1라인을 제외한 오더(j) (j=1내지 n+1)의 각 멀티플렉서 소자는 오더(i)의 루팅 회로에 위해 또는 오더(j+1)의 루팅 회로에 의해 제어될 수 있는 것을 특징으로 하는 메모리.
  7. 제6항에 있어서, 오더(j)의 루팅 회로는 2개의 출력을 가지며, 하나의 출력은 오더(j)의 멀티플렉싱 소자를 제어하고, 다른 출력은 오더(j+1)의 멀티플렉싱 소자를 제어하며, 그것은 오더(1내지 j)에서 리던던시 수행이 있거나 없다는 사실을 근거로 해서 이루어지는 것을 특징으로 하는 메모리.
  8. 제7항에 있어서, 오더(j)의 루팅 회로는 2개의 입력을 가지며, 그 하나의 입력은 디코더의 오더(j) 출력으로부터 발생하는 지정 제어 입으로써 오더(j)에 대응하는 어드레스가 디코더에 의해 수신될때 상기 루팅 회로는 디코더에 의해 지정되며, 루팅 회로의 나머지 입력은 디코더에 의해 지정된 회로의 2개의 출력 중 하나를 선택가능하게 하고 상기 선택은 오더(1내지 j)에서 리던던시 수행 부재 또는 수행에 따르는 것을 특징으로 하는 메모리.
  9. 제6내지 8항중 한 항에 있어서, 수단은 결점있는 비트 라인으로부터 전원을 차단하기 위해 구비되며 그때 상기 라인에 대응하는 퓨즈가 파괴되는 것을 특징으로 하는 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950700895A 1992-09-08 1993-09-03 리던던시 구조를 갖는 메모리 회로(Memory circuit with redundancy architecture) KR950703176A (ko)

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FR92/10695 1992-09-08
FR9210695A FR2695493B1 (fr) 1992-09-08 1992-09-08 Circuit de mémoire avec redondance.
PCT/FR1993/000842 WO1994006082A1 (fr) 1992-09-08 1993-09-03 Circuit de memoire avec redondance

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