WO1994006082A1 - Circuit de memoire avec redondance - Google Patents

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WO1994006082A1
WO1994006082A1 PCT/FR1993/000842 FR9300842W WO9406082A1 WO 1994006082 A1 WO1994006082 A1 WO 1994006082A1 FR 9300842 W FR9300842 W FR 9300842W WO 9406082 A1 WO9406082 A1 WO 9406082A1
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WO
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row
rank
decoder
output
circuit
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PCT/FR1993/000842
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English (en)
Inventor
Richard Ferrant
Lysiane Koechlin
Original Assignee
Thomson-Csf Semiconducteurs Specifiques
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

Definitions

  • the invention relates to an integrated circuit memory, produced in the form of a matrix network of rows and columns.
  • the memory test shows that a row or column of memory cells is faulty, it is replaced by a row or column of redundancy elements. Seen from the outside of the integrated circuit, the memory must then appear entirely good: the implementation of the redundancy is transparent to the user.
  • the word "line" whenever we want to speak indifferently of a row or a column and we will distinguish in the usual way the columns and rows of the network: the memory cells of the network matrix are connected in rows and columns; all the cells of the same column are connected to the same column conductor (called bit line) on which one can read or write information, and all the cells of the same row are connected to the same row conductor (called a word line) which is used to address a particular row of cells.
  • bit line column conductor
  • a word line which is used to address a particular row of cells.
  • a possible architecture is one in which at least one redundancy line (row or column) is placed next to a group of lines (rows or columns), so that any faulty line in this group can be replaced by the redundancy line.
  • Each line likely to be replaced is associated with a fuse; the fuse is blown to isolate the faulty line from the rest of the circuit and to connect the redundancy line instead.
  • blown fuse means either the open circuit of a fuse which was conductive in the intact state, or on the contrary the setting in the conductive state of a fuse which was not conductive in the state intact.
  • redundancy items there is also the ease of full memory testing, including redundancy items, and including unused redundancy items.
  • unused redundancy elements are very difficult to access and cannot always be tested.
  • Another objective for a memory can sometimes be the possibility of repair not only at the time of manufacture (during the wafer test), but also during use.
  • an objective must remain transparency vis-à-vis the user who must not see the difference between a memory which required the implementation of the repair of a fault and a memory which did not have need this repair.
  • the additional connections added to access the repair line lengthen the access time to information for repaired addresses compared to the access time to information for normal addresses.
  • the present invention is intended to provide a memory architecture that takes you consider the best possible these worries.
  • a memory comprising at least one network of n + 1 successive lines of memory elements, a decoder having n outputs, the output of rank j used to designate a line determined as a function of '' an address applied to the decoder, and a redundancy circuit to replace a line of elements which would be defective by a replacement line, characterized in that the redundancy circuit comprises means for activating by the output of rank j of the decoder (j varying from 1 to n) either the row of row j or the row of row j + 1.
  • the word line is to be taken in the broad sense: row or column.
  • each output of rank j of the decoder selects a line of the same rank j in the succession of lines. The last line, of rank n + 1 is not used. If there is redundancy due to a faulty row of rank r, then the outputs of rank j less than r each activate a row of row j corresponding, and the outputs of rank j greater than or equal to r each activate a row of respective rank j + 1.
  • the line of rank j is designated by the output of rank j of the decoder when all the fuses of rank 1 to j are in the intact state.
  • the row of row j + 1 is designated by the row j output from the decoder when one of the row 1 to j fuses is blown.
  • n + 2 lines are provided for two repair possibilities for a group of n lines controlled by a decoder with n outputs.
  • the referral circuits are then more complex since they must be able to direct the output of rank j to a line of rank j, or j + 1 or j + 2 depending on the implementation of zero, one, or two repairs. . But the principle is the same.
  • the memory comprises a multiplexer between the bit lines and the input / output pads of the memory.
  • the multiplexer has individual multiplexing elements each corresponding to a bit line. Each multiplexing element can route a given bit line to an input / output pad or to a read or read / write amplifier connected to this pad.
  • the row j switching circuit has two inputs for this purpose: one is a designation control input coming from the row j output of the decoder, so that this switching circuit is designated by the decoder when the the address corresponding to rank j is received by the decoder; the other input of the switch circuit is a switch control input; it allows you to choose one of the two sort ies of the circuit switch designated by the decoder, the choice depending on the implementation or lack of implementation of redundancy in rows 1 to j.
  • This second control circuit input is controlled by an associated redundancy logic circuit, of rank j, depending in particular on the state of the fuse of rank j.
  • the redundancy logic circuit of rank j which controls the switch, preferably comprises the following elements: a monostable flip-flop connected to the fuse of rank j, this flip-flop being maintained in a first state when the fuse is intact and being released towards a second state when the fuse is blown; a gate with two inputs receiving on the one hand the output of the monostable flip-flop and on the other hand an output of the logic circuit of previous rank, this gate providing an output signal applied on the one hand to the logic circuit of next rank j + 1 and on the other hand to the row j referral circuit.
  • the lengths of connections and the circuitry between the repair line and the rest of the circuit are minimized: there is not a long connection length between a distant repair line and the other lines, which would tend to lengthen the access time (capacitive effect of long lines, and passage time in doors) for the repaired line compared to the access time for other lines.
  • the access times are the same for all the lines, and are relatively independent of whether redundancy is brought into service or not.
  • the logic added for redundancy can be logic without current consumption.
  • the architecture proposed makes it possible, if desired, to very easily control the interruption of the supply of faulty lines (that is to say, we do not just disconnect them from the input / output circuits , but we cut their power), which is important in some cases and which is not allowed by all redundancy architectures.
  • FIG. 1 shows the classic architecture of memory vine with redundancy circuitry for the repair of defective columns.
  • FIG. 3 represents a detailed diagram of the preferred embodiment of the invention.
  • a memory comprising an array of memory cells MC arranged in rows and columns.
  • the cells of the same row are connected to the same word line WL originating from a row decoder DR which makes it possible to designate one row among N as a function of a row address AR.
  • the cells of the same column are connected to the same bit line BL which makes it possible to read or write information in the cell located at the intersection of this bit line and the selected word line.
  • there is a DC column decoder which receives a column address ⁇ C and controls a MUX multiplexer.
  • the columns are then associated into P groups of n columns.
  • the groups are juxtaposed or nested within each other.
  • the multiplexer makes it possible to select a bit line from n, this in each group, and to connect it to a read amplifier and a write amplifier, the latter being connected to a data pad.
  • two groups of n columns with respectively two multiplexers MUX1, MUX2 (simultaneously controlled by the decoder DC), two read amplifiers ALI, AL2, two write amplifiers AE1, AE2, and two data pads PI , P2.
  • This additional column is designated by CRI for the first group, CR2 for the second; there is a redundancy circuit RD1, RD2 which controls access to this redundancy column and a circuit CF with fuses (n fuses), in the column decoder DC or interposed between the column decoder and the control inputs of the multiplexer, to prevent access to the defective column by simply blowing the fuse corresponding to this column.
  • An additional fuse FS activates the redundancy circuits RDI, RD2 if redundancy is used.
  • FIG. 2 represents the general principle of the modification made by the invention to the architecture of FIG. 1.
  • the multiplexer MUX1, MUX2 therefore has, for each group, n + 1 bit line connections and can select any one from n + 1 bit lines to connect it to the corresponding pad PI or P2.
  • the DC column decoder which has only n outputs, now controls the MUX multiplexer through a ⁇ IG switching circuit.
  • the AIG switching circuit has been shown in FIG. 2 as distinct from the MUX multiplexer. This is a convenient representation, but it will be understood that the switch block, as well as the fuse circuit, can be strongly nested inside the multiplexer. The important thing is the operating mode with offset of one unit between the rank of the selected bit line and the rank of the decoder output, this for all the lines following the faulty line but not for those preceding it.
  • FIG. 3 represents a detailed embodiment of the invention for obtaining the operation described above.
  • the inputs of the multiplexer MUX are the n + 1 pairs of complementary bit lines capable of being connected to the pad P: bit line BL (j) and complementary line NBL (j) for row j, lines BL (j + l ) and NBL (j + l) for row j + 1, etc.
  • the decoder, the fuse circuit, and the routing circuit are broken down each into n elements, each element corresponding to a determined rank, that is to say to a determined address supplied to the decoder; only two elements successive, of rows j and j + 1, are shown in FIG. 3.
  • the edge of row j is identified in the figure between two vertical dashed lines.
  • the element of rank j of the decoder referenced DC (j) provides on its output a logic level 1 if the address received represents rank j and a level 0 otherwise. This output is connected to a designation input for the AIG switching circuit element (j) of the same rank j.
  • the switching element of rank j is therefore only active if the address received by the decoder corresponds to rank j.
  • the AIG element (j) has two outputs making it possible to activate either the multiplexing element of the same rank MUX (j) or the multiplexing element of rank immediately following MUX (j + 1).
  • the first output is connected to a command input of the MUX element (j) and makes it active (therefore connects the bit line of rank j to the pad P) by imposing a high logic level (1) on this command input; the other output is connected to the command input of the MUX element (j + l) and makes it active (therefore connects the bit line of rank j + 1 to the pad P) by imposing a high logic level (1 ) on this entry.
  • the switching element is made inactive by the DC decoder (j)
  • its two outputs are at a low logic level (0) and neither the bit line BL (j) nor the next line BL (j + l) cannot be connected to terminal P.
  • the routing circuit therefore has an inactive state and two complementary active states.
  • control input of the rank j multiplexer element receives not only the first output of the AIG switching element (j) of the same rank, but also the second output of the switching element of rank preceding d-1.
  • control input of the multiplexing element MUX (j + l) receives not only the second output of the element AIG (j) but also the first output of the element AIG (j + l).
  • the switching element ⁇ IG (j) has a switching control input which receives the output of an AND gate Gl (j). Depending on the state of this output, the AIG switching element (j) provides a logic level 1 (high) either on its first output (first active state of the switching circuit) or on its second output (second active state). ), the other output being at 0.
  • AIG (d-l) More precisely, if the circuit of switch of previous rank (j-1) is in its second state (its second output is active), the AND gate Gl (j) necessarily puts the circuit of switch. row j in its second state, and so on for the following rows. For this, since the door in this example is an AND gate, provision is made for a zero state on the switch control input to place the switch in the second state. If any routing circuit goes into its second state, this second state therefore affects all the following routing circuits. Of course, other very similar logical structures can lead to the same general result.
  • Fuses can be physical elements that can be blown electrically or by laser, or can be non-volatile memory cells (EPROM, EEPROM, UPROM) whose state is modified by electrical programming.
  • the fuse is a physical element which can be electrically blown by a current flowing through it.
  • the fuse F (j) is in series with a breakdown transistor Tl (j), the assembly in series between two supply terminals Vdd and Vss.
  • An AND gate G2 (j) allows the transistor to be conductive to blow the fuse; this door receives on a first input the output of the DC decoder (j) of rank j (to select a single fuse to be blown which is the fuse corresponding to the column which is being tested); the door also receives on a second input a signal F which is a breakdown command. This order is only issued if the column is found to be defective.
  • the fuse F (j) has one end connected to the supply voltage Vdd and another end connected to the input of a monostable rocker MS (j).
  • the scale is then maintained in a forced unstable state (output at 1) when the fuse is intact. Its output is connected to the second input of the AND gate Gl (j). The blowing of the fuse releases the rocker which goes into its stable state (output at 0).
  • the circuit elements of rank 1 they are identical to the others, except for the fact that the first input of the gate AND Gl (l) of rank 1 receives in permanent operation a logic level hatit, for example the supply voltage Vdd.
  • a transistor T2 (j) is preferably provided to impose at zero the command of the mult iplexer MUX (j) when the line j is defective, this not to leave this line floating.
  • the transistor T2 (j) is for example an N-channel transistor connected between the control of the multiplexer MUX (j) and the ground; the transistor becomes conductive when the fuse F (j) is blown.
  • the designation of rank j by the column decoder connects the pad P to the bit line of rank j for all j from 1 to r-1; and it connects the pad P to the bit line of rank j + 1 for all the j from r to n; the defective column is therefore replaced by the next one and the addressing of all the other columns is shifted by one.
  • FIG. 4 shows the last two rows of the circuit, namely n and n + 1, the circuit elements of rank n being identical to the elements of rank j in FIG. 3 and the elements for rank n + 1 being slightly different since they do not include a DC decoder element, an AIG switch element, or a fuse.
  • the multiplexer element MUX (n + 1) is controlled only by the second output of the switching circuit of rank n.
  • a transistor T2 (n + J) makes it possible to earth this second output to isolate the column of rank n + 1 if redundancy is not used. This transistor is controlled by the output of the AND gate G 1 (n) which remains at 1 as long as the redundancy is not used.
  • n + 1 does not require a fuse. There are therefore in all n fuses for a decoder having. n outputs. In the redundancy circuits of the prior art, in general n fuses are required to select one of the n lines to be repaired, plus a fuse to indicate that there is a repair.
  • the only difference with respect to row j is the fact that the AND gate Gl (l) receives a logic level 1 on its first input, so that the output of this door remains at 1 until the fuse F (l) is blown.
  • a direct link, without gate Gl (l), could moreover be provided between the output of the monostable rocker MS (1) and the switch ATG (l).
  • a transistor mounted in resistance maintains the first input of the gate at the positive supply voltage Vdd.
  • the first input of the AND gate Gl (l) is connected to a PT test pad, that is to say a pad which is not connected to an external connection wire but to which one can apply a test tip during wafer test operations.
  • the stud then remains isolated in normal operation.
  • the structure of the invention makes it possible to benefit from a very important advantage: the possibility of testing all the columns, including the last, even if the latter is not used.
  • these columns are addressed by the decoder, the pad PT being maintained at 1 as in the configuration of normal use.
  • Row j designated by the decoder selects column j until the fuses are blown. If no fuse is blown during the test of columns 1 to n, the PT pad is set to zero while the decoder selects rank n. This zero crossing simulates the blowing of a fictitious fuse of rank zero, which switches all the switches from rank 1 to n to the addressing of columns of rank 2 to n + 1.
  • the column n + 1 is then selected by the decoder and can be tested.
  • An additional advantage of the invention is the possibility of easily removing the voltage supply from the defective bit line. It is indeed desirable that the bit line does not receive a permanent supply or even a precharge supply if it is defective. Indeed, a frequent defect is a short-circuit of the bit line with ground, and this short-circuit would remain, with its drawbacks of unnecessary current consumption even with repair by a replacement line.
  • a very simple circuit is then preferably provided, controlled by the output of the monostable MS (j) to cut the supply to the line of row j if the fuse of row j is blown. In FIG. G, this possibility is shown in a particular example where the bit line is supplied by a P channel transistor connected to a supply line Vdd.
  • the transistor T3 (j) supplies the bit line BL (j), and the transistor T'3 (j) supplies the complementary line NBL (j).
  • this transistor would have its control gate in principle connected to ground during the instants when the bit line must be supplied.
  • the gate of the transistors is controlled by means of a circuit which prohibits the conduction of the transistors T3 (j) and T'3 (j) when the fuse of rank j is blown.
  • the bit lines are permanently supplied by the transistors, and consequently the grid of the transistors of rank j is connected by means of an inverter to the output of the monostable flip-flop likewise MS rank (j). If the bit lines are not permanently supplied, the grid is connected to a logic circuit which receives the output of the monostable flip-flop and which takes account of this output to prevent the conduction of the transistors of rank j.

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Abstract

La présente invention propose une nouvelle architecture de redondance pour mémoire en circuit intégré. Dans l'architecture proposée par l'invention, il n'y a pas de colonnes de redondance distinctes des colonnes utiles, mais chaque colonne utile (sauf la première) peut servir de colonne de redondance pour une colonne voisine qui serait défectueuse. En pratique, si une colonne de rang j, normalement désignée par une sortie de rang j du décodeur de colonne DC, est bonne, c'est bien cette colonne qui sera sélectionnée par la sortie correspondante du décodeur DC; si au contraire cette colonne est défectueuse, on n'ira pas chercher une colonne de redondance éloignée spécialisée pour la réparation, mais on fera en sorte que la sortie du décodeur sélectionne la colonne suivante (rang j + 1), qui aurait dû normalement être désignée par la sortie suivante (rang j + 1) du décodeur; on aiguillera cette autre sortie de décodeur vers une troisième colonne (rang j + 2), et ainsi de suite; ainsi on décalera progressivement les liaisons entre les sorties de décodeur et les colonnes utilisées. Sur la figure on voit le plan mémoire en groupes de n + 1 colonnes; les décodeurs de rangée (DR) et de colonne (DC); le circuit à fusibles (CF) par lequel on désigne la colonne défectueuse à partir de laquelle il faut effectuer le décalage de rang indiqué ci-dessus. Grâce à cette architecture on peut tester toutes les colonnes, même celles qui ne sont pas utilisées.

Description

CIRCUIT DE MEMOIRE AVEC REDONDANCE
L'invention concerne une mémoire en circuit intégré, réalisée sous forme d'un réseau matriciel de lignes et de colonnes .
Pour augmenter le rendement de fabrication des mémoires de grande capacité de stockage, qui utilisent des technologies d'intégration extrêmement fines et donc difficiles à mettre en oeuvre sans défaut, il est courant de prévoir des lignes entières
(en rangées ou en colonnes) d'éléments de redondance .
Si le test de la mémoire fait apparaître qu'une rangée ou une colonne de cellules de mémoire est défectueuse , on la remplace par une rangée ou une colonne d'éléments de redondance . Vue de l'extérieur du circuit intégré , la mémoire doit alors paraître intégralement bonne : la mise en oeuvre de la redondance est transparente pour l'utilisateur . Dans ce qui suit, on utilisera le mot "ligne" chaque fois qu'on voudra parler indifféremment d'une rangée ou d'une colonne et on distinguera de la manière habituelle les colonnes et les rangées du réseau : les cellules de mémoire du réseau matriciel sont connectées en rangées et en colonnes ; toutes les cellules d'une même colonne sont connectées à un même conducteur de colonne (appelé ligne de bit) sur lequel on peut lire ou écrire une information , et toutes les cellules d'une même rangée sont connectées à un même conducteur de rangée (appelé ligne de mot) qui sert à adresser une rangée particulière de cellules . Dans le cas des mémoires les plus complexes , on peut avoir un décodeur de rangée qui désigne une rangée particulière , et un décodeur de colonne qui désigne un groupe de colonnes particulier pour aiguiller les lignes de bit correspondant à ce groupe vers les plots d'entrée/sortie de données du circuit intégré .
Plusieurs architectures de circuits de redondance ont déjà été proposés . Une architecture possible est celle dans laquelle au moins une ligne de redondance (rangée ou colonne) est placée à côté d'un groupe de lignes (rangées ou colonnes) , de manière à pouvoir remplacer une ligne défectueuse quelconque de ce groupe par la ligne de redondance . A chaque ligne susceptible d'être remplacée est associé un fusible; on claque le fusible pour isoler du reste du circuit la ligne défectueuse et pour connecter à la place la ligne de redondance .
D'autres architectures prévoient non pas un fusible associé à chaque ligne susceptible d'être défectueuse , mais une batterie de n fusibles associée à un groupe de lignes dans lequel un remplacement doit pouvoir être effectué ; la batterie permet de mémoriser l'adresse de la ligne défectueuse (une adresse à k bits requiert une batterie de k fusibles) . Cette batterie, c'est-à-dire un groupe de k fusibles , est couplée à un comparateur qui reçoit une adresse appliquée à l'entrée de la mémoire; si l'adresse appliquée à la mémoire est justement égale à l'adresse défectueuse mémorisée par la batterie , le comparateur commande la déconnexion de la ligne défectueuse et la connexion de la ligne de remplacement.
La mise en oeuvre de la redondance pose un problème qui est celui du rendement de claquage des fusibles . Ce rendement n'est pas de 100% et il arrive qu'un fusible qu'on désire claquer s'avère en réalité mal claqué , sans possibilité de répéter l'opération de claquage . Par claquage du fusible on entend soit la mise en circuit-ouvert d'un fusible qui était conducteur dans l'état intact, soit au contraire la mise à l'état conducteur d'un fusible qui n'était pas conducteur dans l'état intact .
Parmi les objectifs généraux qu'on doit avoir en réalisant une mémoire en circuit intégré , il y a l'amélioration du rendement global de réparation lors de la mise en oeuvre de la redondance .
Il y a aussi la facilité de test intégral de la mémoire , y compris les éléments de redondance , et y compris les éléments de redondance non utilisés . On s'est aperçu en effet que dans certains cas il ne suffit pas que la mémoire soit globalement bonne avec les éléments de redondance qui ont été mis en service pour réparer des défauts : il faut encore que les éléments de redondance non utilisés ne présentent pas de défauts qui entraîneraient une non conformité de la mémoire avec certaines spécifications, par exemple une consommation exagérée de courant par suite de fuites au niveau des éléments de redondance non utilisés . Cependant, les éléments de redondance non utilisés sont très difficiles d'accès et on ne peut pas toujours les tester .
Un autre objectif pour une mémoire peut être parfois la possibilité de réparation non seulement au moment de la fabrication (au cours du test sur tranche) , mais aussi en cours d'utilisation .
Enfin , un objectif doit rester la transparence vis-à-vis de l'utilisateur qui ne doit pas voir la différence entre une mémoire qui a nécessité la mise en oeuvre de la réparation d'un défaut et une mémoire qui n'a pas eu besoin de cette réparation . Or le plus souvent, les connexions supplémentaires rajoutées pour accéder à la ligne de réparation allongent le temps d'accès à l'information pour les adresses réparées par rapport au temps d'accès à l'information pour les adresses normales . La présente invention a pour but de proposer une architecture de mémoire qui prenne on considération le mieux possible ces différents soucis .
Dans l'architecture proposée par l'invention , il n'y a pas de lignes de redondance distinctes des lignes utiles , mais chaque ligne utile (sauf la première) peut servir de ligne de redondance pour une ligne voisine qui serait défectueuse .
En pratique , si une ligne utile , normalement désignée par une sortie de décodeur, est bonne , c'est bien cette ligne qui sera sélectionnée par la sortie correspondante du décodeur ; si au contraire cette ligne est défectueuse , on n 'ira pas chercher une ligne de redondance éloignée spécialisée pour la réparation , mais on fera en sorte que la sortie du décodeur sélectionne la ligne suivante , qui aurait dû normalement être désignée par une autre sortie de décodeur ; on aiguillera cette autre sortie de décodeur vers une troisième ligne, et ainsi de suite ; ainsi on décalera progressivement les liaisons entre les sorties de décodeur et les lignes utilisées .
Selon une définition possible de l'invention , on propose une mémoire comportant au moins un réseau de n + 1 lignes successives d'éléments de mémoire, un décodeur ayant n sorties , la sortie de rang j servant à désigner une ligne déterminée en fonction d'une adresse appliquée au décodeur , et une circuiterie de redondance pour remplacer une ligne d'él ments qui serait défectueuse par une ligne de remplacement, caractérisée en ce que la circuiterie de redondance comporte des moyens pour faire activer par la sortie de rang j du décodeur (j variant de 1 à n) soit la ligne de rang j soit la ligne de rang j + 1 . Le mot ligne est à prendre au sens large : rangée ou colonne .
Le fonctionnement préféré est le suivant : s'il n'y a pas mise en oeuvre de la redondance , chaque sortie de rang j du décodeur sélectionne une ligne de même rang j dans la succession de lignes . La dernière ligne, de rang n + 1 n'est pas utilisée . S'il y a mise en oeuvre de la redondance à cause d'une ligne défecteueuse de rang r, alors les sorties de rang j inférieur à r activent chacune une ligne de rang j correspondante, et les sorties de rang j supérieur ou égal à r activent chacune une ligne de rang respectif j + 1.
Pour cela on prévoit de préférence un fusible associé à chaque ligne de rang j = 1 à n de la succession , avec pour chaque rang j un circuit d'aiguillage inlerposé entre la sortie de rang j du décodeur et les lignes de rang j et j + 1 , pour faire activer soit la ligne de rang j soit, la ligne de rang j + 1 par la sortie de rang j du décodeur, cet aiguillage étant commandé par un circuit logique de rang j recevant d 'une part une information sur l'état du fusible de rang j et d'autre part une information issue du circuit logique de rang précédent j- 1 (sauf pour le rang j = D -
Ainsi, la ligne de rang j est désignée par la sortie de rang j du décodeur lorsque tous les fusibles de rang 1 à j sont dans l'état intact . Mais la ligne de rang j + 1 est désignée par la sortie de rang j du décodeur lorsque l'un des fusibles de rang 1 à j est claqué .
En principe on n'utilisera qu'une possibilité de réparation pour un groupe de n lignes , mais on pourrait envisager dans certains cas qu'il y ait. plusieurs possibilités de réparation : par exemple on prévoit n + 2 lignes pour deux possibilités de réparation d'un groupe de n lignes commandées par un décodeur à n sorties . Les circuits d 'aiguillage sont alors plus complexes puisqu'ils doivent pouvoir aiguiller la sortie de rang j vers une ligne de rang j , ou j + 1 ou j + 2 en fonction de la mise en oeuvre de zéro, une , ou deux réparations . Mais le principe est le même .
Dans le cas. où les lignes sont des colonnes d'éléments de mémoire raccordés à une même ligne de bit , la mémoire comporte un multiplexeur entre les lignes de bit et les plots d'entrée/ sortie de la mémoire . Le multiplexeur comporte des éléments de multiplexage individuels correspondant chacun à une ligne de bit . Chaque élément de multiplexage peut aiguiller une ligne de bit donnée vers un plot d'entrée/sortie ou vers un amplificateur de lecture ou lecture/écriture relié à ce plot . Dans ce cas, on prévoit de préférence selon l'invention que chaque élément de multiplexeur de rang j (j = 1 à n + 1 ) , sauf le premier, peut être commandé soit par un circuit d'aiguillage de rang j soit par un circuit d'aiguillage de rang j- 1 ; le circuit d'aiguillage de rang j a deux sorties , l 'une pour commander l'élément de multiplexage de rang j , et l 'autre pour commander l'élément de multiplexage de rang j + 1 , ceci en fonction du fait qu'il y a ou non mise en oeuvre de la redondance dans les rangs 1 à j . Le circuit d'aiguillage de rang j possède à cet effet deux entrées : l'une est une entrée de commande de désignation issue de la sortie de rang j du décodeur , de sorte que ce circuit d'aiguillage est désigné par le décodeur lorsque l'adresse correspondant au rang j est reçue par le décodeur ; l'autre entrée du circuit d'aiguillage est une entrée de commande d'aiguillage ; elle permet de choisir l'une des deux sort ies du circuit d'aiguillage désigné par le décodeur , le choix dépendant de la mise en oeuvre ou de l'absence de mise en oeuvre de la redondance dans les rangs 1 à j . Cette deuxième entrée de commande du circuit d'aiguillage est commandée par un circuit logique de redondance associé, de rang j , en fonction notamment de l'état du fusible de rang j .
Le circuit logique de redondance de rang j , qui commande l'aiguillage, comprend de préférence les élément suivants : une bascule monostable reliée au fusible de rang j , cette bascule étant maintenue dans un premier état lorsque le fusible est intact et étant libérée vers un deuxième état lorsque le fusible est claqué ; une porte à deux entrées recevant d'une part la sortie de la bascule monostable et d'autre part une sortie du circuit logique de rang précédent, cette porte fournissant un signal de sortie appliqué d'une part au circuit logique de rang suivant j + 1 et d'autre part au circuit d'aiguillage de rang j .
Parmi les avantages escomptés de l'architecture proposée par la présente invention on peut citer les suivants :
Tout d'abord , le nombre de claquages de fusibles est minimisé : un seul fusible est claqué pour la mise en oeuvre d'une redondance ; il n'y a pas comme dans l 'art antérieur au moins un fusible pour désigner la ligne réparée et tin autre pour indiquer que la redondance est mise en service . Et a fortiori il n'y a pas une batterie de fusibles à claquer pour une seule mise en oeuvre de redondance . Or le rendement de claquage non égal à 100% rend très intéressant !e fait (]o n'avoir qu 'un seul fusible à claquer .
Les longueurs de connexions et la circuiterie entre la ligne de réparation et le reste du circuit sont minimisées : il n'y pas une grande longueur de connexion entre une ligne de réparation éloignée et les autres lignes , qui tendrait à rallonger le temps d'accès (effet capacitif des lignes longues , et temps de passage dans les portes) pour la ligne réparée par rapport au temps d'accès pour les autre lignes . Ici , les temps d'acccès sont les mêmes pour toutes les lignes , et sont relativement indépendants du fait que la redondance soit mise en service ou non .
La logique rajoutée pour la redondance peut être une logique sans consommation de courant . L'architecture proposée permet , si on le désire, de commander très facilement l'interruption de l'alimentation des lignes défectueuses (c'est-à-dire qu'on ne se contente pas de les déconnecter des circuits d'entrée/sortie , mais on coupe leur alimentation) , ce qui est important dans certains cas et qui n'est pas permis par toutes les architectures de redondance .
Un point important est que cette architecture nouvelle permet de tester intégralement toutes les lignes (n + 1 lignes) , c'est-à-dire les lignes utiles et les lignes de redondance , même les lignes non utilisées, ce qui n'est pas permis dans certaines architectures de redondance .
Enfin, en rajoutant une circuiterie très limitée on peut vérifier même en cours d'utilisation une mémoire : on peut d'abord vérifier facilement si la redondance a déjà été mise en service et ensuite procéder à une réparation si ce n'est pas le cas et si un défaut a été constaté .
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels :
- la figure 1 représente l'architecture classique d'vine mémoire avec circuiterie de redondance pour la réparation de colonnes défectueuses .
- la figure 2 représente l'architecture générale d'une mémoire selon l'invention . la figure 3 représente un schéma détaillé de la réalisation préférée de l'invention .
- la figure 4 représente une partie qui complète la figure 3 (derniers rangs) . - la figure 5 représente une autre partie qui complète la figure 3 (premier rang) .
- la figure 6 représente une amélioration dans laquelle l'alimentation des lignes de bit défectueuses est coupée .
L'invention sera décrite uniquement à propos du cas où des colonnes de redondance sont prévues en remplacement de colonnes (lignes de bit) défectueuses de la mémoire . Mais elle s'applique évidemment aussi à la réparation de rangées (lignes de mot) défectueuses .
Sur la figure 1 , on a représenté une mémoire comprenant un réseau de cellules de mémoire MC agencées en rangées et colonnes . Les cellules d'une même rangée sont, reliées à une même ligne de mot WL issue d'un décodeur de rangée DR qui permet de désigner une rangée parmi N en fonction d 'une adresse de rangée AR. Les cellules d'une même colonne sont reliées à une même ligne de bit BL qui permet de lire ou écrire une information dans la cellule située au croisement de cette ligne de bit et de la ligne de mot sélectionnée . Dans le cas général où le nombre 7. de colonnes de la mémoire est un multiple du nombre p de plots d'entrée/sortie de données de la mémoire (Z = n . p) , il y a un décodeur de colonne DC qui reçoit une adresse de colonne ΛC et commande un multiplexeur MUX . Les colonnes sont alors associées en P groupes de n colonnes . Les groupes sont juxtaposés ou imbriqués les uns dans les autres . Le multiplexeur permet de sélectionner une ligne de bit parmi n , ceci dans chaque groupe , et de la connecter à un amplificateur de lecture et un amplificateur d 'écriture , ces derniers étant reliés à un plot de donnée . Sur la figure on a représenté deux groupes de n colonnes avec respectivement deux multiplexeurs MUX1 , MUX2 (commandés simultanément par le décodeur DC) , deux amplificateurs de lecture ALI , AL2 , deux amplificateurs d'écriture AE1 , AE2 , et deux plots de données PI , P2. Lorsqu'il y a une circuiterie de redondance , il y a en général une colonne supplémentaire d'éléments associée à chaque groupe de n colonnes . Cette colonne supplémentaire est désignée par CRI pour le premier groupe, CR2 pour le deuxième ; il est prévu une circuiterie de redondance RD1 , RD2 qui commande l'accès à cette colonne de redondance et un circuit CF à fusibles (n fusibles) , dans le décodeur de colonne DC ou interposé entre le décodeur de colonne et les entrées de commande du multiplexeur, pour interdire l'accès à la colonne défectueuse par simple claquage du fusible correspondant à cette colonne . Un fusible supplémentaire FS permet d'activer les circuits de redondance RDI , RD2 si la redondance est utilisée .
La figure 2 représente le principe général de la modification apportée par l'invention à l'architecture de la figure 1.
Il n'y a plus de colonne spécifique pour la redondance . Mais il y a dans chaque groupe de colonnes n+1 colonnes identiques dont chacune (sauf la première) peut servir de colonne de remplacement pour la colonne précédente si celle-ci s'avère défectueuse . Le multiplexeur MUXl , MUX2 possède donc , pour chaque groupe, n + 1 connexions de lignes de bit et peut sélectionner une quelconque parmi n + 1 lignes de bit pour la relier au plot correspondant PI ou P2. Le décodeur de colonne DC, qui n'a que n sorties, commande maintenant le multiplexeur MUX à travers un circuit d'aiguillage ΛIG . Le circuit d'aiguillage AIG fonctionne à la fois sous le contrôle du décodeur et sous le contrôle du circuit à fusible CF : si la redondance n'est pas nécessaire, les n premières lignes de bit sont utilisées et le rang j d'une ligne de bit sélectionnée correspond au rang j de la sortie du décodeur qui la sélectionne . Si une colonne de rang r est défectueuse , le fusible de rang r est claqué ; le circuit d'aiguillage AIG fait alors correspondre chaque ligne de bit de rang j inférieur à r à une sortie correspondante de rang j du décodeur, et fait correspondre chaque ligne de bit de rang j supérieur à r à la sortie de rang r-1 du décodeur . La ligne de bit de rang r ne peut plus être sélectionnée par le décodeur .
Le circuit d'aiguillage AIG a été représenté sur la figure 2 comme distinct du multiplexeur MUX . Il s'agit d'une représentation commode, mais on comprendra que le bloc d'aiguillage, de même d'ailleurs que le circuit à fusibles , peut être fortement imbriqué à l'intérieur du multiplexeur . L'important est le mode de fonctionnement avec décalage d'une unité entre le rang de la ligne de bit sélectionnée et le rang de la sortie du décodeur, ceci pour toutes les lignes qui suivent la ligne défectueuse mais pas pour celles qui la précèdent .
La figure 3 représente un exemple de réalisation détaillée de l'invention pour obtenir le fonctionnement décrit ci-dessus .
On considère un seul groupe de n colonnes, avec un seul plot P d'entrée/sortie de données, connecté par un amplificateur de lecture AL et un amplificateur d'écriture AE aux sorties d'un multiplexeur MUX . Bien entendu, si la mémoire est organisée en mots de m bits, il y a m plots et le circuit de la figure 3 doit être répété m fois . La sortie du multiplexeur MUX , connectée aux amplificateurs de lecture et d'écriture , est ici une sortie à deux fils si les cellules de mémoire d'une même colonne sont raccordées au multiplexeur par un couple de lignes de bit complémentaires . Les entrées du multiplexeur MUX sont les n + 1 couples de lignes de bit complémentaires susceptibles d'être raccordées au plot P : ligne de bit BL(j) et ligne complémentaire NBL(j) pour le rang j, lignes BL(j + l) et NBL(j + l) pour le rang j + 1 , etc .
Le multiplexeur peut donc être représenté sous forme de n + 1 éléments , de rang j = 1 à n+1 , chaque clément de rang j recevant une ligne de bit spécifique BL(j) /NBL(j) .
Le décodeur, le circuit à fusibles , et le circuit d'aiguillage sont décomposés quant à eux chacun en n éléments , chaque élément correspondant à un rang déterminé c'est-à-dire à une adresse déterminée fournie au décodeur ; seuls deux éléments successifs , de rangs j et j + 1 , sont représentés sur la figure 3. La tranche de rang j est identifiée sur la figure entre deux lignes tiretées verticales .
L'élément de rang j du décodeur , référencé DC (j) , fournit sur sa sortie un niveau logique 1 si l 'adresse reçue représente le rang j et un niveau 0 dans le cas contraire . Cette sortie est reliée à une entrée de désignation de l'élément de circuit d'aiguillage AIG (j) de même rang j .
L'élément d'aiguillage de rang j n'est donc actif que si l'adresse reçue par le décodeur correspond au rang j . L'élément AIG(j) possède deux sorties permettant d'activer au choix soit l'élément de multiplexage de même rang MUX(j) soit l'élément de multiplexage de rang immédiatement suivant MUX(j + l) . Par exemple, la première sortie est reliée à une entrée de commande de l'élément MUX(j) et le rend actif (donc connecte la ligne de bit de rang j au plot P) en imposant un niveau logique haut (1) sur cette entrée de commande ; l'autre sortie est reliée à l'entrée de commande de l'élément MUX(j + l ) et le rend actif (donc connecte la ligne de bit de rang j + 1 au plot P) en imposant un niveau logique haut (1) sur cette entrée . Cependant , lorsque l'élément d'aiguillage est rendu inactif par le décodeur DC(j) , ses deux sorties sont à un niveau logique bas (0) et ni la Jigne de bit BL(j) ni la ligne suivante BL(j + l) ne peuvent être connectées au plot P . Le circuit d'aiguillage a donc un état inactif et deux états actifs complémentaires .
On notera que l'entrée de commande de l'élément de multiplexeur de rang j reçoit non seulement la première sortie de l'élément d'aiguillage AIG(j) de même rang , mais aussi la deuxième sortie de l'élément d'aiguillage de rang précédant j-1. De même , l'entrée de commande de l'élément de multiplexage MUX(j + l) reçoit non seulement la deuxième sortie de l'élément AIG(j) mais aussi la première sortie de l'élément AIG(j + l) .
Pour exécuter la fonction d'aiguillage vers l'élément de multiplexeur MUX(j) ou au contraire vers l'élément de multiplexeur MUX (j + 1 ) , l'élément d'aiguillage ΛIG (j) possède une entrée de commande d'aiguillage qui reçoit la sortie d'une porte ET Gl(j) . Selon l'état de cette sortie , l'élément d'aiguillage AIG(j) fournit un niveau logique 1 (haut) soit sur sa première sortie (premier état actif du circuit d'aiguillage) soit sur sa deuxième sortie (deuxième état actif) , l'autre sortie étant à 0.
Ce choix dépend donc de la sortie de la porte Gl (j) .
Celle-ci reçoit sur une première entrée la sortie de la porte ET correspondante Gl(j-l) du rang précédent , et sur une deuxième entrée une information sur l'état d'un fusible F(j) associé au rang j . Par conséquent, l'état du circuit d'aiguillage de rang j
(lorsqu'il est activé) dépend à la fois de l'état du fusible de même rang et de l'état du circuit d'aiguillage de rang précédent
AIG(j-l) . Plus précisément, si le circuit, d'aiguillage de rang précédent (j-1) est dans son deuxième état (sa deuxième sortie est active) , la porte ET Gl (j) met nécessairement le circuit d'aiguillage de. rang j dans son deuxième état , et ainsi de suite pour les rangs suivants . Pour cela, du fait que la porte est dans cet exemple une porte ET, on prévoit qu'un état zéro sur l'entrée de commande d'aiguillage place l'aiguillage dans le deuxième état . Si n'importe quel circuit d'aiguillage passe dans son deuxième état, ce deuxième état se répercute donc sur tous les circuits d'aiguillage suivants . Bien entendu d'autres structures logiques très voisines peuvent aboutir au même résultat général.
D'autre part, on prévoit que si le fusible de rang j est intact, le circuit d'aiguillage de rang j est mis dans son premier état . Au contraire , si le fusible est claqué , le circuit d'aiguillage doit être mis dans le deuxième état , et ce deuxième état se répercute alors sur tous les circuits de rang suivant jusqu'à n .
Les fusibles peuvent être des éléments physiques qu'on peut griller électriquement ou par laser , ou peuvent être des cellules de mémoire non volatiles (EPROM, EEPROM, UPROM) dont l'état est modifié par programmation électrique . Dans l'exemple préférentiel représenté , le fusible est un élément physique claquable électriquement, par un courant qui le traverse . Le fusible F(j) est en série avec un transistor de claquage Tl (j) , l'ensemble en série entre deux bornes d'alimentation Vdd et Vss . Une porte ET G2 (j) permet de rendre le transistor conducteur pour claquer le fusible ; cette porte reçoit sur une première entrée la sortie du décodeur DC(j) de rang j (pour sélectionner un fusible unique à claquer qui est le fusible correspondant à la colonne qu'on est en train de tester) ; la porte reçoit par ailleurs sur une deuxième entrée un signal F qui est un ordre de claquage . Cet ordre n'est émis que si la colonne s'avère défectueuse .
Le fusible F(j) a une extrémité reliée à la tension d'alimentation Vdd et une autre extrémité reliée à l'entrée d'une bascule monostable MS (j) . La bascule est alors maintenue dans un état instable forcé (sortie à 1) lorsque le fusible est intact . Sa sortie est reliée à la deuxième entrée de la porte ET Gl (j) . Le claquage du fusible libère la bascule qui passe dans son état stable (sortie à 0) . En ce qui concerne les éléments de circuit de rang 1 , ils sont identiques aux autres, à l'exception du fait que la première entrée de la porte ET Gl(l) de rang 1 reçoit en fonctionnement permanent un niveau logique hatit , par exemple la tension d'alimentation Vdd . On notera enfin qu'un transistor T2 (j ) est de préférence prévu pour imposer à zéro la commande du mult iplexeur MUX(j) lorsque la ligne j est défectueuse , ceci pour ne pas laisser cette ligne flottante . Le transistor T2 (j) est par exemple un transistor à canal N relié entre la commande du multiplexeur MUX(j) et la masse ; le transistor devient conducteur lorsque le fusible F(j) est grillé .
On comprend donc qu'avec ce circuit de la figure 3 deux cas de fonctionnement sont possibles : - si tous les fusibles sont intact s , la désignation du rang j par le décodeur de colonne connecte le plot P à la ligne de bit de rang j , ceci quel que soit j de 1 à n ;
- si un fusible de rang r est claqué , la désignation du rang j par le décodeur de colonne connecte le plot P à la ligne de bit de rang j pour tous les j de 1 à r-1 ; et elle connecte le plot P à la ligne de bit de rang j + 1 pour tous les j de r à n ; la colonne défectueuse est donc remplacée par la suivante et l'adressage de toutes les autres colonnes est décalé d'une unité .
Sur la figure 4 on a représenté les deux derniers rangs du circuit, à savoir n et n+1 , les éléments de circuit de rang n étant identiques aux éléments de rang j de la figure 3 et les éléments pour le rang n+1 étant légèrement différents puisqu'ils ne comportent ni élément de décodeur DC ni élément d'aiguillage AIG, ni fusible . L'élément de multiplexeur MUX (n+l) est commandé seulement par la deuxième sortie du circuit d'aiguillage de rang n . De préférence, un transistor T2 (n + J ) permet de mettre à la masse cette deuxième sortie pour isoler la colonne de rang n+1 si la redondance n'est pas utilisée . Ce transistor est commandé par la sortie de la porte ET G 1 (n ) qui reste à 1 tant que la redondance n'est pas utilisée .
On remarquera que le dernier rang n + 1 ne nécessite pas de fusible . Il y a donc en tout n fusibles pour un décodeur ayant. n sorties . Dans les circuits de redondance de l'art antérieur il faut en général n fusibles pour sélectionner l'une parmi n lignes à réparer, plus un fusible pour indiquer qu'il y a une réparation .
La figure 5 représente les circuits de redondance pour le rang j = 1. La seule différence par rapport au rang j est le fait que la porte ET Gl (l) reçoit un niveau logique 1 sur sa première entrée , de manière que la sortie de cette porte reste à 1 tant que le fusible F(l) n'est pas grillé . Une liaison directe, sans porte Gl (l) , pourrait d'ailleurs être prévue entre la sortie de la bascule monostable MS (1) et l'aiguillage ATG (l) . Dans l'exemple représenté , un transistor monté en résistance maintient la première entrée de la porte à la tension positive d'alimentation Vdd .
De préférence, la première entrée de la porte ET Gl ( l) est reliée à un plot de test PT, c'est-à-dire un plot qui n'est pas relié à un fil de connexion extérieure mais sur lequel on peut appliquer une pointe de test pendant les opérations de test sur tranche . Le plot reste ensuite isolé en fonctionnement normal .
La structure de l'invention permet de bénéficier d'un avantage très important : la possibilité de tester toutes les colonnes, y compris la dernière , même si celle-ci n'est pas utilisée . Pour tester les colonnes de 1 à j , on adresse ces colonnes par le décodeur, le plot PT étant maintenu à 1 comme dans la configuration d'utilisation normale . Le rang j désigné par le décodeur sélectionne la colonne j tant que les fusibles ne sont pas claqués . Si aucun fusible n'est claqué au cours du test des colonnes 1 à n , on fait passer le plot PT à zéro alors que le décodeur sélectionne le rang n . Ce passage à zéro simule le claquage d'un fusible fictif de rang zéro, ce qui bascule tous les aiguillages de rang 1 à n vers l'adressage des colonnes de rang 2 à n+1. La colonne n+1 est alors sélectionnée par le décodeur et peut être testée .
Un avantage supplémentaire de l'invention est la possibilité de supprimer facilement l'alimentation en tension de la ligne de bit défectueuse . Il est souhaitable en effet que la ligne de bit ne reçoive pas une alimentation permanente ou même une alimentation de précharge si eue est défect ueuse . En effet , un défaut fréquent est un court-circuit de la ligne de bit avec la masse, et ce court-circuit subsisterait, avec ses inconvénients de consommation inutile de courant même avec la réparation par une ligne de remplacement . On prévoit alors de préférence un circuit très simple, commandé par la sortie du monostable MS (j) pour couper l'alimentation de la ligne de rang j si le fusible de rang j est claqué . Sur la figure G , on a représenté cette possibilité dans un exemple particulier où la ligne de bit est alimentée par un transistor à canal P relié à une ligne d'alimentation Vdd . Le transistor T3 (j ) alimente la ligne de bit BL(j) , et le transistor T'3 (j) alimente la ligne complémentaire NBL(j) . Dans l'art antérieur, ce transistor aurait sa grille de commande en principe reliée à la masse pendant les instants où la ligne de bit doit être alimentée . Dans l'invention, on commande la grille des transistors par l'intermédiaire d'un circuit qui interdit la conduction des transistors T3 (j) et T'3 (j) lorsque le fusible de rang j est claqué . Dans l'exemple représenté , on considère que les lignes de bit sont alimentées en permanence par les transistors , et par conséquent on connecte la grille des transistors de rang j par l'intermédiaire d'un inverseur à la sortie de la bascule monostable de même rang MS (j) . Si les lignes de bit ne sont pas alimentées en permanence, on connecte la grille à un circuit logique qui reçoit la sortie de la bascule monostable et qui tient compte de cette sortie pour empêcher la conduction des transistors de rang j .

Claims

8217REVENDICATIONS
1. Mémoire comportant au moins un réseau de n + 1 lignes successives d'éléments de mémorisation, un décodeur DC ayant n sorties telles qu'une sortie de rang j sert à désigner une ligne déterminée en fonction d'une adresse appliquée au décodeur, et une circuiterie de redondance pour remplacer une ligne d'éléments qui serait défectueuse par une ligne de remplacement, caractérisée en ce que la circuiterie de redondance comporte des moyens pour faire activer par la sortie de rang j du décodeur (j variant de 1 à n) soit la ligne de rang j soit la ligne de rang j+1, ces moyens comprenant, pour chaque rang j de 1 à n, un fusible F(j) associé à la ligne de rang j et qui peut être claqué sous la commande conjointe de la sortie de rang j du décodeur et d'un conducteur de commande de claquage (F) , et un circuit d'aiguillage (AIG(j) ) interposé entre la sortie de rang j du décodeur et les lignes de rang j et j+1, pour faire activer soit la ligne de rang j soit la ligne de rang j+1 par la sortie de rang j du décodeur, cet aiguillage étant commandé par un circuit logique de rang j recevant d'une part une information sur l'état du fusible de rang j et d'autre part une information issue du circuit logique de rang précédent j-1 (sauf pour le rang j = 1) .
2. Mémoire selon la revendication 1, caractérisée en ce que le circuit logique de rang 1 comporte une entrée reliée à un plot de test permettant d'appliquer une commande de basculement du circuit d'aiguillage de rang 1.
3. Mémoire selon l'une des revendications 1 et 2 , caractérisée en ce que le circuit d'aiguillage de rang j peut prendre un premier état pour l'activation de la ligne de rang j et un deuxième état pour l'activation de la ligne de rang j + 1, le circuit logique de rang j fournissant un signal de commande de basculement de l'aiguillage si le fusible de rang j est claqué ou si l'aiguillage de rang précédent est dans son deuxième état. 82
18
4. Mémoire selon la revendication 2, caractérisée en ce que la circuiterie de redondance est telle que la ligne de rang j est désignée par la sortie de rang j du décodeur lorsque tous les fusibles de rang 1 à j sont dans l'état intact et la ligne de rang j+1 est désignée par la sortie de rang j du décodeur lorsque l'un quelconque des fusibles de rang 1 à j est détruit.
5. Mémoire selon la revendication 3, caractérisée en ce que le circuit logique de redondance de rang j, qui commande l'aiguillage de même rang, comprend une bascule monostable (MS(j) ) reliée au fusible de rang j, cette bascule étant maintenue dans un premier état lorsque le fusible de rang j est intact et étant libérée vers un deuxième état lorsque le fusible est détruit, une porte à deux entrées Gl(j) recevant d'une part la sortie de la bascule monostable et d'autre part une sortie du circuit logique de rang précédent, cette porte fournissant un signal de sortie appliqué d'une part au circuit logique de rang suivant j+1 et d'autre part au circuit d'aiguillage de rang j .
6. Mémoire selon l'une des revendications précédentes, caractérisée en ce que les lignes de la mémoire sont des colonnes d'éléments de mémoire raccordés à une même ligne de bit, la mémoire comporte un multiplexeur entre les lignes de bit et un plot d'entrée/sortie de la mémoire, le multiplexeur comporte des éléments de multiplexage individuels MUX(j) correspondant chacun à une ligne de bit, chaque élément de multiplexage peut aiguiller une ligne de bit donnée vers un plot d'entrée/sortie, et chaque élément de multiplexeur de rang j (j = 1 à n+1) , sauf le premier, peut être commandé soit par un circuit d'aiguillage de rang j soit par un circuit d'aiguillage de rang j-1.
7. Mémoire selon la revendication 6, caractérisée en ce que le circuit d'aiguillage de rang j a deux sorties, l'une pour commander l'élément de multiplexage de rang j, et l'autre pour commander l'élément de multiplexage de rang j+1, ceci en fonction du fait qu'il y a ou non mise en oeuvre de la redondance dans les rangs 1 à j .
8. Mémoire selon la revendication 7, caractérisée en ce que le circuit d'aiguillage de rang j possède deux entrées : l'une est une entrée de commande de désignation issue de la sortie de rang j du décodeur, de sorte que ce circuit d'aiguillage est désigné par le décodeur lorsque l'adresse correspondant au rang j est reçue par le décodeur; l'autre entrée du circuit d'aiguillage est une entrée de commande d'aiguillage permettant de choisir l'une des deux sorties du circuit désigné par le décodeur, le choix dépendant de la mise en oeuvre ou de l'absence de mise en oeuvre de la redondance dans les rangs 1 à j -
9. Mémoire selon l'une des revendications G à 8, caractérisée en ce que des moyens sont prévus pour déconnecter l'alimentation d'une ligne de bit défectueuse lorsque le fusible correspondant à cette ligne est détruit .
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