FR2688328A1 - Circuit a redondance de rangees pour dispositif a memoire a semi-conducteurs pour reparer ou remplacer une cellule defectueuse d'un reseau de cellules a memoire. - Google Patents
Circuit a redondance de rangees pour dispositif a memoire a semi-conducteurs pour reparer ou remplacer une cellule defectueuse d'un reseau de cellules a memoire. Download PDFInfo
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Abstract
a) Circuit à redondance de rangées pour dispositif de mémoire à semi-conducteurs. b) Circuit caractérisé en ce qu'il comprend: - un sélecteur d'adresses (300) destiné à recevoir deux ou plusieurs paires de bits d'adresse désignant la cellule défectueuse, et à sélectionner l'un de ces deux ou plusieurs bits d'adresse; - une boîte à fusibles (100) destinée à recevoir le groupe de paires de bits d'adresse et à stocker l'information des autres bits d'adresse, sauf pour la paire de bits sélectionnée dans le sélecteur d'adresses; et - au moins un décodeur à redondance (200) destiné à décoder les signaux de sortie du sélecteur d'adresses (300) et de la boîte à fusibles (100), de manière à rendre maximum le rendement de redondance de rangées.
Description
"Circuit à redondance de rangées pour dispositif à mé- moire à semi-
conducteurs pour réparer ou remplacer une cellule défectueuse d'un réseau de cellules à mé- moire.5 La présente invention concerne un dispositif
à mémoire à semi-conducteurs et, plus particulière- ment, un circuit à redondance de rangées pour rempla-
cer une cellule de rechange par une cellule défectueu- se se trouvant dans une rangée d'un réseau de cellules10 de mémoire normal.
En général, un dispositif à mémoire à semi- conducteur est muni d'un circuit à redondance de ran-
gées pour remplacer par une cellule de rechange une cellule de mémoire défectueuse d'un réseau de cellules15 de mémoire normal, en décodant l'adresse de rangée désignant la cellule défectueuse Le réseau de cellu-
les de rechange ou de redondance comprenant les cellu- les de mémoire de rechange ou de redondance, est dis- posé au voisinage le long du réseau de cellules normal20 avec des décodeurs pour décoder les adresses et sélectionner les cellules redondantes.
Chacun des blocs de réseaux minimums compor- tant les groupes d'amplificateurs de détection corres-
pondants, est généralement muni du réseau de cellules25 de rechange correspondant On tend à augmenter le nom-
bre de blocs de réseaux minimum dans une même puce
lorsque la complexité de cette puce augmente, de ma-
nière à éviter la chute de courant de fonctionnement
provoquée par la réduction de la commande du réseau.
La plupart des pannes des lignes de mots sont généra- lement provoquées par ce qu'on appelle un défaut transversal tel qu'un pont entre deux lignes de mots
adjacentes Pour faire face à un tel défaut transver-
sal, le circuit à redondance de rangées utilise un en-
semble à redondance de rangées comprenant deux lignes de mots de manière à réparer simultanément les deux
lignes de mots en panne Les deux lignes de mots adja-
centes sont définies par le dernier bit significatif (DBS) de l'adresse de rangée, ce bit servant de signal
interne On effectue généralement l'opération de répa-
ration en stockant l'information des bits restants,
sauf le bit DBS, dans la boîte à fusibles.
Un circuit à redondance de rangées classique est représenté dans le schéma par blocs de la figure 1 Les signaux de sortie des décodeurs à redondance de rangées 200 et 200 A sont appliqués respectivement aux lignes de mots de rechange SWL 1 et SWL 2 Le signal O X est appliqué aux décodeurs à redondance de rangées 200 et 200 A Les signaux d'adresses de rangées R Ai à RA 7, sauf le signal RAO du DBS, sont tous transférés à la
boîte à fusibles 100 Les signaux d'adresses de ran-
gées RAO et RAO constitués par des DBS, commandent les
décodeurs à redondance de rangées 200 et 200 A de ma-
nière à couper le fusible de la boîte à fusibles 100 en n'utilisant que l'information de RA 1 à RA 7 parmi les bits d'adresses de rangées désignant la cellule de
mémoire défectueuse.
Ainsi, la réparation n'est possible que
lorsque les deux lignes de mots adjacentes ont les mê-
3 mes R Ai à RA 7 et des RAO différents, de sorte que la
probabilité de réparation n'est que de 50 % Par exem-
ple, lorsqu'on utilise un ensemble à redondance de rangées pour chacun des blocs de réseaux minimums, il est impossible de réparer deux paires de lignes de mots adjacentes lorsqu'une panne se produit entre deux paires de lignes de mots adjacentes divisées par un
DBS Cela réduit donc à 50 % la probabilité de répara-
tion ainsi que le rendement des puces Si l'on utilise au moins deux ensembles à redondance de rangées pour
chacun des blocs de réseaux minimums de manière à ré-
soudre le problème ci-dessus, on augmente considéra-
blement les surfaces de la puce occupées par les cel-
lules redondantes, et par conséquent la taille de la puce. La présente invention a pour but de créer un circuit à redondance de rangées permettant de rendre
maximum la probabilité de réparation de la puce.
Un autre but de la présente invention est de créer un circuit à redondance de rangées dans lequel
la probabilité de réparation de la puce soit considé-
rablement augmentée même lorsqu'on utilise un ensemble à redondance de rangées unique pour chacun des blocs
de réseaux minimums de la puce.
A cet effet, la présente invention concerne un dispositif à mémoire à semi-conducteurs muni d'un
circuit à redondance de rangées pour réparer une cel-
lule défectueuse d'un réseau de cellules à mémoire, circuit à redondance de rangées caractérisé en ce qu'il comprend: un sélecteur d'adresses destine a recevoir deux ou plusieurs paires de bits d'adresse désignant la cellule défectueuse, et à sélectionner l'un de ces deux ou plusieurs bits d'adresse; une boîte à fusibles destinée à recevoir le groupe de paires de bits d'adresse et à stocker l'information des autres bits d'adresse, sauf pour la
paire de bits sélectionnés dans le sélecteur d'adres-
ses; et au moins un décodeur à redondance destiné à décoder les signaux de sortie du sélecteur d'adres- ses et de la boîte à fusibles, de manière à rendre
maximum le rendement de la redondance de rangées.
Selon une autre caractéristique de l'inven-
tion, le sélecteur d'adresses prend trois paires de
bits d'adresse désignant la cellule de mémoire défec-
tueuse, pour effectuer la sélection, de manière à sé-
lectionner ainsi une paire de bits parmi les deux ou
plusieurs paires de bits.
Selon une autre caractéristique encore de
l'invention, le sélecteur d'adresses comprend un cer-
tain nombre de moyens de fusibles branchés chacun à un
bit d'adresse correspondant et à au moins une ou plu-
sieurs paires de fusibles.
Pour mieux comprendre l'invention et la ma-
nière de la mettre en oeuvre, on se référera mainte-
nant, à titre d'exemple, aux dessins ci-joints dans lesquels: la figure 1 est un schéma par blocs d'un circuit à redondance de rangées classique; la figure 2 est un schéma par blocs d'un
circuit à redondance de rangées selon la présente in-
vention; la figure 3 est un schéma par blocs d'un sélecteur d'adresses selon une forme de réalisation de la présente invention; la figure 4 est un schéma électrique d'une
boîte à fusibles et d'un décodeur à redondance de ran-
gées selon une forme de réalisation de la présente in-
vention; et
la figure 5 est un tableau destiné à re-
présenter le taux de réparation du circuit à redondan-
ce de rangées selon l'invention.
En se référant à la figure 2, le circuit à redondance de rangées selon l'invention comprend un sélecteur d'adresses 300, une boîte à fusibles 100 et des décodeurs à redondance 200 et 200 A Le sélecteur d'adresse 300 est destiné à recevoir deux ou plusieurs
bits d'adresse (trois bits dans le cas présent) dés-
ignant la cellule défectueuse, de manière à fournir sélectivement en sortie l'un des deux ou plusieurs bits d'adresse La boîte à fusibles 100 est destinée à stocker l'information des bits d'adresse restants, sauf le bit de sortie sélectionné par le sélecteur d'adresses 300 Les décodeurs à redondance 200 et 200 A
sont destinés à décoder les signaux de sortie du sé-
lecteur d'adresses 300 et de la boîte à fusibles.
La boîte à fusibles 100 reçoit les adresses
de rangées RAO à RA 7 Le sélecteur d'adresses 300 sé-
lectionne l'une des trois adresses de rangées d'entrée RAO à RA 2 Comme indiqué à la figure 2, toutes les
adresses RAO à RA 7 sont appliquées à la boîte à fusi-
bles 100, et de plus l'une des adresses RA 1 et RA 2 est
appliquée sélectivement à l'entrée des décodeurs à re-
dondance 200 et 200 A, en même temps que l'adresse RAO du DBS, ce qui permet ainsi d'augmenter la probabilité de réparation En effet, comme indiqué à la figure 5, deux lignes de mots adjacentes ont les cas de plus de deux bits différents pour chacune des huit lignes de mots, et les cas de plus de trois bits différents pour
chacune des seize lignes de mots.
Si les lignes de mots adjacentes ont un bit différent, dans le sélecteur d'adresse l'une des adresses RAO, RA 1 et RA 2 est appliquée sélectivement à l'entrée du décodeur à redondance de rangées 200 en
réponse à la présence du bit différent, et les adres-
ses de rangées, sauf pour le bit sélectionné dans le sélecteur d'adresses, sont appliquées à l'entrée de la
boîte à fusibles, ce qui permet ainsi d'effectuer l'o-
pération de réparation Si les lignes de mots adjacen-
tes ont deux bits différents, les bits différents sont
toujours RA 2 et RA 3 de sorte que l'adresse RA 2 est sé-
lectionnée à l'entrée des décodeurs à redondance de rangées 200 et 200 A, tandis que les autres adresses sont appliquées à l'entrée de la boîte à fusibles 100, ce qui permet ainsi d'effectuer la réparation Si
trois bits ou plus sont différents, la boîte à fusi-
bles 100 doit couvrir un trop grand nombre de cas pour effectuer l'opération de réparation Par suite, comme
indiqué à la figure 5, le circuit à redondance de ran-
gées selon l'invention permet d'obtenir une probabili-
té de réparation d'au moins 93 % (c'est à dire ( 15/16) x 100 %) même avec un ensemble à redondance unique pour
chacun des blocs de réseaux minimums.
Pendant le fonctionnement, on déclenche le
sélecteur d'adresses 300 en coupant le fusible de dé-
clenchement F (les noeuds A et B passant respective-
ment au niveau bas et au niveau haut), comme indiqué à la figure 3 Lorsqu'on détecte l'adresse défectueuse dans la puce en cours d'essai, on coupe quatre des
adresses du sélecteur d'adresses 300 parmi les adres-
ses RAO, RAO, RA 1, R Ai, RA 2, RA 2, et le fusible de dé-
clenchement F Par suite, l'une des adresses RAO, RA 1, RA 2 qui n'est pas coupée est appliquée au décodeur à redondance de rangées De plus, l'horloge de remise à l'état initial RESET détermine l'état des noeuds A et B.
En se référant à la figure 4 pour représen-
ter la boîte à fusibles et les décodeurs à redondance de rangées, la boîte à fusibles 100 coupe une paire de fusibles R Ai et R Ai qui constituent les adresses
sélectionnées dans le sélecteur d'adresses de la figu-
re 3 De plus, comme les autres fusibles sont coupés suivant l'adresse défectueuse, on stocke l'adresse de
rangée de la cellule défectueuse Les signaux de sor-
tie du sélecteur d'adresses 300 et de la boîte à fusi- bles 100 sont appliqués aux décodeurs à redondance de rangées 200 et 200 A Le noeud C est pré-chargé par la tension d'alimentation VCC grâce au signal d'horloge
de pré-charge O DPX Les décodeurs à redondance de ran-
gées 200 et 200 A font passer à la ligne de mots de re-
change SWL 1 ou SWL 2 le signal O X appliqué à l'entrée des pilotes de lignes de mots 211, 212, 211 ', 212 ', sous la commande des signaux de sortie RF Ai RF Ai du sélecteur d'adresses 300, de l'information de sortie de la boîte à fusibles 100, et du signal d'horloge de
déclenchement de décodeur à redondance de rangées O XE.
Par suite, on obtient facilement l'opération de redon-
dance de la puce.
Bien que le circuit des figures 3 et 4 cons-
titue une forme préférée de réalisation de la figure 2, ce circuit peut être réalisé de nombreuses autres manières Même si le sélecteur d'adresses est conçu
pour sélectionner deux bits, on peut augmenter cons-
idérablement le rendement de redondance comparative-
ment à l'art antérieur de la figure 1 Cependant, on
remarquera que le rendement maximum est obtenu en sé-
l ectionnant trois bits.
Comme indiqué ci-dessus, le circuit selon
l'invention permet d'obtenir une probabilité de répa-
ration d'au moins 93 % pour une panne de rangée ou de ligne de mots, même avec un ensemble de redondance unique pour chacun des blocs de réseaux minimums, ce
qui permet ainsi d'éviter une augmentation de la tail-
le de la puce et une réduction du rendement.
Bien que l'invention ait été plus particu-
Fièrement représentée et décrite ci-dessus en se réfé-
rant à une forme préférée de réalisation de celle-ci, il apparaîtra à l'évidence aux spécialistes de la question que de nombreuses modifications de formes et de détails peuvent être apportées sans sortir du cadre
de l'invention.
Claims (1)
1 f) Dispositif à mémoire à semi-conducteurs muni d'un circuit à redondance de rangées pour réparer
une cellule défectueuse d'un réseau de cellules à mé-
moire, circuit à redondance de rangées caractérisé en ce qu'il comprend: un sélecteur d'adresses ( 300) destiné à recevoir deux ou plusieurs paires de bits d'adresse désignant la cellule défectueuse, et à sélectionner l'un de ces deux ou plusieurs bits d'adresse;
une boîte à fusibles ( 100) destinée à re-
cevoir le groupe de paires de bits d'adresse et à stocker l'information des autres bits d'adresse, sauf pour la paire de bits sélectionnée dans le sélecteur d'adresses; et au moins un décodeur à redondance ( 200) destiné à décoder les signaux de sortie du sélecteur d'adresses ( 300) et de la boîte à fusibles ( 100), de manière à rendre maximum le rendement de redondance de
rangées.
) Dispositif de mémoire à semi-conducteurs
selon la revendication 1, caractérisé en ce que le sé-
lecteur d'adresses ( 300) prend trois paires de bits d'adresse désignant la cellule de mémoire défectueuse, pour effectuer la sélection, de manière à sélectionner ainsi une paire de bits parmi les deux ou plusieurs
paires de bits.
) Dispositif de mémoire à semi-conducteurs selon la revendication 1, caractérisé en ce que le sélecteur d'adresses ( 300) comprend un certain nombre
de moyens de fusibles branchés chacun à un bit d'a-
dresse correspondant et à au moins une ou plusieurs
paires de fusibles.
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| US4720817A (en) * | 1985-02-26 | 1988-01-19 | Texas Instruments Incorporated | Fuse selection of predecoder output |
Also Published As
| Publication number | Publication date |
|---|---|
| US5337277A (en) | 1994-08-09 |
| GB9222904D0 (en) | 1992-12-16 |
| GB2265031A (en) | 1993-09-15 |
| KR940007241B1 (ko) | 1994-08-10 |
| IT1255932B (it) | 1995-11-17 |
| GB2265031B (en) | 1995-08-30 |
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| CN1032282C (zh) | 1996-07-10 |
| ITMI922473A0 (it) | 1992-10-28 |
| JPH05282893A (ja) | 1993-10-29 |
| KR930020475A (ko) | 1993-10-19 |
| DE4234155C2 (de) | 1995-04-13 |
| ITMI922473A1 (it) | 1994-04-28 |
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