JP2558787B2 - 記憶装置 - Google Patents
記憶装置Info
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- JP2558787B2 JP2558787B2 JP63032259A JP3225988A JP2558787B2 JP 2558787 B2 JP2558787 B2 JP 2558787B2 JP 63032259 A JP63032259 A JP 63032259A JP 3225988 A JP3225988 A JP 3225988A JP 2558787 B2 JP2558787 B2 JP 2558787B2
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- memory cell
- cell selection
- bit
- spare
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は集積化されたメモリーにかかわり、特に通常
のメモリーセルと予備のメモリーセルとを置きかえる冗
長回路に関するものである。
のメモリーセルと予備のメモリーセルとを置きかえる冗
長回路に関するものである。
従来の技術 近年、半導体集積回路、とりわけ、ダイナミックラン
ダムアクセスメモリを始めとするメモリの分野では高集
積化が進展し、配線幅，配線間隔など各パターンの形状
が極めて微細化している。その結果、製造工程における
これまで問題とならなかったような微細なパターンくず
れ等により製品が不良となる。その一方でチップ面積は
ますます拡大していく傾向にあるため、製造歩留を向上
させることが困難となってきている。メモリーでは大部
分のパターン欠陥はチップのほとんどの面積を占めるメ
モリーセルアレイの部分で発生しているため、予備のメ
モリーセルを配置し、前工程終了後のウェーハ検査後不
良のメモリーセルと置きかえるという冗長回路技術が導
入されるようになってきた。予備のメモリーセルを増す
と救済できる製品数が増大し製造歩留が向上するが、そ
の一方でチップ面積が大きくなってしまう。
ダムアクセスメモリを始めとするメモリの分野では高集
積化が進展し、配線幅，配線間隔など各パターンの形状
が極めて微細化している。その結果、製造工程における
これまで問題とならなかったような微細なパターンくず
れ等により製品が不良となる。その一方でチップ面積は
ますます拡大していく傾向にあるため、製造歩留を向上
させることが困難となってきている。メモリーでは大部
分のパターン欠陥はチップのほとんどの面積を占めるメ
モリーセルアレイの部分で発生しているため、予備のメ
モリーセルを配置し、前工程終了後のウェーハ検査後不
良のメモリーセルと置きかえるという冗長回路技術が導
入されるようになってきた。予備のメモリーセルを増す
と救済できる製品数が増大し製造歩留が向上するが、そ
の一方でチップ面積が大きくなってしまう。
以下に従来の記憶装置について説明する。
第８図は従来の記憶装置のブロック図であり、第８図
において、１は正規のメモリーセルアレイ、２は予備の
メモリーセルアレイ、11〜18はメモリーセルを選択する
行線（メモリーセル選択線）、21,22は予備の行線、３
は行選択器、４は行線駆動回路、５は予備の行線を駆動
する予備行線駆動回路、6,7は不良の行線のアドレスを
記憶する不良アドレス記憶回路、φW,φWS,φR1,φR2は
各ノード、A0,A1,A2はアドレス入力である。
において、１は正規のメモリーセルアレイ、２は予備の
メモリーセルアレイ、11〜18はメモリーセルを選択する
行線（メモリーセル選択線）、21,22は予備の行線、３
は行選択器、４は行線駆動回路、５は予備の行線を駆動
する予備行線駆動回路、6,7は不良の行線のアドレスを
記憶する不良アドレス記憶回路、φW,φWS,φR1,φR2は
各ノード、A0,A1,A2はアドレス入力である。
第９図はアドレス入力A0〜A2と行選択器３で選択され
る行線11〜18との関係を示す論理値図、第10図は第８図
における不良アドレス記憶回路６の回路図である。第10
図において600および611〜616はトランジスタ、601〜60
6は不良アドレス記憶用ヒューズ、φＲはクロック、VCC
は正電位の電源である。従来の記憶装置についてその動
作を説明する。
る行線11〜18との関係を示す論理値図、第10図は第８図
における不良アドレス記憶回路６の回路図である。第10
図において600および611〜616はトランジスタ、601〜60
6は不良アドレス記憶用ヒューズ、φＲはクロック、VCC
は正電位の電源である。従来の記憶装置についてその動
作を説明する。
まず、予備のメモリーセルアレイを使用しないとき
は、第８図において、アドレスA0,A1,A2が入力される
と、第９図の論理値図に従い、行選択器３が選択すべき
行線を決定する。次に、ノードφWSがハイレベルとなり
行線駆動回路４が動作し、ノードφＷをハイレベルにす
る。その結果、行選択器３で選ばれた行線がハイレベル
になり、正規のメモリーセルアレイ上のメモリーセルが
選択される。
は、第８図において、アドレスA0,A1,A2が入力される
と、第９図の論理値図に従い、行選択器３が選択すべき
行線を決定する。次に、ノードφWSがハイレベルとなり
行線駆動回路４が動作し、ノードφＷをハイレベルにす
る。その結果、行選択器３で選ばれた行線がハイレベル
になり、正規のメモリーセルアレイ上のメモリーセルが
選択される。
次に正規のメモリーセルアレイの一部を予備のメモリ
ーセルアレイの一部と置きかえる方法について説明す
る。今、行線12に接続されたメモリーセルに不良があ
り、行線12と予備の行線21とを置きかえる場合を考え
る。このとき、第10図のヒューズ601,604,606の３本を
切断するとトランジスタ611,614,616及びアドレス入力A
0,▲▼，▲▼が切り離される。その結果行線12
を選択すべく外部よりA0＝１（ハイレベル）,A1＝０
（ローレベル）,A2＝０を入力すると、第11図に示すよ
うに▲▼＝0,A1＝0,A2＝０となり、φR1＝１とな
る。（トランジスタ600はノードφR1のプリチャージト
ランジスタであり、冗長回路動作時はクロックφＲはロ
ーレベルとなっている。）ノードφR1がハイレベルにな
ると、第８図において予備行線駆動回路５が動作し、予
備の行線21が選択される。一方、ノードφR1がハイレベ
ルであるため、ノードφWSがローレベルとなり、行線駆
動回路４は動作しない。又、行線12以外を選択する時は
第10図に示すようにノードφR1は常に０が出力されるた
め正規のメモリーセルアレイのみが選択される。
ーセルアレイの一部と置きかえる方法について説明す
る。今、行線12に接続されたメモリーセルに不良があ
り、行線12と予備の行線21とを置きかえる場合を考え
る。このとき、第10図のヒューズ601,604,606の３本を
切断するとトランジスタ611,614,616及びアドレス入力A
0,▲▼，▲▼が切り離される。その結果行線12
を選択すべく外部よりA0＝１（ハイレベル）,A1＝０
（ローレベル）,A2＝０を入力すると、第11図に示すよ
うに▲▼＝0,A1＝0,A2＝０となり、φR1＝１とな
る。（トランジスタ600はノードφR1のプリチャージト
ランジスタであり、冗長回路動作時はクロックφＲはロ
ーレベルとなっている。）ノードφR1がハイレベルにな
ると、第８図において予備行線駆動回路５が動作し、予
備の行線21が選択される。一方、ノードφR1がハイレベ
ルであるため、ノードφWSがローレベルとなり、行線駆
動回路４は動作しない。又、行線12以外を選択する時は
第10図に示すようにノードφR1は常に０が出力されるた
め正規のメモリーセルアレイのみが選択される。
発明が解決しようとする課題 従来の記憶装置の構成では予備の行線を複数にした
時、第10図のような不良アドレス記憶回路がその本数だ
け必要であり、かなりの面積を占有してしまうという問
題を有していた。すなわち、601〜606のヒューズをレー
ザー光等を用いて切断する場合、ヒューズの間隔を小さ
くすることにも限度があり、切断後の信頼性確保のた
め、ヒューズの周囲にガードリングが必要であり、ま
た、アドレス信号など配線領域もかなりの面積を占有し
ていた。よって、製品が大規模化し、アドレスの信号線
数が増えるに従い不良アドレス記憶回路の面積が増大す
るため、予備の行または列のメモリーセル選択線を増大
させることが困難となっていた。
時、第10図のような不良アドレス記憶回路がその本数だ
け必要であり、かなりの面積を占有してしまうという問
題を有していた。すなわち、601〜606のヒューズをレー
ザー光等を用いて切断する場合、ヒューズの間隔を小さ
くすることにも限度があり、切断後の信頼性確保のた
め、ヒューズの周囲にガードリングが必要であり、ま
た、アドレス信号など配線領域もかなりの面積を占有し
ていた。よって、製品が大規模化し、アドレスの信号線
数が増えるに従い不良アドレス記憶回路の面積が増大す
るため、予備の行または列のメモリーセル選択線を増大
させることが困難となっていた。
一方、製品が高集積化され、行及び列のメモリーセル
選択線の配線間隔がせばまるにつれて、メモリーセル選
択線が隣りのメモリーセル選択線と短絡してしまうとい
う不良が増大する傾向にあり、これら不良のメモリーセ
ル選択線を予備のメモリーセル選択線に効率よく置きか
えることが重要な課題となってきていた。
選択線の配線間隔がせばまるにつれて、メモリーセル選
択線が隣りのメモリーセル選択線と短絡してしまうとい
う不良が増大する傾向にあり、これら不良のメモリーセ
ル選択線を予備のメモリーセル選択線に効率よく置きか
えることが重要な課題となってきていた。
本発明の目的は上記従来の問題点を解決するもので、
隣り合う２本の行または列のメモリーセル選択線に不良
が発生した時に、小面積の不良アドレス記憶回路を用い
て予備のメモリーセル選択線と置きかえることのできる
記憶装置を提供することにある。
隣り合う２本の行または列のメモリーセル選択線に不良
が発生した時に、小面積の不良アドレス記憶回路を用い
て予備のメモリーセル選択線と置きかえることのできる
記憶装置を提供することにある。
課題を解決するための手段 この目的を達成するために、本発明の記憶装置はメモ
リーセルアレイ上の行または列の方向に配置され、２進
アドレス入力により選択され、任意の隣り合う２本につ
いて、その２進アドレスが、各ビットのうちいずれか１
ビットのみ相違するという関係が成立するよう並べられ
た複数のメモリーセル選択線と、隣り合う２本のメモリ
ーセル選択線を一対の予備のメモリーセル選択線で置き
換える際、前記２本のメモリーセル選択線の２進アドレ
スの各ビットのうち、相違する１ビットを除いて、各ビ
ットの値を記憶し、２進アドレス入力が、前記相違する
１ビットを除いて、記憶された値と一致するかどうかを
検出するアドレス記憶手段と、前記検出結果が不一致の
とき活性化され、前記複数のメモリーセル選択線のうち
の１本を選択するメモリーセル選択線選択手段と、前記
検出結果が一致のとき活性化され、前記２進アドレス入
力の前記相違する１ビットの値が０か１かによって、前
記一対の予備のメモリーセル選択線のうち、いずれか一
方を選択する予備メモリーセル選択線選択手段とを備え
ている。
リーセルアレイ上の行または列の方向に配置され、２進
アドレス入力により選択され、任意の隣り合う２本につ
いて、その２進アドレスが、各ビットのうちいずれか１
ビットのみ相違するという関係が成立するよう並べられ
た複数のメモリーセル選択線と、隣り合う２本のメモリ
ーセル選択線を一対の予備のメモリーセル選択線で置き
換える際、前記２本のメモリーセル選択線の２進アドレ
スの各ビットのうち、相違する１ビットを除いて、各ビ
ットの値を記憶し、２進アドレス入力が、前記相違する
１ビットを除いて、記憶された値と一致するかどうかを
検出するアドレス記憶手段と、前記検出結果が不一致の
とき活性化され、前記複数のメモリーセル選択線のうち
の１本を選択するメモリーセル選択線選択手段と、前記
検出結果が一致のとき活性化され、前記２進アドレス入
力の前記相違する１ビットの値が０か１かによって、前
記一対の予備のメモリーセル選択線のうち、いずれか一
方を選択する予備メモリーセル選択線選択手段とを備え
ている。
作用 この構成により、任意の隣り合う２本のメモリーセル
選択線と一対の予備のメモリーセル選択線とが一括して
置きかえられるため、隣り合う２本のメモリーセル選択
線が短絡したような不良を救済する時、不良アドレスを
記憶するヒューズは一組のみで構成できる。よって不良
アドレス記憶回路が占める面積が小さくなり、予備のメ
モリーセル選択線を増加させても装置の面積を小さく抑
えることができる。
選択線と一対の予備のメモリーセル選択線とが一括して
置きかえられるため、隣り合う２本のメモリーセル選択
線が短絡したような不良を救済する時、不良アドレスを
記憶するヒューズは一組のみで構成できる。よって不良
アドレス記憶回路が占める面積が小さくなり、予備のメ
モリーセル選択線を増加させても装置の面積を小さく抑
えることができる。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における記憶装置のブロッ
ク図であり、第７図において１は正規のメモリーセルア
レイ、２は予備のメモリーセルアレイ、11〜18はメモリ
ーセルを選択する行線（メモリーセル選択線）、21,22
は予備の行線、３は行線を選択する行選択器、４は行線
を駆動する行線駆動回路、５は予備の行線を駆動する予
備行線駆動回路、６は不良の行線のアドレスを記憶する
不良アドレス記憶回路、８はアドレス入力に従い予備行
線21,22のいずれか一方を選択する予備行線選択器、
φW,φWS,φR1,φWRは各ノード、A0,A1,A2はアドレス入
力である。
ク図であり、第７図において１は正規のメモリーセルア
レイ、２は予備のメモリーセルアレイ、11〜18はメモリ
ーセルを選択する行線（メモリーセル選択線）、21,22
は予備の行線、３は行線を選択する行選択器、４は行線
を駆動する行線駆動回路、５は予備の行線を駆動する予
備行線駆動回路、６は不良の行線のアドレスを記憶する
不良アドレス記憶回路、８はアドレス入力に従い予備行
線21,22のいずれか一方を選択する予備行線選択器、
φW,φWS,φR1,φWRは各ノード、A0,A1,A2はアドレス入
力である。
第２図は第１図中の行選択器３の内部構成を示す回路
図である。第２図において、301〜308,311〜318,321〜3
28はアドレス入力と選択される行線との関係を決定する
トランジスタ、331〜338,341〜348は行線駆動回路の出
力φＷを行線へ転送するトランジスタ、351〜358は行選
択器を予備充電するトランジスタ、A0,▲▼,A1,▲
▼,A2,▲▼はアドレス入力、φＰはクロック、
VCCは正電位の電源である。
図である。第２図において、301〜308,311〜318,321〜3
28はアドレス入力と選択される行線との関係を決定する
トランジスタ、331〜338,341〜348は行線駆動回路の出
力φＷを行線へ転送するトランジスタ、351〜358は行選
択器を予備充電するトランジスタ、A0,▲▼,A1,▲
▼,A2,▲▼はアドレス入力、φＰはクロック、
VCCは正電位の電源である。
第３図は第２図の行選択器３に入力されるアドレスの
値と選択される行線との関係を示した論理値図である。
第３図より、隣り合う行線はアドレス入力A0,A1,A2のい
ずれかひとつのみが違うような構成となっている。
値と選択される行線との関係を示した論理値図である。
第３図より、隣り合う行線はアドレス入力A0,A1,A2のい
ずれかひとつのみが違うような構成となっている。
第５図は前記予備行線選択器８の内部構成を示した回
路図であり、第６図は予備行線選択器８に入力されるア
ドレスA0,A1,A2とノードAEXORとの関係を示した論理値
図である。第６図より、いずれかひとつのアドレスの値
を変化させると各アドレスの排他的論理和出力であるA
EXORの値も変化することがわかる。よってφWRが１（ハ
イレベル）の時、いずれかのアドレスがひとつのみ変化
することにより、選択される予備行線も変化する。
路図であり、第６図は予備行線選択器８に入力されるア
ドレスA0,A1,A2とノードAEXORとの関係を示した論理値
図である。第６図より、いずれかひとつのアドレスの値
を変化させると各アドレスの排他的論理和出力であるA
EXORの値も変化することがわかる。よってφWRが１（ハ
イレベル）の時、いずれかのアドレスがひとつのみ変化
することにより、選択される予備行線も変化する。
以上のように構成された記憶装置において、行線12,1
3に短絡などの不良が発生した場合の救済の仕方につい
て具体的に説明する。まず、第10図の従来例と同じ構成
である不良アドレス記憶回路において、ヒューズ601,60
3,604,606を切断する。これにより、第３図に示すよう
に、行線12または13を選択すべくA0＝1,A2＝0,A1＝０又
はA0＝1,A2＝0,A1＝１を入力した時、不良アドレス記憶
回路６の出力φR1はハイレベルとなるため、行線駆動回
路４が不活性となると同時に、予備行線駆動回路５が活
性化し、φWRがハイレベルとなる。次に、予備行線選択
器８が活性化し、A0＝1,A2＝0,A1＝０の時は予備行線21
が、A0＝1,A2＝0,A1＝１の時は予備行線22が選択され
る。よって行線12が予備行線21と、行線13が予備行線22
と置きかえられたことになる。
3に短絡などの不良が発生した場合の救済の仕方につい
て具体的に説明する。まず、第10図の従来例と同じ構成
である不良アドレス記憶回路において、ヒューズ601,60
3,604,606を切断する。これにより、第３図に示すよう
に、行線12または13を選択すべくA0＝1,A2＝0,A1＝０又
はA0＝1,A2＝0,A1＝１を入力した時、不良アドレス記憶
回路６の出力φR1はハイレベルとなるため、行線駆動回
路４が不活性となると同時に、予備行線駆動回路５が活
性化し、φWRがハイレベルとなる。次に、予備行線選択
器８が活性化し、A0＝1,A2＝0,A1＝０の時は予備行線21
が、A0＝1,A2＝0,A1＝１の時は予備行線22が選択され
る。よって行線12が予備行線21と、行線13が予備行線22
と置きかえられたことになる。
以上のように本実施例によれば、任意の隣り合う２本
の行線に不良が発生した場合、その２本の行線の共通す
るアドレスを記憶するヒューズを備えたひとつの不良ア
ドレス記憶回路で一対の予備の行線と置きかえることが
できるため、従来例に比し、不良アドレス記憶回路の面
積が1/2に抑えられる。
の行線に不良が発生した場合、その２本の行線の共通す
るアドレスを記憶するヒューズを備えたひとつの不良ア
ドレス記憶回路で一対の予備の行線と置きかえることが
できるため、従来例に比し、不良アドレス記憶回路の面
積が1/2に抑えられる。
第７図は、前記予備行線選択器８の異なる内部構成例
を示した回路図である。
を示した回路図である。
第７図において、800は予備充電用トランジスタ、801
〜803はヒューズ、811〜813は各ヒューズの電位を接地
するトランジスタである。
〜803はヒューズ、811〜813は各ヒューズの電位を接地
するトランジスタである。
第７図示の予備行線選択器８は、ヒューズを切断する
ことにより、アドレス入力のうち１本を選択し、選択し
たアドレスの値により、予備行線のいずれかを選択する
働きを有している。第１の例と同様に、行線12,13と予
備行線21,22とを置きかえる場合の動作について説明す
る。まず、第10図の不良アドレス記憶回路において第１
の例と同様ヒューズ611,613,614,616を切断し、行線12,
13に共通するアドレスを記憶する。これにより、行線12
または13を選択すべく、第４図のように、アドレスを入
力（A2＝0,A0＝１）すると、φR1が１（ハイレベル）と
なり、第７図に示した予備線選択器８が動作する。ここ
で、アドレスA1の値により予備行線21と22を切りかえる
必要があるため、あらかじめヒューズ801および803を切
断しておくことにより、行線12は予備行線21と、行線13
は予備行線22と置きかえることができる。
ことにより、アドレス入力のうち１本を選択し、選択し
たアドレスの値により、予備行線のいずれかを選択する
働きを有している。第１の例と同様に、行線12,13と予
備行線21,22とを置きかえる場合の動作について説明す
る。まず、第10図の不良アドレス記憶回路において第１
の例と同様ヒューズ611,613,614,616を切断し、行線12,
13に共通するアドレスを記憶する。これにより、行線12
または13を選択すべく、第４図のように、アドレスを入
力（A2＝0,A0＝１）すると、φR1が１（ハイレベル）と
なり、第７図に示した予備線選択器８が動作する。ここ
で、アドレスA1の値により予備行線21と22を切りかえる
必要があるため、あらかじめヒューズ801および803を切
断しておくことにより、行線12は予備行線21と、行線13
は予備行線22と置きかえることができる。
以上のように、本実施例によれば、任意の隣り合う２
本の行線と一対の予備の行線とを置きかえる場合、不良
アドレス記憶用ヒューズは従来例の3/4の本数に減少さ
せることができるため、製品の占有面積を小さく抑える
ことができる。また、第７図示の実施例は第５図で示し
た予備行線選択器の例に比し、排他的論理和回路がない
ため、より高速に動作する。
本の行線と一対の予備の行線とを置きかえる場合、不良
アドレス記憶用ヒューズは従来例の3/4の本数に減少さ
せることができるため、製品の占有面積を小さく抑える
ことができる。また、第７図示の実施例は第５図で示し
た予備行線選択器の例に比し、排他的論理和回路がない
ため、より高速に動作する。
なお、本実施例では隣り合う行線を一対の予備の行線
に置きかえたが、本発明を列線に適用し、隣り合う列線
を一対の予備の列線に置きかえてもよいことは言うまで
もない。
に置きかえたが、本発明を列線に適用し、隣り合う列線
を一対の予備の列線に置きかえてもよいことは言うまで
もない。
発明の効果 以上のように本発明によれば、メモリーセル選択線の
任意の隣り合う一対と予備の一対のメモリーセル選択線
とを一括して置きかえるようにしたため、不良アドレス
記憶回路は隣り合う２本のメモリーセル選択線の共通す
るアドレスのみを記憶すればよく、予備のメモリーセル
選択線を増大させても冗長回路が小面積で構成されるす
ぐれた記憶装置を提供するものである。
任意の隣り合う一対と予備の一対のメモリーセル選択線
とを一括して置きかえるようにしたため、不良アドレス
記憶回路は隣り合う２本のメモリーセル選択線の共通す
るアドレスのみを記憶すればよく、予備のメモリーセル
選択線を増大させても冗長回路が小面積で構成されるす
ぐれた記憶装置を提供するものである。
第１図は本発明の実施例記憶装置のブロック図、第２図
は本発明の一実施例における行選択器の内部構成回路
図、第３図は前記行選択器におけるアドレス入力と出力
の関係を示した論理値図、第５図，第６図は本発明の一
実施例における予備行選択器の内部構成を示す回路図及
び論理値図、第７図は第６図とは異なる本発明の予備行
選択器の内部構成回路図、第８図は従来の記憶装置のブ
ロック図、第９図は従来の行選択器におけるアドレス入
力と出力との関係を示す論理値図、第10図は不良アドレ
ス記憶回路の回路図、第４図及び第11図は前記不良アド
レス記憶回路におけるアドレス入力と出力との関係を示
した論理値図である。 １……正規のメモリーセルアレイ、２……予備のメモリ
ーセルアレイ、３……行選択器、４……行線駆動回路、
５……予備行線駆動回路、6,7……不良アドレス記憶回
路、８……予備行線選択器、11〜18……行線、21,22…
…予備の行線、A0,A1,A2……アドレス入力、▲▼，
▲▼，▲▼……前記アドレス入力の各反転信
号、φW,φWS,φR1,φR2,φWR,φR3……ノード、φP,φ
Ｒ……クロック、VCC……正電位の電源、601〜606,801
〜803……ヒューズ、301〜308,311〜318,321〜328,331
〜338,341〜348,351〜358,600,611〜616,800,811〜813
……トランジスタ。
は本発明の一実施例における行選択器の内部構成回路
図、第３図は前記行選択器におけるアドレス入力と出力
の関係を示した論理値図、第５図，第６図は本発明の一
実施例における予備行選択器の内部構成を示す回路図及
び論理値図、第７図は第６図とは異なる本発明の予備行
選択器の内部構成回路図、第８図は従来の記憶装置のブ
ロック図、第９図は従来の行選択器におけるアドレス入
力と出力との関係を示す論理値図、第10図は不良アドレ
ス記憶回路の回路図、第４図及び第11図は前記不良アド
レス記憶回路におけるアドレス入力と出力との関係を示
した論理値図である。 １……正規のメモリーセルアレイ、２……予備のメモリ
ーセルアレイ、３……行選択器、４……行線駆動回路、
５……予備行線駆動回路、6,7……不良アドレス記憶回
路、８……予備行線選択器、11〜18……行線、21,22…
…予備の行線、A0,A1,A2……アドレス入力、▲▼，
▲▼，▲▼……前記アドレス入力の各反転信
号、φW,φWS,φR1,φR2,φWR,φR3……ノード、φP,φ
Ｒ……クロック、VCC……正電位の電源、601〜606,801
〜803……ヒューズ、301〜308,311〜318,321〜328,331
〜338,341〜348,351〜358,600,611〜616,800,811〜813
……トランジスタ。
Claims (3)
- 【請求項１】メモリーセルアレイの行または列の方向に
配置され、２進アドレス入力により選択され、任意の隣
り合う２本について、その２進アドレスが、各ビットの
うちいずれか１ビットのみ相違するという関係が成立す
るよう並べられた複数のメモリーセル選択線と、複数の
予備のメモリーセルと、前記予備のメモリーセルに接続
された少なくとも一対の予備のメモリーセル選択線と、
隣り合う２本のメモリーセル選択線を一対の予備のメモ
リーセル選択線で置き換える際に、前記２本のメモリー
セル選択線の２進アドレスの各ビットのうち、相違する
１ビットを除いて、各ビットの値を記憶し、２進アドレ
ス入力が、前記相違する１ビットを除いて、記憶された
値と一致するかどうかを検出するアドレス記憶手段と、
前記検出結果が不一致のとき活性化され、前記複数のメ
モリーセル選択線のうちの１本を選択するメモリーセル
選択線選択手段と、前記検出結果が一致のとき活性化さ
れ、前記２進アドレス入力の前記相違する１ビットの値
が０か１かによって、前記一対の予備のメモリーセル選
択線のうち、いずれか一方を選択する予備メモリーセル
選択線選択手段とを有した記憶装置。 - 【請求項２】前記予備メモリーセル選択線選択手段が、
２進アドレス入力の各ビットの排他的論理和の値を算出
する回路を備え、この算出結果に応じて前記一対の予備
のメモリーセル選択線のいずれか一方が指定されること
を特徴とする特許請求の範囲第１項に記載の記憶装置。 - 【請求項３】前記予備メモリーセル選択線選択手段が、
２進アドレス各ビットに対応したヒューズを選択的に切
断することにより、前記相違する１ビットのみに応答さ
せる手段を備え、前記相違する１ビットが０か１かによ
って、他のビットと無関係に、前記一対の予備のメモリ
ーセル選択線のいずれか一方を指定することを特徴とす
る特許請求の範囲第１項に記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032259A JP2558787B2 (ja) | 1988-02-15 | 1988-02-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032259A JP2558787B2 (ja) | 1988-02-15 | 1988-02-15 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208798A JPH01208798A (ja) | 1989-08-22 |
| JP2558787B2 true JP2558787B2 (ja) | 1996-11-27 |
Family
ID=12354013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63032259A Expired - Fee Related JP2558787B2 (ja) | 1988-02-15 | 1988-02-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558787B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7460420B2 (en) | 2005-10-28 | 2008-12-02 | International Business Machines Corporation | Semiconductor storage device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540201B2 (ja) * | 1989-02-10 | 1996-10-02 | 富士通株式会社 | 半導体記憶装置 |
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| KR940008211B1 (ko) * | 1991-08-21 | 1994-09-08 | 삼성전자 주식회사 | 반도체메모리장치의 리던던트 셀 어레이 배열방법 |
| KR940007241B1 (ko) * | 1992-03-09 | 1994-08-10 | 삼성전자 주식회사 | 반도체 메모리 장치의 로우 리던던시장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494220A (en) * | 1982-11-24 | 1985-01-15 | At&T Bell Laboratories | Folded bit line memory with one decoder per pair of spare rows |
-
1988
- 1988-02-15 JP JP63032259A patent/JP2558787B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7460420B2 (en) | 2005-10-28 | 2008-12-02 | International Business Machines Corporation | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01208798A (ja) | 1989-08-22 |
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Legal Events
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|---|---|---|---|
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