CN1032282C - 半导体存储器的行冗余电路 - Google Patents

Abstract

一种行冗余电路，用以修复半导体存储器存储单元阵列中有缺陷的存储单元，它包括：地址选择器300，它接收两个或两个以上表示有缺陷的存储单元的地址二进制位，有选择地输出其中一个地址二进制位；熔丝盒100，用以存储除地址选择器输出的被选择的二进制位外的地址二进制位；和至少一个冗余解码器200、200A，用于对地址选择器和熔丝盒的输出信号解码，从而使冗余效率最高。

Description

半导体存储器的行冗余电路

本发明涉及半导体存储器，更具体地说，涉及一种行冗余电路，用以将正常存储单元阵列的一行中出现的有缺陷的存储单元用备用的存储单元来代替。

通常，半导体存储器总是配备有行冗余电路，借助于对表示正常存储单元阵列中有缺陷的存储单元的行地址进行解码，从而用备用的存储单元代替该有缺陷的存储单元。备用或冗余存储单元阵列由许多备用或冗余存储单元所组成，该阵列本身连同着一些解码器一起毗邻正常的存储单元阵列而配置，该解码器则用以对存储单元的行地址进行解码，并用以选择冗余存储单元。

各个最小阵列组连同相应的各读出放大器通常是配备有各自的备用存储单元阵列的。单芯片中的最小阵列组的数目必然要随着芯片的复杂程度的增加而增加，这样可以防止工作电流因阵列活性(the activa-tion of the array)的下降而下降。大部分字线的故障通常是所谓交扰故障(例如两毗邻的字线之间的桥接)引起的。为了处理这种交扰故障，行冗余电路采用了由两个字线组成的一个行冗余组，这样就可以同时修复两个出故障的字线。该两个毗邻的字线是作为内部信号、用行地址的最低有效位(LSB)表示的。修复工作通常是通过将LSB以外的其它二进制位信息存入熔丝盒(fuse box)中而进行的。

图1示出了一般行冗余电路的方框图。行冗余解码器200和200A的输出信号分别接到备用字线WSL1和WSL2上。信号X加到行冗余解码器200和200A上。除了LSB RA0以外，行地址信号RA1-RA7都传送到熔丝盒100中。行地址信号RA0和RA 0作为LSB而去控制行冗余解码器200和200A，以便仅用表示有缺陷的存储单元的行地址二进制位中的RA1-RA7的信息使熔丝盒中的熔丝熔断。

因此，仅当两个毗邻的字线的RA1-RA7相同而RA0不同时才能进行修复，因而修复的概率仅为50％。举例说，当给各最小阵列组配备一个行冗余系时，不可能当被LSB所分隔开的两个毗邻字线之间发生故障时修复两个毗邻的字线对。这样，不仅降低了芯片的产量，而且使修复的概率降低50％。为解决上述问题，如果给各最小阵列组配备至少两个行冗余系，就大大增加芯片为各冗余存储单元所占据的部位，从而大大扩大了芯片的面积。

本发明的目的是提供一种能最大限度地提高芯片修复的概率性的行冗余电路。

本发明的另一个目的是提供一种即使在芯片中的各最小阵列组只配备单行的冗余系的情况下，也能大大提高芯片修复的可能性的行冗余电路。

根据本发明，用以修复半导体存储器中存储单元阵列的有缺陷存储单元的行冗余电路包括：一个地址选择器、一个熔丝盒和至少一个冗余解码器，该地址选择器用以接收两个或两个以上表示有缺陷的存储单元的地址二进制位，从而有选择地输出该两个或两个以上地址二进制位中的一个地址二进制位，该熔丝箱用以存储除地址选择器所选择的输出二进制位以外其余地址二进制位的信息，该冗余解码器器则用以对地址选择器和熔丝盒的输出信号进行解码，从而最大限度地提高行冗余效率。

为更好地理解本发明的内容并说明如何实现本发明，现在以举例的方式叙述各附图，这些附图中：

图1是传统的行冗余电路的方框图；

图2是本发明的行冗余电路的方框图；

图3是本发明一个实施例的地址选择器的方框图；

图4是本发明一个实施例的熔丝盒和行冗余解码器的原理电路图；

图5是表示本发明的行冗余电路的修复率的一览表。

参看图2，本发明的行冗余电路包括地址选择器300、熔丝盒100和冗余解码器200和200A。地址选择器300用以接收两个或多个表示有缺陷的存储单元的地址二进制位(在本情况下为三位)以便有选择地输出该两个或多个地址二进制位中的一个地址二进制位。熔丝盒100用以存储除在地址选择器300处选取的输出二进制位以外的其余地址二进制位的信息。冗余解码器200和200A用以对地址选择器300和熔丝盒的输出信号进行解码。

熔丝盒100接收行地址RA0-RA7。地址选择器300选择三个输入行地址RA0-RA7中的一个输入行地址。从图2中可以看到，所有地址RA0-RA7被加到熔丝盒100，而地址RA1和RA2中之一连同LSB的地址RA0一起被有选择地输入到冗余解码器200和200A中，从而提高修复概率。如图5中所示，两个毗邻字线的情况是：各八个字线的不同二进制位多于两个、各十六个字线的不同二进制位多于三个。

若毗邻各字线有一个不同的二进制位，则在地址选择器中，其地址RA0、RA1或RA2中之一就将根据该不同的二进制位而有选择地被输入到行冗余解码器200中，同时各行地址(除在地址选择器处所选择的之外)都被输入到熔丝盒中，从而执行修复工作。若毗邻的字线具有两个不同的二进制位，则该不同的二进制位总是RA2和RA3，因而选取地址RA2而将其输入到行冗余解码器200和200A中，并将其余的地址输入到熔丝盒100中，从而执行修复工作。若不同的二进制位有三个或三个以上，则熔丝盒100所涉及了太多种的情况以致不能进行修复工作。因此，如图5中所示，本发明的行冗余电路可使得即使在各最小阵列组只配备有一个冗余系的情况下，其修复概率至少也可达到93％(即(15/16)×100％)。

工作时，地址选择器300通过启动熔丝F的熔断而启动(节点A和B分别处于低电平和高电平)，如图3中所示。在芯片测试中检测出有缺陷的地址时，就切除地址选择器300诸地址RA0、RA 0、RA1、RA 1、RA2、RA 2中的四个地址和启动熔丝F。因此，RA0、RA1、RA2诸地址中没有被切除的某一个地址就加到行冗余解码器上。此外，复位时钟脉冲RESET确定节点A和B的状态。

参看图4，图中示出了熔丝盒和行冗余解码器，熔丝盒100切除一对熔丝RAi和RA i，这是在图3的地址选择器中所选取的地址。其余给定的熔丝则按照有缺陷的地址切除，同时将有缺陷的存储单元的行地址存储起来。地址选择器300和熔丝盒100的输出都加到行冗余解码器200和200A上。节点C借助于预充电时钟脉冲信号DPX而以源电压VCC预充电。行冗余解码器200和200A将输入到字线驱动器211、212、211′、212′的信号X传送到备用字线SWL1或SWL2上，该操作是在地址选择器300的输出RFAi和RFA i、熔丝盒100的输入信息、以及行冗余解码器启动时脉冲信号XE的共同控制下实现的。因此，使芯片易于实现冗余工作方式。

虽然图3和4的电路是图2的最佳实施例，但该最佳实施例是可以按各种形式实现的。虽然地址选择器可以选择两个二进制位，但与图1的现有技术相比，冗余效率却大大地提高了。但应该指出的是，最高效率是通过对三个二进制位的选择达到的。

如上所述，即使各最小阵列组只配备单个冗余系，本发明的电路对行或字线故障修复的概率至少也达到93％，从而避免芯片增大，产量降低。

尽管本发明是参照最佳实施例具体介绍和说明的，但熟悉本技术领域的人士都知道，在不脱离本发明的精神实质的前提下是可以在形式和细节上对上述内容进行种种修改的。

Claims (3)

1.一种具有用以修复存储单元阵列中有缺陷的存储单元的行冗余电路的半导体存储器，其特征在于，该行冗余电路包括：

一个地址选择器，用以接收两个或两个以上表示所述有缺陷的存储单元的地址二进制位对，并用以选择所述两个或两个以上地址二进制位中的一个地址二进制位；

一个熔丝盒，用以接收地址二进制位对组，并用以存储除在所述地址选择器处被选择的二进制位对以外的其余地址二进制位的信息；和

至少一个冗余解码器，用以对所述地址选择器和熔丝盒的输出信号进行解码，从而使行冗余效率为最高。

2.如权利要求1所述的半导体存储器，其特征在于，所述地址选择器取表示所述有缺陷的存储单元的三个地址二进制位对进行选择，从而从所述两个或两个以上二进制位对中选取一个二进制位对。

3.如权利要求1所述的半导体存储器，其特征在于，所述地址选择器包括多个各与相应的地址二进制位相连接的熔丝装置和至少一个或多个熔丝对。

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