KR100195274B1 - 리던던시 퓨즈 상자 및 그 배치 방법 - Google Patents

리던던시 퓨즈 상자 및 그 배치 방법 Download PDF

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Abstract

반도체 칩 크기에 영향을 미치지 않게할 뿐만아니라 어드레스라인의 로딩이 크게 감소될 수 있는 리던던시 퓨즈상자 및 그 배치방법이 개시된다. 상기 리던던시 퓨즈상자는, 하나의 트랜지스터와 하나의 퓨즈를 갖는 복수개의 퓨즈셀들을 포함하며 복수개의 어드레스 신호들에 응답하여 각각의 리던던시 인에이블 신호를 발생하는 복수개의 퓨즈상자들을 구비하고, 특히 상기 복수개의 퓨즈박스들은 동일 영역에 배치되고; 상기 복수개의 퓨즈박스들의 퓨즈셀들중 동일한 어드레스 신호가 인가되는 퓨즈셀들은 서로 이웃하여 교대로 배치되며; 상기 동일한 어드레스 신호가 인가되는 퓨즈셀들의 트랜지스터들이 게이트들에는 상기 동일한 어드레스 신호를 전달하는 주 어드레스 라인으로부터 갈라지는 부 어드레스 라인이 연결되는 것을 특징으로 한다.

Description

리던던시 퓨즈 상자 및 그 배치 방법
제1도는 종래 기술의 리던던시 퓨즈상자를 나타낸 회로도이다.
제2a도 내지 제2b도는 리던던시 퓨즈 상자에서 퓨즈가 컷팅되지 않았을 경우와 컷팅되었을 경우에 회로의 동작을 나타내는 타이밍도이다.
제3도 내지 제5도는 종래의 반도체 메모리내에서 퓨즈 상자의 배치를 나타낸 블록도이다.
제6도는 본 발명에 의해 칩내에서 퓨즈상자의 배치를 나타낸 블록도 이다.
제7조는 본 발명에 의해 다수개의 퓨즈상자가 같은 장소에 함께 레이아웃된 리던던시 퓨즈상자의 회로도이다.
본 발명은 반도체 메모리 집적회로에 관한 것으로, 특히 리던던시 퓨즈 사자 및 그 배치 방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 원가 상승의 문제점을 개선하기 위해 불량된 셀을 대체하는 리던던시 셀의 숫자가 증가하고 있다. 원가를 절감하기 위해서는 수율(yield)이 보장되어야 하며, 특히, 수율을 향상시키기 위해서는 리던던시 역할이 필수적이다.
통상의 경우 반도체 메모리 셀 어레이는 정류(Normal) 셀 어레이와 리던던시 셀 어레이로 구성되어지며 정규 셀에 결함이 생겼을 경우 리던던시 셀로 대체한다. 대체 방법은 결함 셀의 어드레스 정보를 받아 리던던시 퓨즈 상자의 출력으로 리던던시 셀의 워드라인을 인에이블시켜 리던던시 셀을 구동함으로써 결함 셀을 대체하게 된다. 결함 셀을 대체하기 위해서는 전기적 퓨즈를 겸비한 리던던시 퓨즈 상자로부터 결함셀의 어드레스 정보를 나타내도록 퓨즈를 절단하여 발생한 신호로 리던던시 셀을 구동하게 된다.
제1도는 종래 기술의 리던던시 퓨즈상자를 나타낸 회로도이다. 참조도면은 각각 별개인 2개의 퓨즈상자를 따로따로 나타낸 것이다. 여기서 리던던시 퓨즈상자라 하면, 어드레스들이 게이팅되는 NMOS들과 상기 NMOS에 연결된 퓨즈들(31,71), 각각의 퓨즈의 한쪽을 연결한 라인 및 이를 프라챠아지 시키기 위한 트랜지스터(33,73), 그리고 이를 버퍼링한 인버터들(35.75)을 한 개의 리던던시 퓨즈 상자라 칭한다.
도면에 나타낸 2개의 퓨즈상자는 어드레스 신호가 인가되는 트랜지스터와 퓨즈로 구성된 퓨즈 셀을 복수개 구비하였지만 서로 각각 분리되어 있으며, 동작도 별도로 이루어진다.
제2a도는 리던던시 퓨즈 상자에서 퓨즈가 컷팅되지 않았을 경우에 회로의 동작을 나타내는 타이밍도이다.
퓨즈가 컷팅 되지 않은 경우에 퓨즈 상자가 동작하는 모양은 다음과 같다. 먼저 퓨즈 상자가 활성화시 PDPX 신호가 하이(high)로 되어, A-노드를 PMOS트랜지스터(21)와 인버터(23)에 의해서 하이(high)로 래치시키고 있을 때, 어드레스 신호인 RAi가 하이(high)로 되면, 즉 상보적인 어드레스신호 RA0-RAOB, RA1-RA1B, …RAn-RAnB등에서 2개중의 1 신호는 하이(high)일 때, 나머지 1 신호는 로우(Low)가 되고, 이때 A 노드는 퓨즈와 연결된 NMOS 트랜지스터를 통하여, 하이(high)에서 로우(Low)로 되며, RED도 하이(high)에서 로우(Low)로 된다.
따라서, 로우(Low)인 RED 신호는 정상 경로를 온(ON)시키고, 리던던시 경로를 오프(OFF)시키는 역할을 한다. 그리고, 프리챠아지때는 RAi가 먼저 로우(Low)로 된 후 PDPX가 로우(Low)로 되어 PMOS트랜지스터(22)가 턴온되어 A노드와 RED 노드를 차례로 다시 하이(high) 상태로 만들어 놓는다.
제2b도는 리던던시 퓨즈 상자에서 퓨즈가 컷팅된 경우에 회로의 동작을 나타내는 타이밍도이다.
퓨즈의 컷팅은 페일(Fail)난 어드레스에 맞추어 퓨즈를 컷팅한다. 즉, RA0, RA1, RAn-1, RAn이 각각 하이(high)일 때 페일(Fail)이 났으면, 퓨즈는 그대로 둔다. 따라서, PDPX가 하이(high)로 되어, A노드를 PMOS트랜지스터(21)와 인버터(23)에 의해서 하이(high)로 래치 시키고 있을 때, 하이(high)가 된 어드레스신호 RAi중에서 RA0, RA1, RAn-1, RAn의 퓨즈는 컷팅이 되었기 때문에, 퓨즈 컷팅에 의해서 A노드는 하이(high)를 유지한다. 따라서, RED도 하이(high)를 유지한다. 이때, RA0B, RA1B, RAn-1B, RAnB는 당연히 모두 로우(Low)이다.
따라서, 하이(high)인 RED 신호는 정상 경로를 계속 오프(OFF)시키고, 리던던시 경로를 온(ON)시키는 역할을 한다. 그리고, 프리챠아지때는 RAi가 로우(Low)로 된 후, PDPX가 로우(Low)로 되어도 A노드와 RED는 하이(high) 상태를 계속 유지한다.
제3도 내지 제5도는 종래의 반도체 메모리내에서 퓨즈 상자의 배치를 나타낸 블록도이다. 참조도면은 아키텍쳐에 따른 종래기술의 퓨즈상자 배치 방법을 나타낸다. 따라서, 종래에 사용되던 퓨즈상자 배치예들을 설명하면 다음과 같다.
먼저, 제3도의 블록도의 좌측을 살펴보면, 로우 디코더에 인가되는 어드레스가 퓨즈에도 게이팅이 되며, 퓨즈상자는 로우 디코더사이, 그리고 비트라인과 센스앰프가 만나는 접합점에 배치되어 있으며, 퓨즈상자의 출력은 퓨즈 상자와 인접한 블록을 1, 2, 3, 또는 4개를 제어하게끔 동작한다. 즉, 퓨즈사자(132)의 출력은 인접한 4개의 블록(2,4,18,20)중 어느 블록에 페일(Fail)이 발생하더라도 사용할 수 있다. 참조도면은 좌우대칭형이므로 우측의 배치내용은 좌측과 동일하다.
하지만, 이와같은 방법은 퓨즈상자가 비트라인과 센스앰프의 접합내에 레이아웃된다는 전제하에서의 구도(Scheme) 가능하다는 단점이 있다.
제4도의 블록도는 상하대칭형이므로 상부의 배치내용은 하부과 동일하다. 따라서, 블록도의 상부를 살펴보면, 제3도와 마찬가지로 4개의 블록으로 구성된 4개의 어레이사이에 퓨즈상자1(156), 퓨즈상자2(158), 퓨즈상자3(160), 퓨즈상자4(162)가 칩의 폭 방향으로 배치되어 있다. 퓨즈의 출력은 주변회로부를 달려서, 리던던시 통지 신호(inform)를 인가하는 블록(70,76)으로 버싱이 가야한다. 이때, 이던던시 통지신호(inform)를 인가하는 블록이란 블록 리던던시 구도(scheme)를 나타낸 말이다. 블록 리던던시란 리던던시 통지 신호(Inform)를 한 블록에 모아두고, 다른 블록에서 페일(Fail)난 워드라인도 리던던시 워드라인이 있는 블록에서 워드라인을 인에이블시키는 방안이다. 즉, 제4도에서 보듯이 퓨즈상자의 숫자에 따라 칩의 위와 아래에서 만들어진 퓨즈상자의 출력이 칩의 중앙을 통과하여 블록 리던던시에 연결되고 이에따라 연결 라인의 수가 정해진다. 따라서, 4개의 어레이에 각각 8개씩의 리던던시 통지신호(Inform)가 필요하다면, 칩의 중심을 통과하는 라인은 위와 아래에서 각각 8라인이 만들어지므로 좌우 방향으로 최소한 16 라인이 있어야 한다. 이것은, 칩 크기에 큰 영향을 미칠 수 있다.
제5도의 블록도의 좌측 상부를 살펴보면, 제5도는 로우 디코더에 인가되는 어드레스 라인을 주변회로로 끌어내어 퓨즈상자(140,142)를 배치한 경우이다. 이 경우는 반복되는 로우 디코더의 레이아웃상 1블록내에서 주변회로로 뽑아낼 수 있는 어드레스의 라인의 수가 적기 때문에 1개 블록(36)내에는 퓨즈상자를 1개 정도(140)씩밖에 배치할 수 없다. 따라서, 제5도에서는 추가되는 퓨즈상자2(142)를 다른 블록들(34,38,40)중의 1개에 배치하여야 한다. 그리고, 제1도에서 보듯이 블록(36)에서 뽑아낸 어드레스 라인을 퓨즈상자2(142)가 있는 곳으로 보내던가, 퓨즈상자2(142)가 있는 블록에서 어드레스 라인을 다시 뽑아내야 하기 때문에, 어떤 방법을 쓰던지 제5도와 같은 배치는 어드레스 라인 로딩이 증가하고, 퓨즈 박스의 수가 많을수록 RED 라인이 블록을 따라 달려야 하는 단점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 극복하여 칩 크기에 영향을 미치지 않게할 뿐만아니라 주변회로부터 어드레스 라인의 로딩증가를 최소화할 수 있는 리던던시 퓨즈상자를 제공하는 것이다.
본 발명의 다른 목적은 상기 리던던시 퓨즈상자에 적합한 칩내의 배치방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 의한 리던던시 퓨즈상자는, 하나의 트랜지스터와 하나의 퓨즈를 갖는 복수개의 퓨즈셀들을 포함하며 복수개의 어드레스 신호들에 응답하여 각각의 리던던시 인에이블 신호를 발생하는 복수개의 퓨즈상자들을 구비하고, 상기 복수개의 퓨즈박스들은 동일 영역에 배치되고; 상기 복수개의 퓨즈박스들의 퓨즈셀들중 동일한 어드레스 신호가 인가되는 퓨즈셀들은 서로 이웃하여 교대로 배치되며; 상기 동일한 어드레스 신호가 인가되는 퓨즈셀들의 트랜지스터들의 게이트들에는 상기 동일한 어드레스 신호를 전달하는 주 어드레스 라인으로부터 갈라지는 부 어드레스 라인이 연결되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제6도는 칩 내에서 본 발명에 의한 리던던시 퓨즈상자의 배치를 나타낸 블락도이다.
제6도를 참조하면, 4개의 블록으로 구성되는 하나의 메모리셀어레이 밑에 2개의 퓨즈상자가 한 개의 퓨즈상자처럼 동일영역에 레이아웃되어 배치된다. 여기에서는 2개의 퓨즈상자가 한 개의 퓨즈상자처럼 동일영역에 배치된 경우가 도시되어 있지만, 3개 이상의 퓨즈상자가 한 개의 퓨즈상자처럼 동일영역에 배치될 수 있다.
즉 4개의 블록(98,100,102,104)으로 구성되는 메모리셀 어레이 밑에 2개의 퓨즈상자(퓨즈1,2)가 한 개의 퓨즈상자(174)처럼 레이아웃되어 배치된다. 4개의 블록(106,108,110,112)으로 구성되는 메모리셀 어레이 밑에 2개의 퓨즈상자(퓨즈3,4)가 한 개의 퓨즈상자(176)처럼 레이아웃되어 배치된다. 4개의 블록(114,116,118,120)으로 구성되는 메모리셀 어레이 밑에 2개의 퓨즈상자(퓨즈5,6)가 한 개의 퓨즈상자(178)처럼 레이아웃되어 배치된다. 또한 4개의 블록(122,124,126,128)으로 구성되는 메모리셀 어레이 밑에 2개의 퓨즈상자(퓨즈7,8)가 한 개의 퓨즈상자(180)처럼 레이아웃되어 배치된다.
제7도는 2개의 퓨즈상자가 한 개의 퓨즈상자처럼 동일영역에 레이아웃되어 배치되는 본 발명에 의한 리던던시 퓨즈상자의 회로도이다.
제7도를 참조하면, 상기 본 발명에 의한 리던던시 퓨즈상자는, 하나의 엔모스 트랜지스터(N)와 하나의 퓨즈(F)를 갖는 복수개의 퓨즈셀들을 포함하고 복수개의 어드레스 신호들(RA0, RA0B,...,RAn, RAnB)에 응답하여 각각의 리던던시 인에이블 신호(RED1, RED2)를 발생하는 2개의 퓨즈상자들을 구비하여, 특히 상기 2개의 퓨즈상자들은 동일 영역에 배치되어 레이아웃된다. 여기에서는 2개의 퓨즈상자를 포함하는 경우가 도시되어 있지만, 3개 이상의 퓨즈상자가 포함될 수 있다.
좀더 설명하면, 노드 A에 연결되어 있는 퓨즈셀들(A1 내지 A8)과, 상기 노드 A를 프리차지하는 프리차지 회로(163A), 및 상기 노드 A의 신호를 버퍼링하여 리던던시 인에이블 신호(RED1)를 출력하는 버퍼(165A)가 하나의 퓨즈상자에 해당된다. 그리고 노드 B에 연결되어 있는 퓨즈셀들(B1 내지 B8)과, 상기 노드 B를 프리차지하는 프리차지회로(163B), 및 상기 노드 B의 신호를 버퍼링하여 리던던시 인에이블신호(RED2)를 출력하는 버퍼(165B)가 다른 하나의 퓨즈상자에 해당된다. 상술하였듯이 상기 2개의 퓨즈상자들은 동일 영역에 한 개의 퓨즈상자처럼 배치되어 레이아웃된다.
또한 상기 본 발명에 의한 리던던시 퓨즈상자에서는, 상기 퓨즈셀들(A1 내지 A8, B1 내지 B8)중 동일한 어드레스 신호가 인가되는 퓨즈셀들은 서로 이웃하여 교대로 배치되며, 상기 동일한 어드레스 신호가 인가되는 퓨즈셀들의 트랜지스터들의게이트들에는 상기 어드레스 신호를 전달하는 주(Main) 어드레스 라인(M0, M0B,...,Mn,MnB)으로부터 갈라지는 부(Sub) 어드레스 라인(S0,S0B,...,Sn,SnB)이 연결된다. 좀더 설명하면, 예턴데 동일한 어드레스 신호(RA0)가 인가되는 퓨즈셀들(B1,A1)은 하나의 퓨즈셀 그룹을 형성하여 서로 이웃하여 배치되고, 싱기 퓨즈셀들(B1,A1)의 트랜지스터들(N)의 게이트들에는 상기 어드레스 신호(RA0)를 전달하는 주 어드레스 라인(M0)으로부터 갈라지는 부 어드레스 라인(S0)이 연결된다. 상기 퓨즈셀들(B1,A1)의 각각은 상기 동일한 어드레스 신호(RA0)에 응답하여 각각에 대응되는 리던던시 인에이블 신호(RED2,RED1)를 활성화시킬 수 있다. 마찬가지로 어드레스 신호들(RA0B,...,RAn, RAnB)중 동일한 어드레스 신호가 인가되는 퓨즈셀들도 상술한 바와 같은 배치와 연결관계를 갖는다.
상기 제7조에 도시된 본 발명에 의한 리던던시 퓨즈상자를 레이아웃할 경우에는, 상기 퓨즈셀들(A1 내지 A8, B1 내지 B8)은 제6도에서 어드레스 라인과 파워 라인이 위치하는 로우 디코더의 바로 밑에 레이아웃되고, 상기 프리차지 회로(163A,163B)와 상기 버퍼(165A,165B)는 상기 로우 디코더 아래의 회로층에 레이 아웃될 수 있다.
따라서 제6도 및 제7도에 도시된 본 발명에 의한 리던던시 퓨즈상자와 같은 구조 및 배치에는, 퓨즈상자의 수에 관계없이 상기로우 디코더에 위치하는 주 어드레스 라인으로부터 갈라지는 하나의 부어드레스 라인이 이웃하여 배치되는 2개의 퓨즈셀들에 연결되므로 어드레스 라인의 로딩, 즉 부하가 크게 감소된다. 이에 따라 동작속도가 향상될 수 있다.
또한 복수개의 퓨즈상자를 하나의 퓨즈상자처럼 동일 영역에 배치하여 래이아웃함으로써, 칩 크기에 영향을 미치지 않게할 뿐만 아니라 주변회로부터 어드레스 라인이 길게 늘여지지 않게하여 어드레스 라인의 로딩 증가를 막는 효과를 얻을 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (2)

  1. 하나의 트랜지스터와 하나의 퓨즈를 갖는 복수개의 퓨즈셀들을 포함하며 복수개의 어드레스 신호들에 응답하여 각각의 리던던시 인에이블 신호를 발생하는 복수개의 퓨즈상자들을 구비하고, 상기 복수개의 퓨즈박스들은 동일 영역에 배치되고; 상기 복수개의 퓨즈박스들의 퓨즈셀들중 동일한 어드레스 신호가 인가되는 퓨즈셀들은 서로 이웃하여 교대로 배치되며; 상기 동일한 어드레스 신호가 인가되는 퓨즈셀들의 트랜지스터들의 게이트들에는 상기 동일한 어드레스 신호를 전달하는 주 어드레스 라인으로부터 갈라지는 부 어드레스 라인이 연결되는 것을 특징으로 하는 반도체 메모리장치의 리던던시 퓨즈박스.
  2. 동일영역에 배치되는 복수개의 퓨즈셀 그룹들을 구비하며, 상기 복수개의 퓨즈셀 그룹들은 각각은, 하나의 트랜지스터와 하나의 퓨즈를 가지며 복수개의 어드레스 신호들중 동일한 어드레스 신호에 응답하여 대응되는 리던던시 인에이블 신호를 활성화시킬 수 있는 복수개의 퓨즈셀들을 포함하고; 상기 복수개의 퓨즈셀들은 서로 이웃하여 교대로 배치되며; 상기 복수개의 퓨즈셀들의 트랜지스터들의 게이트들에는 상기 동일한 어드레스 신호를 전달하는 주 어드레스 라인으로부터 갈라지는 부 어드레스 라인이 연결되는 것을 특징으로 하는 반도체 메모리장치의 리던던시 퓨즈박스.
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