KR100334827B1 - 단선된 워드선으로의 액세스가 차단되는 반도체 기억장치 - Google Patents

단선된 워드선으로의 액세스가 차단되는 반도체 기억장치 Download PDF

Info

Publication number
KR100334827B1
KR100334827B1 KR1019990046553A KR19990046553A KR100334827B1 KR 100334827 B1 KR100334827 B1 KR 100334827B1 KR 1019990046553 A KR1019990046553 A KR 1019990046553A KR 19990046553 A KR19990046553 A KR 19990046553A KR 100334827 B1 KR100334827 B1 KR 100334827B1
Authority
KR
South Korea
Prior art keywords
word line
semiconductor memory
memory device
sub word
line
Prior art date
Application number
KR1019990046553A
Other languages
English (en)
Other versions
KR20000029315A (ko
Inventor
우치다쇼우죠우
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시가키 코지, 닛뽄덴끼 가부시끼가이샤 filed Critical 니시가키 코지
Publication of KR20000029315A publication Critical patent/KR20000029315A/ko
Application granted granted Critical
Publication of KR100334827B1 publication Critical patent/KR100334827B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

반도체 기억장치에는 메모리 셀과, 메모리 셀을 구동하는 구동회로와, 제1 및 제2워드선이 제공되어 있다. 제1워드선은 구동회로에 접속되어 구동회로에 의해 출력된 제1 및 제2전위를 메모리 셀에 전송한다. 제2워드선은 구동회로에 접속되어 제1 및 제2전위를 메모리 셀에 전송한다. 제2워드선은 제1워드선 보다 높은 저항을 갖는다. 그리하여 워드선이 단선된 때에도 다중선택에 의한 오동작이 방지된다.

Description

단선된 워드선으로의 액세스가 차단되는 반도체 기억장치{SEMICONDUCTOR MEMORY IN WHICH ACCESS TO BROKEN WORD LINE IS INHIBITED}
본 발명은 단선된 워드선으로의 액세스가 방지되는 반도체 기억장치에 관한 것이다. 반도체 기억장치는 매트릭스 내에 배열된 일 군의 메모리 셀을 포함한다.대용량 반도체 기억장치는 많은 메모리 셀 어레이를 포함하고 있다. 로우(row)방향의 메모리 셀은 메모리 셀 어레이라고 불리운다. 메모리 셀 어레이의 수가 증가로 인해 메모리 셀의 군으로 채워져 있는 영역은 증가되어 진다. 워드선 및 비트선은 메모리 셀에 접속되어 있다. 워드선 및 비트선은 메모리 셀의 활성화에 사용된다. 신호 전송속도는 저항이 큰 워드선 및 비트선에서 늦다. 워드선 및 비트선의 배선저항이 감소하면 반도체 기억장치의 동작속도가 개선되게 된다. 상기와 같은 반도체 기억장치는 일본국 특개평제06-13578호에 개시되어 있다.
반도체 기억장치는 실리콘 게이트 MOS 프로세스를 사용하여 제조된다. 반도체 기억장치의 메모리 셀에는 MOS형 트랜지스터가 포함되어 있다. MOS형 트랜지스터의 게이트 전극은 폴리실리콘으로 이루어 진다. 워드선 구동신호는 폴리실리콘 배선을 통해 MOS 트랜지스터에 전송된다. 폴리실리콘 배선은 알루미늄 배선보다 높은 저항을 갖는다. 폴리실리콘의 저항율은 알루미늄 저항율의 6배에 이른다. 워드선이 폴리실리콘으로만 형성되면, 워드선의 저항은 높아지게 된다. 워드 서스펜션 구조를 사용하면 워드선(서브 워드선)의 저항은 감소된다. 상기 워드 서스펜션 구조는 알루미늄에 의해 서브 워드선의 저항을 감소시킨다. 상기 구조에서, 두개의 서브 워드선은 하나의 메인 워드선을 위해 마련된다. 실리콘 게이트 MOS형 반도체 기억장치에 있어서, 하나의 서브 워드선은 도전성의 폴리실리콘(다결정 실리콘) 배선층에 형성되어 있다. 다른 서브 워드선은 알루미늄 배선층에 형성되어 있다. 두개의 서브 워드선은 접속되어 있다. 상기 접속으로 인해 상기 2개의 서브 워드선의 총 저항은 1개의 서브 워드선의 저항보다 낮다.
도1A 및 도1B는 종래의 반도체 기억장치에 따른 메모리 셀 어레이의 구성을 도시하고 있다. 도1A에 도시된 메모리 셀 어레이는 SRAM(스태틱 랜덤 액세스 메모리)에 제공되어 있다. 도1A에 도시된 메모리 셀 어레이는 8개의 셀 어레이 블록(991~ 998)을 포함하고 있다. 상기 메모리 셀 어레이는 메인 로우(row) 디코더(40)를 포함하고 있다. 상기 메모리 셀 어레이는 7개의 서브 로우(row) 디코더(50)를 포함하고 있다.
상기 셀 어레이 블록(991)은 도1B에 도시된 바와 같이 정규 칼럼(60) 및 용장 칼럼(61)을 포함하고 있다. 상기 정규 칼럼(60)은 8개의 메모리 셀을 포함하고 있다. 상기 정규 칼럼(60)은 8 셋트의 비트선(BL1:_BL1, BL2:_BL2, ..., BL8:_BL8)을 포함한다. 상기의 표시(_)는 도면상에서 상위 바(bar)를 의미한다. 상기 용장 칼럼(61)은 하나의 메모리 셀을 포함하고 있다. 상기 용장 칼럼(61)은 한 셋트의 비트선(JBL1:_JBL1)을 포함하고 있다. 셀 어레이 블록(992~ 998)은 상기 셀 어레이 블록(991)과 동일한 구조로 되어 있다.
상기 용장 칼럼(61)의 메모리 셀은 정규 칼럼(60)의 메모리 셀에 문제가 발생하는 경우에 사용되어 진다. 메인 로우 디코더(40)는 메인 워드선을 활성화 시키는 신호를 디코딩한다. 서브 로우 디코더(50)는 서브 워드선을 활성화 시키는 신호를 디코딩한다. 메인 워드선을 활성화 되게 하는 결정은 서브 워드선을 활성화 되게 하는 결정을 또한 허가한다.
도2는 도1에서 도시된 메모리 셀 어레이의 워드선에 관한 구성을 도시하고 있다. 도1에서 도시된 메모리 셀의 어레이는 정규 워드선 군(41)을 포함하고 있다. 상기 메모리 셀 어레이는 정규 서브 워드선 군(51)을 포함하고 있다. 상기 메모리 셀 어레이는 용장 메인 워드선 군(42)을 포함하고 있다. 상기 메모리 셀 어레이는 용장 서브 워드선 군(52)을 포함하고 있다. 정규 메인 워드선 군(41)은 256개의 정규 메인 워드선을 포함하고 있다. 정규 서브 워드선 군(51)은 1024개의 정규 서브 워드선을 포함하고 있다. 용장 메인 워드선 군(42)은 2개의 용장 메인 워드선을 포함하고 있다. 용장 서브 워드선 군(52)은 8개의 용장 서브 워드선을 포함하고 있다.
각 정규 워드선은 셀 어레이 블록(991~ 998)으로 분할되어 있다. 각 정규 워드선은 모든 셀 어레이 블록(991~ 998)에 결합되어 있다. 각 정규 서브 워드선은 각 셀 어레이 블록에서 정규 칼럼(60)과 용장 칼럼(61)으로 분할되어 있다. 각 정규 서브 워드선은 각 셀 어레이 블록에 대해 정규 칼럼(60)과 용장 칼럼(61)에서 모든 메모리 셀에 결합되어 있다. 4개의 정규 서브 워드선은 하나의 정규 메인 워드선(41)에 접속되어 있다. 4개의 용장 서브 워드선은 하나의 용장 메인 워드선에 접속되어 있다.
정규 메인 워드선 및 정규 서브 워드선은 정규 메모리 셀을 활성화 시킨다. 용장 메인 워드선 및 용장 서브 워드선은 용장 메모리 셀을 활성화 시킨다.정규 워드선 그룹(41)에서 하나의 정규 워드선의 활성화는 정규 메인 워드선에 속해있는 4개의 정규 서브 워드선을 활성화되도록 한다.
도3은 종래의 반도체 기억장치의 구성을 도시하고 있다. 도3은 도1 및 도2에도시된 반도체 기억장치의 구성을 상세히 도시하고 있다. 도3에 도시된 반도체 기억장치에는, 어드레스 버퍼(39), 메인 로우 디코더(40), 셀 어레이 블록(991), 서브 로우 디코더(50), 센스 증폭기(80), 어드레스 버퍼(81), 블록선택 디코더(60), 칼럼선택 디코더(70), 입력 제어기(93in) 및 출력 제어기(93out)가 제공되어 있다. 반도체 기억장치에는 서브 로우 디코더(50a), 셀 어레이 블록(992) 및 센스 증폭기(80a)가 제공되어 있다.
메모리 셀(100, 100a)은 센스 증폭기(80), 입력 제어기(93in), 출력 제어기(93out)를 통하여, 리드 버스(92) 및 라이트 버스(94)에 접속되어 있다.
셀 어레이 블록(991)은 프리차아지회로(90) 및 메모리 셀(100)을 포함하고 있다. 셀 어레이 블록(992)은 프리차아지회로(90a) 및 메모리 셀(100a)포함하고 있다. 상기 프리차아지회로(90)는 비트선을 프리차아지하는 회로를 말한다. 메인 로우 디코더(40)는 어드레스 버퍼(39)를 통하여 메인 로우 어드레스 신호를 수신한다. 메인 로우 디코더(40)는 메인 로우 어드레스 신호에 따라 하나의 메인 워드 선을 활성화 시킨다. 서브 로우 디코더(50)는 활성화된 메인 워드선에 속하는 4개의 서브 워드선의 하나를 활성화 시킨다.
블록 선택 디코더(60)는 8개의 셀 어레이 블록으로 분할된다. 블록 선택 디코더(60)는 어드레스 버퍼(83)를 통해 블록 선택 어드레스 신호 및 서브 로우 어드레스 신호를 수신한다. 블록 선택 디코더(60)는 블록 선택 어드레스 신호로부터 블록 선택 어드레스를 생성시킨다. 블록 선택 디코더(60)는 서브 로우 어드레스 신호로부터 서브 로우 어드레스를 생성한다. 블록 선택 디코더(60)는 블록 선택 어드레스에 따라 셀 어레이 블록을 활성화 시킨다. 블록 선택 디코더(60)는 서브 어드레스 신호선(61)을 통하여 서브 로우 디코더(50)까지 서브 로우 어드레스를 출력한다. 서브 로우 디코더(50)는 서브 로우 어드레스에 따라 서브 워드선을 선택한다.
블록 선택 디코더(60)는 어드레스 버퍼(83)를 통하여 용장 선택신호(서브 칼럼 어드레스 신호)를 수신한다. 상기 용장 선택 신호는 용장 메모리 셀이 활성화 된 경우에 참조된다.
칼럼 선택디코더(70)는 어드레스 버퍼(83)를 통하여 칼럼 어드레스 신호를 수신한다. 칼럼 선택 디코더(70)는 블록 선택 디코더(60)를 통하여 블록 선택 어드레스를 수신한다. 칼럼 선택 디코더(70)는 블록 선택 어드레스에 따라 셀 어레이 블록을 활성화 시킨다. 칼럼 선택 디코더(70)는 칼럼 어드레스 신호로부터 칼럼 어드레스를 생성시킨다. 칼럼 선택 디코더(70)는 칼럼 어드레스에 따라 정규 칼럼에서 8개의 메모리 셀을 활성화 시킨다. 정규 메모리 셀에서 문제가 발생하면 블록 선택 디코더(60)는 용장 메모리 셀을 활성화 시킨다.
도4는 종래의 워드 서스펜션 구조를 도시하고 있다. 도4에 도시된 반도체 기억장치에는, 구동회로(10), 제1서브 워드선(11), 비트선(12), 제2서브 워드선(13), 결합선(14), 스루 홀(15), 콘택트 홀(16), 프리차아지회로(90) 및 메모리 셀(100)이 제공되어 있다. 반도체 기억장치에 있어서, 8개의 메모리 셀은 하나의 로우(row)상에 배열되어 있다. 상기 메모리 셀은 한 쌍의 비트선(12)에 접속되어 있다. 비트선(12)은 프리차아지회로(90)에 접속되어 있다. 제1서브 워드선(11)은 스루홀(15)을 통하여 결합선(14)에 접속되어 있다. 결합선(14)은 콘택트 홀(16)을통하여 제2서브 워드선(13)에 접속되어 있다. 제1서브 워드선(11)은 구동회로(10)에 접속되어 있다. 제2서브 워드선(13)은 서브 워드선 구동신호를 수신하는 MOS 트랜지스터의 폴리실리콘 게이트 전극(도시되지 않음)에 접속되어 있다.
반도체 기억장치는 실리콘 게이트 MOS 프로세스에 의해 제조된다. 반도체 기억장치는 제1배선층을 포함하고 있다. 제1배선층은 결정성 실리콘 기판내에 고농도의 불순물이 주입된 확산층이다. 반도체 기억장치는 상기 제1배선층상에 제2배선층을 포함하고 있다. 상기 제2배선층은 폴리실리콘이 배선 재료로서 사용되는 폴리실리콘층이다. 상기 배선은 MOS 트랜지스터의 게이트 전극으로 사용되어 진다. 반도체 기억장치는 제3배선층을 포함하고 있다. 상기 제3배선층은 알루미늄층으로 되어 있다. 반도체 기억장치는 제4배선층을 포함하고 있다. 상기 제4배선층은 알루미늄으로 되어 있다.
제1서브 워드선은 제4배선층에 형성되어 있다. 제2서브 워드선(13)은 제2배선층에 형성되어 있다. 결합선(14)은 제3배선층에 형성되어 있다. 스루 홀(15)은 층간 절연층에 형성되어 있다. 콘택트 홀(16)은 층간 절연층에 형성되어 있다.
구동회로(10)의 출력신호는 제1서브 워드선(11)에 전송된다. 제1서브 워드선(11)상의 신호는 제2서브 워드선(13)에 전송된다. 제2서브 워드선(13)상의 신호는 메모리 셀(100)의 스위칭 MOS 트랜지스터의 게이트 전극(도시되지 않음)에 전송된다.
도5는 종래의 반도체 기억장치의 마스크 레이아웃을 도시하고 있다. 도5에 도시된 반도체 기억장치는 메모리 셀 부(31) 및 2개의 제2서브 워드선(폴리실리콘 배선)(29)을 포함하고 있다. 반도체 기억장치는 폴리실리콘 배선(30)을 포함하고 있다. 반도체 기억장치는 비트선(알루미늄 배선)(32) 및 제1서브 워드선(알루미늄 배선)(25)을 포함하고 있다. 반도체 기억장치는 결합선(알루미늄 배선)(28)을 포함하고 있다. 반도체 기억장치는 스루 홀(15) 및 콘택트 홀(16)을 포함하고 있다. 반도체 기억장치는 P+확산영역(20)을 포함하고 있다. 반도체 기억장치는 폴리실리콘 배선(21)을 포함하고 있다. 반도체 기억장치는 N+확산영역(22)을 포함하고 있다. 반도체 기억장치는 폴리실리콘 배선(23)을 포함하고 있다.
폴리실리콘 배선(21)은 서브 워드선을 구동하는 드라이버(도4의 구동회로(10))의 출력단이다. 상기 출력단은 pMOS 트랜지스터의 게이트전극이다. P+확산영역(20)의 좌측부분(도5)은 pMOS 트랜지스터의 소스영역이다. P+확산영역(20)의 우측부분(도5)은 드레인 영역이다.
폴리실리콘 배선(21)은 알루미늄 배선(24)을 통하여 폴리실리콘 배선(23)에 접속되어 있다. 알루미늄 배선(24)은 콘택트 홀(26)을 통하여 알루미늄 배선(25)에 접속되어 있다. 폴리실리콘 배선(21)은 알루미늄 배선(27)을 통하여 폴리실리콘 배선(23)에 접속되어 있다. 알루미늄 배선(25)은 스루 홀(15)을 통하여 알루미늄 배선(28)에 접속되어 있다. 알루미늄 배선(28)은 콘택트 홀(16)을 통하여 폴리실리콘 배선(30)에 접속되어 있다.
서브 워드선을 구동하는 신호는 알루미늄 배선(27)에서 생성된다. 서브 워드선은 활성상태의 경우에 하이레벨(H)의 전위에 있다. 만일 서브 워드선이 활성화 되면, 구동회로(10)의 pMOS 트랜지스터는 온상태가 된다. 구동회로(10)의 nMOS 트랜지스터는 오프상태가 된다. 서브 워드선은 비 활성상태의 경우에는 로우레벨(L)의 전위에 있다. 만일, 서브 워드선이 비 활성화 되면, 구동회로(10)의 pMOS 트랜지스터는 오프상태가 된다. 구동회로(10)의 nMOS 트랜지스터는 온상태가 된다.
서브 워드선 및 비트선은 동일 층에 형성될 수 없다. 알루미늄층은 2개의 층을 소요로 한다. 비트선의 배선밀도는 서브 워드선의 배선밀도 보다 높다. 비트선은 단차(irregularity)가 적은 표면상에 형성되어 있다. 제1알루미늄층의 표면은 제2알루미늄층의 표면보다 평탄하다. 제1 알루미늄층은 비트선의 형성에 사용된다. 제2알루미늄층은 서브 워드선의 형성에 사용된다.
제1서브 워드선(11) 또는 결합선(14)의 단선이라는 문제점이 반도체 기억장치에서 발생되는 경우를 생각하기로 하자. 상기 단선은 반도체 기억장치 제조공정중에 먼지가 혼입되는 경우에 발생한다. 먼지가 제1서브 워드선(11)에 혼입되면, 먼지는 선에 대해 장애가 되어 단선이 발생된다. 만일 먼지가 결합선(14)에 혼입되면, 결합선(14)의 브레이크가 또한 발생된다.
먼지가 제1서브 워드선 및 다중 배선에 걸쳐 존재하면 단선이 발생된다. 상기 단선은 먼지를 통해 흐르는 단락 전류에 의해 발생된다. 상기 단락 전류는 제1서브 워드선(11)을 용융되게 하거나 단선을 야기시킨다. 상기 단선은 먼지가 결합선(14) 및 다른 배선에 걸쳐 존재하는 경우에도 또한 발생한다. 상기 단선은 제1서브 워드선의 폭이 균일하지 못한 부분에서 발생된다. BT(Bias Temperature) 스트레스는 제1서브 워드선의 폭이 좁은 부분에서 발생한다. 상기 BT 스트레스는 일렉트로 마이그레이션을 발생시킨다. 상기 일렉트로 마이그레이션은 제1서브 워드선(11)이 단선되게 한다. 제1서브 워드선(11) 또는 결합선(14)이 배선되는 알루미늄층에 단차가 존재하면, 단선은 단차부에서 발생한다. 알루미늄층은 단차 피복성이 충분하지 못하다. 단차 피복성이 약한 알루미늄층에 있어서는 단차가 있는 배선층이 형성되기가 쉽다. 단차가 제1서브 워드선(11)의 배선루트상에 나타나면, 단차부에서 단선이 발생된다. 결합선(14)도 유사하게 단선이 된다.
용장 서브 워드선 또는 용장 결합선은 단선된 제1서브 워드선(11) 또는 결합선(14)의 대용으로 사용된다. 메모리 셀은 용장 서브 워드선 또는 용장 결합선을 사용함으로서 액세스 된다.
단선된 제1 서브 워드선(11) 또는 결합선(14)을 구동하는 드라이버는 오프상태로 된다. 드라이버의 출력신호는 로우레벨(L)로 고정된다. 단선부는 출력신호의 전송을 요란(disturb)시킨다. 드라이버의 출력신호가 로우레벨(L)로 되더라도, 전위가 비 안정적인 플로우팅부는 제1서브 워드선(11) 또는 결합선(14)상에 존재하게 된다. 인접한 신호선의 영향을 받는다면 플로우팅 부분의 전위는 하이레벨(H)로 된다. 주변 회로의 영향을 받는다면 플로우팅 부분의 전위는 하이레벨(H)로 된다. 만일 플로우팅 부분의 전위가 하이레벨(H)로 되면, 전위를 통한 액세스는 용장 서브 워드선과 용장 결합선을 통한 액세스와 경합된다. 상기의 경합은 다중선택현상을 수반한다.
서브 워드선 또는 결합선상에서 단선이 생기면, 플로우팅부는 종래의 반도체집적회로에서 형성된다. 상기 플로우팅 부분은 주변 배선 또는 주변 회로의 영향을 받으면 활성화 된다. 용장 서브 워드선과 용장 결합선을 통한 액세스 및, 서브 워드선과 결합선을 통한 액세스는 서로 경합되어 그에 따라 다중선택현상을 초래한다.
따라서, 본 발명의 목적은 단선된 워드선에 의한 메모리 셀의 다중선택의 발생을 방지하는 반도체 기억장치를 제공하는데 있다.
본 발명에 의한 특징을 달성하기 위하여, 본 발명에 따른 반도체 기억장치에는 복수의 메모리 셀과, 구동회로와, 제1워드선과, 제2워드선과, 제3워드선과, 모니터 회로가 제공되어 있다. 구동회로는 다수의 메모리 셀을 구동시킨다. 제1워드선은 구동회로에 접속되어 있다. 제2워드선은 구동회로와 메모리 셀 사이에 제공되어 있다. 제3워드선은 제1워드선과 제2워드선을 접속한다. 모니터 회로는 제1워드선과 제3워드선의 단선을 검출한다. 제2워드선은 제1워드선 보다 높은 저항을 갖고 있다.
본 발명에 의한 다른 특징을 달성하기 위하여, 본 발명에 따른 반도체 기억장치에는 복수의 메모리 셀과, 구동회로와, 제1워드선과, 제2워드선과, 제3워드선과, 모니터 회로가 제공되어 있다. 구동회로는 메모리 셀을 구동시킨다. 메인 워드선은 구동회로에 접속되어 있다. 제1서브 워드선은 구동회로에 접속되어 있다. 제2서브 워드선은 구동회로와 메모리 셀사이에 제공되어 있다. 제3서브 워드선은 제1서브 워드선과 제2서브 워드선을 접속한다. 모니터 회로는 제1서브 워드선과 제3서브 워드선의 단선을 검출한다. 제2서브 워드선은 제1서브 워드선의 저항 보다 높은 저항을 갖고있다.
상기에서, 제2워드선의 제2배선층은 제1워드선의 제1배선층 보다 저항이 높다.
상기의 경우에 있어서, 제1배선층은 알루미늄으로 이루어져 있으며, 제2배선층은 폴리실리콘으로 이루어져 있다.
또한, 구동회로는 p채널 MOS형 전계효과트랜지스터, n채널 MOS형 전계효과트랜지스터, p채널 MOS형 전계효과트랜지스터의 소스와 p채널 MOS형 전계효과트랜지스터의 소스를 결합하는 결합선을 포함할 수 있다. 결합선은 제1워드선 및 제2워드선에 접속되어 있다.
또한, 모니터 회로가 제1워드선 및 제3워드선의 단선을 검출하는 경우, 모니터 회로는 다수의 메모리 셀로의 액세스 차단 명령을 구동회로에 출력한다.
또한 메모리 셀은 스태틱 랜덤 액세스 형 및 또는 다이나믹 랜덤 액세스 형 또는 리드 전용형으로 구성될 수 있다.
본 발명에 의한 일 특징을 달성하기 위하여, 반도체 기억장치를 제어하는 방법에는 워드선을 모니터링하는 단계와, 상기 워드선상의 단선을 모니터링하는 단계와, 다른 워드선을 사용하여 상기 워드선으로의 액세스를 차단하는 단계를 포함하고 있다. 제1워드선은 다수의 메모리 셀용 구동회로에 접속되어 있다. 상기 차단 동작은 단선이 검출된 경우에 실행된다.
여기서, 제2워드선은 제1워드선보다 높은 저항치를 갖고 있다.
본 발명에 의한 일 특징을 달성하기 위하여, 본 발명에 따른 반도체 기억장치는 모니터회로와 구동회로를 포함하고 있다.
모니터 회로는 제1워드선의 단선을 검출한다. 모니터 회로가 제1워드선의 단선을 검출하는 경우, 구동회로는 제2워드선을 이용하여 제1워드선으로의 액세스를 차단시킨다. 제2워드선의 저항치는 제1워드선의 저항치보다 높다.
도1의 A 및 B는 종래의 반도체 기억장치의 메모리 셀 어레이의 구성에 관한 도면.
도2는 도1의 A 및 B에 도시된 메모리 셀 어레이의 워드선의 구성에 관한 도면.
도3은 종래의 반도체 기억장치의 구조에 관한 도면.
도4는 종래의 워드 서스펜션 구조에 관한 도면.
도5는 종래의 반도체 기억장치의 마스크 레이아웃에 관한 도면.
도6은 본 발명에 따른 반도체 기억장치의 워드 서스펜션 구조에 관한 도면.
도7은 본 발명에 따른 반도체 기억장치의 마스크 레이아웃에 관한 도면.
도6은 본 발명에 따른 반도체 기억장치의 워드 서스펜션 구조를 도시하고 있다. 도6에서 도시된 반도체 기억장치에는 구동회로(1)와, 모니터 회로(1a)와, 제1서브 워드선(2)과, 비트선(3A, 3B)과, 제2서브 워드선(4)과, 결합선(5)과, 스루 홀(6)과, 콘택트 홀(7)과, 프리차아지(pre-charge)회로(8)와, 메모리 셀(9)이 제공되어 있다. 구동회로(1)는 p채널 MOS형 전계효과트랜지스터 및 n채널 MOS형 전계효과트랜지스터를 포함하고 있다. 반도체 기억장치에 있어서, 8개의 메모리 셀은 하나의 로우(row)상에 배열된다.
메모리 셀은 한쌍의 비트선(3A, 3B)에 접속되어 있다. 비트선(3A, 3B)은 전프리차아지회로(8)에 접속되어 있다. 제1서브 워드선(2)은 스루 홀(6)을 통해 결합선(5)에 접속되어 있다. 제1서브 워드선(2)은 모니터 회로(1A)에 접속되어 있다. 결합선(5)은 콘택트 홀(7)을 통해 제2서브 워드선(4)에 접속되어 있다. 제1서브 워드선(2)은 구동회로(1)의 출력부에 접속되어 있다. 제2서브 워드선(4)은구동회로(1)의 출력부에 접속되어 있다.
반도체 기억장치는 실리콘 게이트 MOS 프로세스에 의해 제조된다. 반도체 기억장치는 제1배선층을 포함하고 있다. 제1배선층은 고농도의 불순물이 다결정성 실리콘 기판에 주입된 확산막으로 되어있다. 반도체 기억장치는 상기 제1배선층상에 제2배선층을 포함하고 있다. 상기 제2배선층은 폴리실리콘이 배선재료로 사용되는 폴리실리콘층으로 되어있다. 상기 배선은 MOS 트랜지스터의 게이트 전극으로 사용된다. 반도체 기억장치는 제3배선층을 포함하고 있다. 상기 제3배선층은 알루미늄층으로 되어 있다. 반도체 기억장치는 제4배선층을 포함하고 있다. 상기 제4배선층은 알루미늄층으로 되어 있다.
제1서브 워드선(2)은 제4배선층에 형성되어 있다. 제2서브 워드선(4)은 제2배선층에 형성되어 있다. 결합선(5)은 제3배선층에 형성되어 있다. 스루 홀(6)은 층간절연층에 형성되어 있다. 콘택트 홀(7)은 층간절연층에 형성되어 있다. 구동회로(1)의 출력부는 p채널 MOS형 전계효과트랜지스터의 드레인으로 되어 있다. 드레인의 출력신호는 제1서브 워드선(2)에 전송된다. 제1서브 워드선(2)상의 신호는 제2서브 워드선(4)에 전송된다. 제2서브 워드선(4)상의 신호는 메모리 셀(9)의 스위칭 MOS 트랜지스터의 게이트 전극(도시되어 있지 않음)에 전송된다.
모니터 회로(1A)는 제1 서브 워드선(2) 및 결합선(5)의 단선을 모니터링한다. 단선을 검출하면, 모니터 회로(1A)는 검출신호(S0)를 구동회로(1)에 전송한다. 검출신호(S0)를 수신하는 경우, 구동회로(1)는 출력신호를 로우레벨(L)로 되도록 한다. 제2서브 워드선(4)의 전위는 출력신호에 따라 로우레벨로 된다. 메모리셀(9)은 제2서브 워드선(4)의 전위에 따라 비 활성화 된다.
도7은 본 발명에 의한 반도체 기억장치의 마스크 레이아웃을 도시하고 있다. 도7에 도시된 반도체 기억장치는 메모리 셀부(70) 및 2개의 제2서브 워드선(폴리실리콘 배선)(71A, 71B)을 포함하고 있다. 반도체 기억장치는 폴리실리콘 배선(72)을 포함하고 있다. 반도체 기억장치는 비트선(알루미늄 배선)(73-1, 73-2, 73-3) 및 제1서브 워드선(알루미늄 배선)(74)을 포함하고 있다. 반도체 기억장치는 결합선(알루미늄 배선)(75)을 포함하고 있다. 반도체 기억장치는 스루 홀(76) 및 콘택트 홀(77)을 포함하고 있다. 반도체 기억장치는 p+확산영역(78)을 포함하고 있다. 반도체 기억장치는 폴리실리콘 배선(79)을 포함하고 있다. 반도체 기억장치는 n+확산영역(80)을 포함하고 있다. 반도체 기억장치는 폴리실리콘 배선(81)을 포함하고 있다. 반도체 기억장치는 알루미늄 배선(82)을 포함하고 있다. 반도체 기억장치는 알루미늄 배선(83)을 포함하고 있다. 반도체 기억장치는 스루 홀(84)을 포함하고 있다. 반도체 기억장치는 다이렉트 컨택트부(86) 및 스루 홀(76)을 포함하고 있다.
폴리실리콘 배선(79)은 서브 워드선을 구동하는 드라이버(도6에 도시된 구동회로)의 출력단이다. 상기 출력단은 pMOS트랜지스터의 게이트 전극이다. p+확산영역(78)의 좌측부(도7)는 pMOS 트랜지스터의 소스영역이다. p+확산영역(78)의 우측부(도7)는 드레인 영역이다.
폴리실리콘 배선(79)은 알루미늄 배선(82)을 통하여 폴리실리콘 배선(81)에 접속되어 있다. 알루미늄 배선(83)은 스루 홀(84)을 통하여 알루미늄 배선(74)에접속되어 있다. 알루미늄 배선(74)은 스루 홀(76)을 통하여 알루미늄 배선(75)에 접속되어 있다. 알루미늄 배선(75)은 콘택트 홀(77)을 통하여 폴리실리콘 배선(72)에 접속되어 있다.
서브 워드선을 구동하는 신호는 알루미늄 배선(82)에서 생성된다. 서브 워드선은 활성상태의 경우에 하이레벨(H)의 전위에 있게 된다. 만일 서브 워드선이 활성화 되면, 구동회로(1)의 pMOS 트랜지스터(확산영역(78))는 온상태로 전환된다. 구동회로(1)의 nMOS 트랜지스터(확산영역(80))는 오프상태로 전환된다. 서브 워드선은 비 활성상태의 경우에 로우레벨(L)의 전위에 있게 된다. 만일 서브 워드선이 비 활성으로 되면, 구동회로(1)의 pMOS 트랜지스터(확산영역(78))는 오프상태로 전환된다. 구동회로(1) nMOS 트랜지스터(확산영역(80))는 온상태로 전환된다. 폴리실리콘층의 서브 워드선(71B)은 다이렉트 컨택트부(85)를 통하여 구동회로(1)의 출력부에 접속되어 있다. 상기 접속형은 다이렉트 컨택트라고 불리운다. 상기 드레인 전극은 n+확산영역(80)이다. pMOS 트랜지스터의 드레인 전극(p+확산영역(80))은 알루미늄 배선(83) 및 스루 홀(86)을 통하여 다이렉트 접촉부(86)에 접속된다. 상기 다이렉트 접촉부(76)는 nMOS 트랜지스터의 드레인 전극(n+확산영역(80))에 접속되어 있다. 다이렉트 접촉부(86)는 서브 워드선(71B)의 일부이다. 서브 워드선(71B)은 nMOS 트랜지스터의 드레인전극(n+확산영역(80))에 접속되어 있다.
직접접속에 관한 기술은 일본국 특개평 07-029986호 및 06-209021호에 개시되어 있다.
본 발명에 따른 반도체 기억장치는 실리콘 MOS 공정을 사용함으로서 제조되는 MOS 트랜지스터를 포함하고 있다. 상기 MOS 트랜지스터에서의 게이트 전극 및 폴리실리콘 배선은 폴리실리콘 배선층에서 형성된다. 게이트 전극은 게이트 산화막상에 형성된다. 게이트 전극의 일부를 제외한 폴리실리콘 배선, 드레인 전극 및 소스 전극은 저 저항의 조건에서 고 농도의 불순물 영역에 접속되어 있다. 저 저항의 조건은 고 농도의 불순물 영역상의 게이트 산화막을 선택적으로 제거한 후 폴리실리콘 배선과 고 농도의 불순물 영역을 상호 직접 접촉하여 제조함으로 실현된다.
서브 워드선 및 비트선은 동일층에 형성될 수 없다.
알루미늄층은 두개의 층을 필요로 한다. 비트선의 배선밀도는 서브 워드선의 밀도보다 높다. 비트선은 단차가 적은 표면상에 형성된다. 제1알루미늄층의 표면은 제2알루미늄층의 표면보다 평탄하다. 제1알루미늄층은 비트선의 형성에 사용된다. 제2알루미늄층은 서브 워드선의 형성에 사용된다.
도6과 관련하여, 본 발명에 따른 반도체 기억장치는 서브 워드선(2) 또는 결합선(5)이 단선되는 경우에도, 메모리 셀로 액세스하기 위하여 서브 워드선(4)을 사용할 수 있다. 서브 워드선(2)은 알루미늄 배선으로 되어 있다. 서브 워드선(4)은 폴리실리콘 배선으로 되어 있다. 서브 워드선(4)은 서브 워드선(2)에 비하여 단선에 대한 내성이 높다.
서브 워드선(2)과 유사하게, 서브 워드선(4)은 구동회로(1)에 접속되어 있다. 구동회로(1)의 출력신호는 서브 워드선(4)을 통해 메모리 셀(9)까지 전송된다.
서브 워드선(2) 또는 결합선(5)이 단선되면, 용장 워드선 및 용장 결합선은활성화 된다. 구동회로(1)는 출력신호를 로우레벨(L)이 되게 한다. 만일 출력신호가 로우레벨(L)이 되면, 서브 워드선(2, 4) 및 결합선(5)의 전위는 로우레벨(L)로 된다. 로우레벨(L)의 전위는 서브 워드선(4)을 통하여 메모리 셀(9)에 인가된다. 메모리 셀(9)에 있어서, 작동상태는 서브 워드선(2) 또는 결합선(5)의 영향을 받지않고 서브 워드선(4)의 전위에 따라 결정된다. 용장 서브 워드선 및 용장 결합선을 통한 제어는 서브 워드선(4) 및 결합선(5)을 통한 제어와 경합하지 않는다. 그에따라 메모리 셀의 다중 선택이라는 현상은 발생하지 않는다.
본 발명에 따른 반도체 기억장치는 워드선이 계층적 구조상에 형성된 메인 워드선 및 서브 워드선을 구비하고 있다. 본 발명에 따른 다른 반도체 기억장치는 워드선이 하나의 계층적 구조상에 형성된 메인 워드선 및 서브 워드선을 구비하고 있다.
본 발명에 따른 다른 반도체 기억장치에 있어서, 그 형태는 DRAM형이면 양호하다.
본 발명에 따른 또 다른 반도체 기억장치에 있어서, 그 형태는 ROM형이더라도 양호하다.
본 발명에 따른 또 다른 반도체 기억장치에 있어서, 워드선이 단선되면, 워드선을 비 활성이 되도록 확실히 할 수 있다. 본 발명에 따른 반도체 기억장치에있어서, 정규 워드선 및 용장 워드선으로의 액세스는 각각 경합하지 않는다. 그에 따라 본 발명에 따른 반도체 기억장치에 있어서, 다중선택이라는 현상은 발생하지 않는다

Claims (12)

  1. 반도체 기억장치에 있어서,
    복수의 메모리 셀과,
    상기 복수의 메모리 셀을 구동하는 구동회로와,
    상기 구동회로에 접속된 접속된 제1워드선과,
    상기 구동회로와 상기 메모리 셀 사이에 배열된 제2워드선과,
    상기 제1워드선과 상기 제2워드선을 접속하는 제3워드선, 및
    상기 제1워드선과 상기 제3워드선의 단선을 모니터하는 모니터 회로를 포함하며,
    상기 제2워드선의 저항치는 상기 제1워드선의 저항치보다 높은 것을 특징으로 하는 반도체 기억장치.
  2. 반도체 기억장치에 있어서,
    매트릭스내에 배열된 다수의 메모리 셀과,
    상기 다수의 메모리 셀을 구동하는 구동회로와,
    상기 구동회로에 접속된 제1워드선과,
    상기 구동회로와 상기 메모리 셀사이에 제공된 제2워드선과,
    상기 제1워드선과 상기 제2워드선을 접속하는 제3워드선, 및
    상기 제1워드선과 상기 제3워드선의 단선을 모니터하는 모니터 회로를 포함하며, 상기 제2워드선의 저항치는 상기 제1워드선의 저항치보다 높은 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 기억장치는 제1배선층과 제2배선층을 포함하며, 상기 제2워드선의 상기 제2배선층의 저항치는 상기 제1워드선의 상기 제1배선층의 저항치보다 높은 것을 특징으로 하는 반도체 기억장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1배선층은 알루미늄으로 이루어져 있으며, 상기 제2배선층은 폴리실리콘으로 이루어져 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항 또는 제2항에 있어서,
    상기 구동회로는,
    p채널 MOS형 전계효과 트랜지스터와,
    n채널 MOS형 전계효과 트랜지스터, 및
    상기 p채널 MOS형 전계효과 트랜지스터의 소스와 상기 n채널 MOS형 전계효과 트랜지스터의 소스를 상호 결합하는 결합선을 포함하며,
    상기 결합선은 상기 제1워드선과 상기 제2워드선에 결합되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항 또는 제2항에 있어서,
    상기 모니터 회로는 상기 모니터 회로가 상기 단선을 검출하는 경우 상기 다수의 메모리 셀로의 액세스를 차단하는 명령을 상기 구동회로에 출력하는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항 또는 제2항에 있어서,
    상기 메모리 셀은 스태틱 랜덤 액세스 형으로 이루어져 있는 것을 특징으로 반도체 기억장치.
  8. 제1항 또는 제2항에 있어서,
    상기 메모리 셀은 다이나믹 랜덤 액세스 형으로 이루어져 있는 것을 특징으로 반도체 기억장치.
  9. 제1항 또는 제2항에 있어서,
    상기 메모리 셀은 판독 전용형인 것을 특징으로 반도체 기억장치.
  10. 반도체 기억장치를 제어하는 방법에 있어서,
    다수의 메모리 셀용 구동회로에 접속된 제1워드선상의 단선을 모니터하는 단계와,
    단선이 검출된 경우 제2워드선을 사용하여 제1워드선으로의 액세스를 차단시키는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치 제어방법.
  11. 제10항에 있어서,
    상기 제2워드선의 저항치는 상기 제1워드선의 저항치보다 높은 것을 특징으로 하는 반도체 기억장치 제어방법.
  12. 반도체 기억장치에 있어서,
    제1워드선의 단선을 모니터하는 모니터 회로, 및
    모니터 회로가 상기 단선을 검출하는 경우에 제2워드선을 사용하여 상기 제1워드선으로의 액세스를 차단하는 구동회로를 포함하며,
    상기 제2워드선의 저항치는 상기 제1워드선의 저항치보다 높은 것을 특징으로 하는 반도체 기억장치.
KR1019990046553A 1998-10-29 1999-10-26 단선된 워드선으로의 액세스가 차단되는 반도체 기억장치 KR100334827B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP30912898A JP3248497B2 (ja) 1998-10-29 1998-10-29 半導体記憶装置
JP??10?????3091 1998-10-29

Publications (2)

Publication Number Publication Date
KR20000029315A KR20000029315A (ko) 2000-05-25
KR100334827B1 true KR100334827B1 (ko) 2002-05-02

Family

ID=17989243

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990046553A KR100334827B1 (ko) 1998-10-29 1999-10-26 단선된 워드선으로의 액세스가 차단되는 반도체 기억장치

Country Status (4)

Country Link
US (1) US6111799A (ko)
JP (1) JP3248497B2 (ko)
KR (1) KR100334827B1 (ko)
TW (1) TW446958B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3846277B2 (ja) * 2001-11-14 2006-11-15 セイコーエプソン株式会社 半導体記憶装置及び電子機器
US7606057B2 (en) * 2006-05-31 2009-10-20 Arm Limited Metal line layout in a memory cell
JP2008233399A (ja) * 2007-03-19 2008-10-02 Sony Corp 画素回路および表示装置、並びに表示装置の製造方法
KR20130116334A (ko) * 2012-02-15 2013-10-23 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 기억 장치
US8755219B2 (en) 2012-02-15 2014-06-17 Unisantis Electronics Singapore Pte. Ltd. Hierarchical wordline loadless 4GST-SRAM with a small cell area
CN103460373A (zh) * 2012-02-15 2013-12-18 新加坡优尼山帝斯电子私人有限公司 半导体存储器件
US10083069B2 (en) 2013-06-27 2018-09-25 Sandisk Technologies Llc Word line defect detection and handling for a data storage device
US9437321B2 (en) 2014-10-28 2016-09-06 Sandisk Technologies Llc Error detection method
US9570160B1 (en) 2015-10-29 2017-02-14 Sandisk Technologies Llc Non-volatile storage system with defect detetction and early programming termination
US9711227B1 (en) 2016-04-28 2017-07-18 Sandisk Technologies Llc Non-volatile memory with in field failure prediction using leakage detection
KR20230056339A (ko) * 2021-10-20 2023-04-27 에스케이하이닉스 주식회사 스마트 리프레쉬 동작을 수행하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5693189A (en) * 1979-12-18 1981-07-28 Fujitsu Ltd Field programable element
JPS62169472A (ja) * 1986-01-22 1987-07-25 Hitachi Ltd 半導体集積回路装置
JPH01208795A (ja) * 1988-02-16 1989-08-22 Toshiba Corp 半導体記憶装置
JP3131234B2 (ja) * 1991-01-14 2001-01-31 株式会社日立製作所 半導体装置
JPH0613578A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 半導体記憶装置
US5983346A (en) * 1997-09-26 1999-11-09 Advanced Micro Devices, Inc. Power-up initialization circuit that operates robustly over a wide range of power-up rates

Also Published As

Publication number Publication date
JP2000137986A (ja) 2000-05-16
JP3248497B2 (ja) 2002-01-21
US6111799A (en) 2000-08-29
KR20000029315A (ko) 2000-05-25
TW446958B (en) 2001-07-21

Similar Documents

Publication Publication Date Title
US5973380A (en) Semiconductor junction antifuse circuit
US5416350A (en) Semiconductor device with vertical transistors connected in series between bit lines
US5313426A (en) Semiconductor memory device
US7038925B1 (en) Static semiconductor memory device having T-type bit line structure
KR100186300B1 (ko) 계층적 워드라인 구조를 갖는 반도체 메모리 소자
US6044028A (en) Semiconductor storage device and electronic equipment using the same
US5282175A (en) Semiconductor memory device of divided word line
KR0141888B1 (ko) 전원선의 단락에 개량된 면역성을 가지는 반도체 장치
US5808930A (en) Semiconductor memory device having improved wiring architecture
US5815428A (en) Semiconductor memory device having hierarchical bit line structure
JPH0562461A (ja) 半導体記憶装置
KR100334827B1 (ko) 단선된 워드선으로의 액세스가 차단되는 반도체 기억장치
US8310853B2 (en) Layout structure of bit line sense amplifiers for a semiconductor memory device
US5903022A (en) Semiconductor memory device having improved word line arrangement in a memory cell array
KR100412000B1 (ko) 반도체 메모리 장치의 센스 증폭기 제어 회로
US5828622A (en) Clocked sense amplifier with wordline tracking
US20040037123A1 (en) Integrated circuit devices including equalization/precharge circuits for improving signal transmission
JPH07130164A (ja) 半導体装置
US6222784B1 (en) Semiconductor memory
EP0079220B1 (en) Semiconductor memory devices
KR100689858B1 (ko) 반도체 메모리 장치의 라인배치구조
JP3571497B2 (ja) 半導体記憶装置
JP2595920B2 (ja) 半導体記憶装置
JPH04318392A (ja) 半導体集積回路装置
JPH06334138A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
G170 Re-publication after modification of scope of protection [patent]
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20090410

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee