KR20230056339A - 스마트 리프레쉬 동작을 수행하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

스마트 리프레쉬 동작을 수행하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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김웅래
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김생환
오윤나
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Abstract

본 기술은 스마트 리프레쉬 동작을 수행하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로서, 노말영역과 로우해머영역으로 분할된 다수의 메모리 블록을 포함하는 메모리 뱅크와, 액티브 커맨드에 응답하여 노말영역에 대한 액세스 동작을 수행하는 커맨드 제어회로와, 프리차지 커맨드에 응답하여 내부 액티브 커맨드를 생성하는 내부 커맨드 생성회로와, 내부 액티브 커맨드에 응답하여 로우해머영역에 대한 액세스 동작을 수행하여 수신된 어드레스의 로직레벨 조합 별로 카운팅된 횟수를 로우해머영역에 저장하며, 카운팅된 횟수가 설정된 조건에 부합하는 경우 그에 대응하는 어드레스를 타겟어드레스로서 설정하는 타겟어드레스 생성회로, 및 타겟어드레스에 대한 스마트 리프레쉬 동작을 제어하는 리프레쉬 제어회로를 포함한다.

Description

스마트 리프레쉬 동작을 수행하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템 {MEMORY DEVICE FOR PERFORMING SMART REFRESH OPERATION AND MEMORY SYSTEM THEREOF}
본 발명은 반도체 회로에 관한 것으로서, 구체적으로 스마트 리프레쉬 동작을 수행하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체장치는 데이터를 저장하기 위한 다수의 메모리셀을 구비하고 있다. 메모리셀 각각은 셀 커패시터(capacitor)와 셀 트랜지스터(transistor)로 구성된다. 반도체장치는 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장하며, 셀 커패시터에 저장된 전하량은 이상적으로 항상 일정해야 한다. 그러나 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 저장된 데이터의 유실을 의미한다. 반도체장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레쉬(refresh) 동작을 수행한다.
한편, 공정 기술이 발달함에 따라 반도체장치의 집적도가 점점 증가하므로 메모리셀 간의 간격이 줄어들고, 메모리셀들 각각에 연결되어 있는 워드라인(word line) 사이의 간격이 줄어들고 있다. 워드라인 간의 간격이 좁아지면 인접한 워드라인 사이에 간섭 효과가 발생하게 되어 해당 워드라인에 연결되어 있는 메모리셀에 저장된 데이터가 유지되기 어려운 상태가 될 수 있다. 즉, 데이터가 유실될 수 있는 확률이 증가한다.
본 발명의 실시예는 어드레스의 로직레벨 조합의 입력 횟수 정보를 저장하는 메모리영역을 추가로 구비하고, 모든 어드레스의 로직레벨 조합을 카운팅한 결과에 따라 가장 많이 활성화된 워드라인의 인접한 워드라인들을 리프레쉬하는 스마트 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 메모리 장치는, 노말영역과 로우해머영역으로 분할된 다수의 메모리 블록을 포함하는 메모리 뱅크; 액티브 커맨드에 응답하여 상기 노말영역에 대한 액세스 동작을 수행하는 커맨드 제어회로; 프리차지 커맨드에 응답하여 내부 액티브 커맨드를 생성하는 내부 커맨드 생성회로; 상기 내부 액티브 커맨드에 응답하여 상기 로우해머영역에 대한 액세스 동작을 수행하여 수신된 어드레스의 로직레벨 조합 별로 카운팅된 횟수를 상기 로우해머영역에 저장하며, 상기 카운팅된 횟수가 설정된 조건에 부합하는 경우 그에 대응하는 어드레스를 타겟어드레스로서 설정하는 타겟어드레스 생성회로; 및 상기 타겟어드레스에 대한 스마트 리프레쉬 동작을 제어하는 리프레쉬 제어회로를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 장치의 동작방법은, 제1노말영역과 제1로우해머영역으로 분할된 다수의 메모리 블록을 포함하는 제1메모리 뱅크, 및 제2노말영역과 제2로우해머영역으로 분할된 다수의 메모리 블록을 포함하는 제2메모리 뱅크를 포함하는 메모리 장치의 동작방법에 있어서, 상기 제1메모리 뱅크에 대한 액티브 구간이 상기 제2메모리 뱅크에 대한 프리차지 구간과 적어도 일부 겹치고, 상기 제2메모리 뱅크에 대한 액티브 구간이 상기 제1메모리 뱅크에 대한 프리차지 구간과 적어도 일부 겹치는 뱅크 인터리빙 방식에 따라 상기 제1 및 제2노말영역 각각에 대한 액세스 동작을 수행하는 단계; 로우해머 인에이블 구간에서 상기 제1 또는 제2 메모리 뱅크의 프리차지 구간에 대응하는 프리차지 커맨드에 응답하여 내부 액티브 커맨드를 생성하는 제1생성단계; 상기 내부 액티브 커맨드에 응답하여 상기 제1 또는 제2로우해머영역에 대한 액세스 동작을 수행하여 수신된 어드레스의 로직레벨 조합 별로 카운팅된 횟수를 상기 제1 또는 제2로우해머영역에 저장하며, 상기 카운팅된 횟수가 설정된 조건에 부합하는 경우 그에 대응하는 어드레스를 타겟어드레스로서 설정하는 단계; 및 상기 타겟어드레스에 대한 스마트 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.
본 기술은 어드레스의 로직레벨 조합의 입력 횟수 정보를 저장하기 위한 로우해머영역을 추가로 구비하고, 모든 어드레스의 로직레벨 조합을 카운팅한 결과에 따라 가장 많이 활성화된 워드라인의 인접한 워드라인들을 리프레쉬하는 스마트 리프레쉬 동작을 수행할 수 있다. 이를 통해, 모든 어드레스 로직레벨 조합의 입력횟수를 정확하게 카운팅할 수 있으며, 이를 이용하여 가장 많이 활성화된 워드라인 및 그와 인접한 워드라인들을 리프레쉬함으로써 워드라인간의 간섭현상을 최소화할 수 있다.
또한, 본 기술은 액티브 구간에서 노말영역에 대한 액세스 동작을 수행하고, 프리차지 구간에서 로우해머영역에 대한 액세스 동작을 수행할 수 있다. 이를 통해, 로우해머영역의 추가로 인해 액티브 구간의 동작시간이 늘어나는 것을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 일 예를 설명하기 위한 도면이다.
도 2는 도 1에 개시된 메모리 장치의 구성요소 중 내부 커맨드 생성회로의 일 예를 설명하기 위한 도면이다.
도 3은 도 1에 개시된 메모리 장치의 구성요소 중 메모리 뱅크의 일 예를 설명하기 위한 도면이다.
도 4는 도 1에 개시된 메모리 장치의 구성요소 중 타겟어드레스 생성회로의 일 예를 설명하기 위한 도면이다.
도 5는 도 1에 개시된 메모리 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치의 일 예를 설명하기 위한 도면이다.
도 7은 도 6에 개시된 메모리 장치의 구성요소 중 메모리 뱅크의 일 예를 설명하기 위한 도면이다.
도 8은 도 6에 개시된 메모리 장치의 동작을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 일 예를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)는, 내부 커맨드 생성회로(11)와 타겟어드레스 생성회로(12)와, 리프레쉬 제어회로(13)와, 커맨드 제어회로(14), 및 메모리 뱅크(20)를 포함할 수 있다.
메모리 뱅크(20)는, 노말영역(NM AREA, 211, 221)과 로우해머영역(RH AREA, 212, 222)를 각각 포함하는 다수의 메모리 블록(21, 22)을 포함할 수 있다. 실시예에 따라, 메모리 뱅크(20)는, 제1메모리 블록(21), 및 제2메모리 블록(22)을 포함할 수 있다. 참고로, 도면에서는 메모리 뱅크(20)에 두 개의 메모리 블록(21, 22)가 포함되는 것을 예시하였지만, 이는, 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 메모리 블록이 포함되는 것도 얼마든지 가능하다. 이하에서는 메모리 뱅크(20)에 두 개의 메모리 블록(21, 22)가 포함되는 것을 가정하여 설명하도록 하겠다.
제1메모리 블록(21)과 제2메모리 블록(22) 각각은, 노말영역(211, 221)과 로우해머영역(212, 222)을 포함할 수 있다.
노말영역(211, 221)은, 노말데이터를 저장하기 위한 영역일 수 있다.
로우해머영역(212, 222)은, 메모리 뱅크(20)로 입력되는 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 저장하기 위한 영역일 수 있다.
내부 커맨드 생성회로(11)는, 외부장치(예를 들어, 메모리 컨트롤러)로부터 프리차지 커맨드(PCG) 및 로우해머 인에이블 신호(FEN)를 입력받을 수 있다.
내부 커맨드 생성회로(11)는, 프리차지 커맨드(PCG) 및 로우해머 인에이블 신호(FEN)를 토대로 내부 액티브 커맨드(IACT)와 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT) 및 내부 프리차지 커맨드(IPCG)를 생성할 수 있다.
내부 커맨드 생성회로(11)는, 로우해머 인에이블 신호(FEN)가 활성화된 상태, 즉, 로우해머 인에이블 상태에서 액티브 커맨드(ACT)에 이어서 입력되는 프리차지 커맨드(PCG)에 응답하여 내부 액티브 커맨드(IACT)를 생성하고, 설정된 시간이 흐른 후 내부 프리차지 커맨드(IPCG)를 생성할 수 있다. 내부 커맨드 생성회로(11)는, 로우해머 인에이블 신호(EN)가 비활성화된 상태, 즉, 로우해머 디스에이블 상태에서 프리차지 커맨드(PCG)가 입력되는 것과 상관없이 어떠한 신호도 생성하지 않을 수 있다. 내부 커맨드 생성회로(11)는, 프리차지 커맨드(PCG)에 응답하여 내부 액티브 커맨드(IACT)를 설정된 시간동안 활성화시킨 후, 내부 액티브 커맨드(IACT)의 활성화 구간에서 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT)를 순차적으로 생성하며, 내부 액티브 커맨드(IACT)의 비활성화에 응답하여 내부 프리차지 커맨드(IPCG)를 생성할 수 있다.
커맨드 제어회로(14)는, 외부장치(예를 들어, 메모리 컨트롤러)로부터 액티브 커맨드(ACT)와 리드 커맨드(RD)와 라이트 커맨드(WT)와 프리차지 커맨드(PCG) 및 로우해머 인에이블 신호(FEN)를 입력받을 수 있다.
커맨드 제어회로(14)는, 액티브 커맨드(ACT)에 응답하여 메모리 뱅크(20)의 노말영역(211, 221)에 대한 액세스 동작을 수행할 수 있다. 커맨드 제어회로(14)는, 액티브 커맨드(ACT)에 응답하여 메모리 뱅크(20)를 액티브 시키고, 리드 커맨드(RD) 및 라이트 커맨드(WT)에 응답하여 메모리 뱅크(20)의 노말영역(211, 221)으로부터 노말 데이터를 리드/라이트할 수 있다. 커맨드 제어회로(14)는, 로우해머 인에이블 신호(FEN)가 활성화된 상태에서 내부 프리차지 커맨드(IPCG)에 응답하여 메모리 뱅크(20)를 프리차지 시킬 수 있다. 커맨드 제어회로(14)는, 로우해머 인에이블 신호(FEN)가 비활성화된 상태에서 프리차지 커맨드(PCG)에 응답하여 메모리 뱅크(20)를 프리차지 시킬 수 있다. 커맨드 제어회로(14)는, 액티브 커맨드(ACT)와 리드 커맨드(RD)와 라이트 커맨드(WT)와 프리차지 커맨드(PCG)와 내부 프리차지 커맨드(IPCG) 및 로우해머 인에이블 신호(FEN)에 응답하여 노말영역 제어신호(NM_CON)을 생성함으로써 메모리 뱅크(20)의 노말영역(211, 221)에 대한 동작, 예컨대, 액티브 동작과 리드/라이트 동작 및 프리차지 동작을 제어할 수 있다.
타겟어드레스 생성회로(12)는, 내부 액티브 커맨드(IACT)에 응답하여 메모리 뱅크(20)의 로우해머영역(212, 222)에 대한 액세스 동작을 수행할 수 있다. 타겟어드레스 생성회로(12)는, 내부 액티브 커맨드(IACT)가 활성화된 상태에서 내부 리드 커맨드(IRD) 및 내부 라이트 커맨드(IWT)에 응답하여 메모리 뱅크(20)의 로우해머영역(212, 222)으로부터 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 리드/라이트할 수 있다. 타겟어드레스 생성회로(12)는, 내부 프리차지 커맨드(IPCG)에 응답하여 메모리 뱅크(20)의 로우해머영역(212, 222)에 대한 프리차지 동작을 수행할 수 있다.
한편, 내부 액티브 커맨드(IACT)는, 액티브 커맨드(ACT)에 이어서 입력되는 프리차지 커맨드(PCG)에 응답하여 생성되는 커맨드이므로, 커맨드 제어회로(14)에 의해 수행되는 노말영역(211, 221)에 대한 액세스 동작과 타겟어드레스 생성회로(12)에 의해 수행되는 로우해머영역(212, 222)에 대한 액세스 동작은 서로 겹쳐지지 않는 동작구간을 갖는 것을 알 수 있다. 즉, 액티브 커맨드(ACT)에 응답하여 커맨드 제어회로(14)에서 수행하는 노말영역(211, 221)에 대한 액세스 동작은, 프리차지 커맨드(PCG)가 입력되는 시점에는 완료된 상태일 수 있다. 따라서, 프리차지 커맨드(PCG)에 대응하여 생성된 내부 액티브 커맨드(IACT)에 응답하여 타겟어드레스 생성회로(12)에서 수행하는 로우해머영역(212, 222)에 대한 액세스 동작은, 커맨드 제어회로(14)에서 수행하는 노말영역(211, 221)에 대한 액세스 동작이 완료된 이후일 수 있다.
좀 더 구체적으로, 타겟어드레스 생성회로(12)는, 내부 액티브 커맨드(IACT)에 응답하여 메모리 뱅크(20)의 로우해머영역(212, 222)에 대한 액세스 동작을 수행하여 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 메모리 뱅크(20)의 로우해머영역(212, 222)에 저장할 수 있다.
타겟어드레스 생성회로(12)는, 메모리 뱅크(20)의 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN)가 설정된 조건에 부합하는 경우 그에 대응하는 어드레스를 타겟어드레스(TGA<1:N>)로서 설정할 수 있다.
타겟어드레스 생성회로(12)는, 내부 커맨드 생성회로(11)로부터 인가되는 내부 액티브 커맨드(IACT)가 활성화된 상태에서 내부 리드 커맨드(IRD)에 응답하여 로우해머영역(212, 222)에 대한 내부 리드 동작을 수행하고, 내부 라이트 커맨드(IWT)에 응답하여 로우해머영역(212, 222)에 대한 내부 라이트 동작을 수행할 수 있다.
타겟어드레스 생성회로(12)는, 내부 커맨드 생성회로(11)로부터 수신된 내부 리드 커맨드(IRD)에 응답하여 로우해머영역(212, 222)에 대한 내부 리드 동작을 수행하여 로우해머영역(212, 222)에 저장된 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 리드할 수 있다. 타겟어드레스 생성회로(12)는, 리드된 카운팅된 횟수(RCN)를 업카운팅한 뒤, 내부 커맨드 생성회로(11)로부터 수신된 내부 라이트 커맨드(IWT)에 응답하여 로우해머영역(212, 222)에 대한 내부 라이트 동작을 수행하여 업카운팅된 횟수(RCN)를 로우해머영역(212, 222)에 저장할 수 있다.
타겟어드레스 생성회로(12)는, 외부장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADD<1:N>)를 수신할 수 있다. 여기서, 어드레스(ADD<1:N>)는, N비트를 포함할 수 있으며, N은 2이상의 자연수일 수 있다. 따라서, 어드레스(ADD<1:N>)의 로직레벨 조합이 의미하는 것은, 어드레스(ADD<1:N>)에 포함된 N비트 각각의 로직레벨이 어떠한 조합을 갖는지를 의미할 수 있다.
타겟어드레스 생성회로(12)는, 내부 리드 동작시 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 생성한 뒤, 내부 라이트 동작시 로우해머영역(212, 222)에 저장할 수 있다.
실시예에 따라, 타겟어드레스 생성회로(12)는, 내부 리드 동작시 제1로직레벨 조합을 갖는 어드레스가 수신된 횟수를 카운팅하여 '3'값을 갖는 카운팅된 횟수(RCN)를 생성한 뒤, 생성된 카운팅된 횟수(RCN)를 내부 라이트 동작시 로우해머영역(212, 222)에 저장함으로써, 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN) 중 제1로직레벨 조합을 갖는 어드레스에 대응하는 값이 '3'이 되도록 할 수 있다.
다른 실시예에 따라, 타겟어드레스 생성회로(12)는, 내부 리드 동작시 제2로직레벨 조합을 갖는 어드레스가 수신된 횟수를 카운팅하여 '7'값을 갖는 카운팅된 횟수(RCN)를 생성한 뒤, 생성된 카운팅된 횟수(RCN)를 내부 라이트 동작시 로우해머영역(212, 222)에 저장함으로써, 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN) 중 제2로직레벨 조합을 갖는 어드레스에 대응하는 값이 '7'이 되도록 할 수 있다.
타겟어드레스 생성회로(12)에서 내부 리드 동작시 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 생성하는 동작은, 어드레스(ADD<1:N>)의 로직레벨 조합 별로 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN)를 내부 리드 동작시 타겟어드레스 생성회로(12) 내부로 리드한 뒤, 리드된 카운팅된 횟수(RCN)를 업카운팅하여 갱신하는 동작일 수 있다. 따라서, 내부 라이트 동작시 타겟어드레스 생성회로(12)에서 로우해머영역(212, 222)로 전달되는 카운팅된 횟수(RCN)는, 내부 리드 동작시 리드된 카운팅된 횟수(RCN)를 업카운팅하여 갱신한 카운팅된 횟수(RCN)를 의미할 수 있다. 정리하면, 타겟어드레스 생성회로(12)는, 내부 리드 동작시 어드레스(ADD<1:N>)의 로직레벨 조합 별로 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN)를 내부 리드 동작시 리드한 뒤, 리드된 카운팅된 횟수(RCN)를 업카운팅하여 갱신하고, 갱신된 카운팅된 횟수(RCN)를 내부 라이트 동작시 로우해머영역(212, 222)에 저장할 수 있다.
실시예에 따라, 타겟어드레스 생성회로(12)는, 제1로직레벨 조합을 갖는 어드레스에 대응하여 로우해머영역(212, 222)에 저장된 '3'값을 갖는 카운팅된 횟수(RCN)를 내부 리드 동작시 리드한 뒤, 리드된 카운팅된 횟수(RCN)의 값을 업카운팅하여 '4'값을 갖는 카운팅된 횟수(RCN)로 갱신하고, 갱신된 카운팅된 횟수(RCN)를 내부 라이트 동작시 로우해머영역(212, 222)에 저장함으로써, 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN) 중 제1로직레벨 조합을 갖는 어드레스에 대응하는 값이 '4'가 되도록 할 수 있다.
다른 실시예에 따라, 타겟어드레스 생성회로(12)는, 제2로직레벨 조합을 갖는 어드레스에 대응하여 로우해머영역(212, 222)에 저장된 '7'값을 갖는 카운팅된 횟수(RCN)를 내부 리드 동작시 리드한 뒤, 리드된 카운팅된 횟수(RCN)의 값을 업카운팅하여 '8'값을 갖는 카운팅된 횟수(RCN)로 갱신하고, 갱신된 카운팅된 횟수(RCN)를 내부 라이트 동작시 로우해머영역(212, 222)에 저장함으로써, 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN) 중 제2로직레벨 조합을 갖는 어드레스에 대응하는 값이 '8'이 되도록 할 수 있다.
또 다른 실시예에 따라, 타겟어드레스 생성회로(12)는, 제3로직레벨 조합을 갖는 어드레스에 대응하여 로우해머영역(212, 222)에 초기값인 '0'을 갖는 카운팅된 횟수(RCN)가 저장된 경우에도 내부 리드 동작시 리드한 뒤, 리드된 카운팅된 횟수(RCN)의 값을 업카운팅하여 '1'값을 갖는 카운팅된 횟수(RCN)로 갱신하고, 갱신된 카운팅된 횟수(RCN)를 내부 라이트 동작시 로우해머영역(212, 222)에 저장함으로써, 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN) 중 제3로직레벨 조합을 갖는 어드레스에 대응하는 값이 '1'이 되도록 할 수 있다.
타겟어드레스 생성회로(12)는, 어드레스(ADD<1:N>)의 로직레벨 조합 별로 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN)가 설정된 조건에 부합하는 경우 그에 대응하는 어드레스(ADD<1:N>)를 타겟어드레스(TGA<1:N>)로서 설정할 수 있다.
실시예에 따라, 타겟어드레스 생성회로(12)는, 어드레스(ADD<1:N>)의 로직레벨 조합 별로 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN) 중 상대적으로 가장 큰 값을 갖는 하나의 횟수를 선택한 뒤, 그에 대응하는 어드레스(ADD<1:N>)를 타겟어드레스(TGA<1:N>)로서 설정할 수 있다.
타겟어드레스 생성회로(12)는, 리프레쉬 제어회로(13)로부터 수신된 스마트 리프레쉬 신호(SR)에 응답하여 내부에 저장된 타겟어드레스(TGA<1:N>)를 메모리 뱅크(20)로 출력할 수 있다. 즉, 리프레쉬 제어회로(13)에서 스마트리프레쉬 동작을 수행하기 위해 스마트 리프레쉬 신호(SR)를 생성할 때, 타겟어드레스(TGA<1:N>)를 메모리 뱅크(20)로 출력하여, 타겟어드레스(TGA<1:N>)에 대한 스마트리프레쉬 동작이 수행되도록 할 수 있다.
스마트 리프레쉬 동작은, 메모리 뱅크(20) 포함된 다수의 워드라인(WL1, WL2, WL3, …) 중 타겟어드레스(TGA<1:N>) 대응하는 워드라인에 인접하게 배치된 적어도 하나 이상의 워드라인을 리프레쉬하는 동작일 수 있다. 실시예에 따라, 메모리 뱅크(20)에 포함된 다수의 워드라인(WL1, WL2, WL3, …) 중 타겟어드레스(TGA<1:N>)에 대응하는 워드라인이 J번째 워드라인이라고 가정할 경우, 타겟어드레스(TGA<1:N>)에 대한 스마트 리프레쉬 동작에서는, J번째 워드라인뿐만 아니라 그에 인접한 J+1번째 워드라인과 J-1번째 워드라인을 선택하여 리프레쉬할 수 있다. J는 1이상의 자연수일 수 있다.
타겟어드레스 생성회로(12)는, 스마트 리프레쉬 동작의 수행이후 내부 라이트 동작을 수행하여 어드레스(ADD<1:N>)의 로직레벨 조합 별로 로우해머영역(212, 222)에 저장된 카운팅된 횟수(RCN) 중 타겟어드레스(TGA<1:N>)에 대응하는 횟수를 초기화시킬 수 있다.
리프레쉬 제어회로(13)는 외부장치(예를 들어, 메모리 컨트롤러)로부터 리프레쉬 커맨드(REF)를 수신할 수 있다.
리프레쉬 제어회로(13)는 리프레쉬 커맨드(REF)를 토대로 스마트 리프레쉬 신호(SR) 및 내부 리프레쉬 신호(IR)를 생성할 수 있다.
리프레쉬 제어회로(13)는 리프레쉬 커맨드(REF)가 스마트 리프레쉬 동작을 수행하기 위한 조건에 대응하는 형태로 입력되는 경우 인에이블되는 스마트 리프레쉬 신호(SR)를 생성할 수 있다. 리프레쉬 제어회로(13)는, 스마트 리프레쉬 신호(SR)를 생성하여 메모리 뱅크(20)와 타겟어드레스 생성회로(12)로 전달함으로써, 타겟어드레스(TGA<1:N>)에 대한 스마트 리프레쉬 동작을 제어할 수 있다.
리프레쉬 제어회로(13)는 리프레쉬 커맨드(REF)가 셀프 리프레쉬 동작을 수행하기 위한 조건에 대응하는 형태로 입력되는 경우 인에이블되는 내부 리프레쉬 신호(IR)를 생성할 수 있다. 리프레쉬 제어회로(13)는, 내부 리프레쉬 신호(IR)를 생성함으로써, 셀프 리프레쉬 동작을 수행할 수 있다.
타겟 어드레스 생성회로(12)는, 메모리 장치(1)가 동작을 시작하기 위한 파워업구간 및 부트업동작 시 입력되는 초기화신호(INIT)에 응답하여 메모리 뱅크(20)의 로우해머영역(212, 222)에 저장된 모든 카운팅된 횟수(RCN)를 초기화시킬 수 있다. 초기화되는 카운팅된 횟수(RCN)는 모든 비트가 로직로우레벨인 '0'값을 가질 수 있다.
타겟어드레스 생성회로(12)는, 내부 액티브 커맨드(IACT)와 내부 프리차지 커맨드(IPCG)와 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT) 및 초기화 신호(INIT)에 응답하여 로우해머 제어신호(RH_CON)을 생성함으로써 메모리 뱅크(20)의 로우해머영역(212, 222)에 대한 동작, 예컨대, 액티브 동작과 프리차지 동작과 내부 리드 동작과 내부 라이트 동작 및 초기화 동작을 제어할 수 있다.
참고로, 전술한 실시예에서 설명한 카운팅된 횟수(RCN)는 미리 정의된 비트를 포함할 수 있다. 실시예에 따라, 카운팅된 횟수(RCN)는 6비트를 포함할 수 있다.
도 2는 도 1에 개시된 메모리 장치의 구성요소 중 내부 커맨드 생성회로의 일 예를 설명하기 위한 도면이다.
도 2를 참조하면, 내부 커맨드 생성회로(11)는, 제1생성회로(111), 및 제2생성회로(112)를 포함할 수 있다.
제1생성회로(111)는, 프리차지 커맨드(PCG)에 응답하여 내부 액티브 커맨드(IACT)를 설정된 시간(tDELAY)동안 활성화시킬 수 있다. 제1생성회로(111)는, 로우해머 인에이블 신호(FEN)가 활성화된 상태에서 프리차지 커맨드(PCG)가 입력되는 것에 응답하여 내부 액티브 커맨드(IACT)를 설정된 시간동안 활성화시킬 수 있다. 제1생성회로(111)는, 로우해머 인에이블 신호(FEN)가 비활성화된 상태에서 프리차지 커맨드(PCG)의 입력과 상관없이 내부 액티브 커맨드(IACT)를 비활성화 상태로 유지할 수 있다.
제2생성회로(112)는, 내부 액티브 커맨드(IACT)가 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT) 및 내부 프리차지 커맨드(IPCG)를 순차적으로 생성할 수 있다. 제2생성회로(112)는, 내부 액티브 커맨드(IACT)의 활성화 구간에서 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT)를 순차적으로 생성하고, 내부 액티브 커맨드(IACT)의 비활성화에 응답하여 내부 프리차지 커맨드(IPCG)를 생성할 수 있다.
도 3은 도 1에 개시된 메모리 장치의 구성요소 중 메모리 뱅크의 일 예를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 뱅크(20)는, 제1메모리 블록(21), 및 제2메모리 블록(22)을 포함할 수 있다.
도 1에는 구체적으로 도시되지 않았지만 도 2를 참조하면, 메모리 뱅크(20)의 우측과 좌측 중 어느 한 측면에 로우영역(ROW AREA, 23)이 위치할 수 있다. 도면에서는 메모리 뱅크(20)의 좌측에 로우영역(23)이 위치하는 것을 알 수 있다. 또한, 메모리 뱅크(20)의 상측과 하측 중 어느 한 측면에 컬럼영역(COLUMN AREA, 24)이 위치할 수 있다. 도면에서는 메모리 뱅크(20)의 하측에 컬럼영역(24)이 위치하는 것을 알 수 있다. 또한, 크로스영역(CROSS AREA, 25)이 로우영역(23)와 컬럼영역(24) 사이에 위치할 수 있다.
메모리 뱅크(20)는, 다수의 워드라인(WL1, WL2, WL3, …)과 다수의 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12) 사이에 접속된 다수의 메모리 셀(MC)를 포함할 수 있다.
메모리 뱅크(20)에 포함된 제1메모리 블록(21)과 제2메모리 블록(22)는, 동시에 구동되는 다수의 워드라인(WL1, WL2, WL3, …)을 공유할 수 있다. 예컨대, 도면에 구체화되지 않았지만, 다수의 워드라인(WL1, WL2, WL3, …)은, 로우영역(23)에 위치하는 워드라인 드라이버에 의해 동시에 구동될 수 있다.
본 발명의 실시예에서는 제1메모리 블록(21)과 제2메모리 블록(22)가 다수의 워드라인(WL1, WL2, WL3, …)을 공유하여 동시에 구동되는 것을 예시하였지만, 이는 어디까지나 하나의 실시예일 뿐이며, 제1메모리 블록(21)에 대응하는 다수의 워드라인과 제2메모리 블록(22)에 대응하는 다수의 워드라인이 독립적으로 구동되는 것도 얼마든지 가능하다. 예컨대, 도면에 구체화되지 않았지만, 제1메모리 블록(21)과 제2메모리 블록(22) 사이에는 서브 워드라인 드라이버가 더 포함될 수 있으며, 이를 통해, 제1메모리 블록(21)에 대응하는 다수의 워드라인과 제2메모리 블록(22)에 대응하는 다수의 워드라인을 공유하는 형태로 구동하거나 독립적인 형태로 구동할 수 있다.
제1메모리 블록(21)에 대응하는 다수의 비트라인(BL1, BL2, BL3, BL4, BL5, BL6)과, 제2메모리 블록(22)에 대응하는 다수의 비트라인(BL7, BL8, BL9, BL10, BL11, BL12)은, 물리적으로 분리된 형태일 수 있다.
제1메모리 블록(21)에 포함된 다수의 비트라인(BL1, BL2, BL3, BL4, BL5, BL6) 중 일부 비트라인(BL1, BL2)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)과 제2메모리 블록(22)에 포함된 다수의 비트라인(BL7, BL8, BL9, BL10, BL11, BL12) 중 일부 비트라인(BL7, BL8)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)이 로우해머영역(212, 222)으로 사용될 수 있다.
제1메모리 블록(21)에 포함된 다수의 비트라인(BL1, BL2, BL3, BL4, BL5, BL6) 중 일부 비트라인(BL1, BL2)과 겹쳐지지 않은 나머지 비트라인(BL3, BL4, BL5, BL6)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)과 제2메모리 블록(22)에 포함된 다수의 비트라인(BL7, BL8, BL9, BL10, BL11, BL12) 중 일부 비트라인(BL7, BL8)과 겹쳐지지 않은 나머지 비트라인(BL9, BL10, BL11, BL12)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)이 노말영역(211, 221)으로 사용될 수 있다.
노말영역(211, 221)에 포함된 비트라인(BL3, BL4, BL5, BL6 / BL9, BL10, BL11, BL12)과 로우해머영역(212, 222)에 포함된 비트라인(BL1, BL2 / BL7, BL8)은, 서로 공유하는 세그먼트라인(SIO)을 통해 컬럼영역(24)에 연결될 수 있다.
도면에 구체화되지 않았지만, 컬럼영역(24)에는 세그먼트라인(SIO)을 통해 전달되는 데이터를 메모리 장치(1) 외부(예를 들면, 메모리 컨트롤러)로 출력하거나, 메모리 장치(1) 외부에서 수신되는 데이터를 세그먼트라인(SIO)으로 전달하기 위한 데이터 입/출력 회로가 포함될 수 있다.
내부 커맨드 생성회로(11)에서 내부 리드 커맨드(IRD)가 생성되어 내부 리드 동작이 수행되는 경우, 타겟어드레스 생성회로(12)는, 다수의 워드라인(WL1, WL2, WL3, …)과 로우해머영역(212, 222)에 대응하는 비트라인(BL1, BL2 / BL7, BL8) 사이에 연결된 메모리 셀(MC)에 어드레스(ADD<1:N>)의 로직레벨 조합 별로 저장된 카운팅된 횟수(RCN)를 세그먼트라인(SIO)을 통해 리드할 수 있다. 즉, 타겟어드레스 생성회로(12)는, 로우해머영역(212, 222)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제1선택 메모리 셀에 저장된 카운팅된 횟수(RCN)를 세그먼트라인(SIO)을 통해 리드하는 내부 리드 동작을 수행할 수 있다.
내부 커맨드 생성회로(11)에서 내부 라이트 커맨드(IWT)가 생성되어 내부 라이트 동작이 수행되는 경우, 타겟어드레스 생성회로(12)는, 내부 리드 동작에서 리드된 로직레벨 조합 별로 카운팅된 횟수(RCN)를 업카운팅하여 갱신한 뒤, 갱신된 카운팅된 횟수(RCN)를 세그먼트라인(SIO)을 통해 다수의 워드라인(WL1, WL2, WL3, …)과 로우해머영역(212, 222)에 대응하는 비트라인(BL1, BL2 / BL7, BL8) 사이에 연결된 메모리 셀(MC)에 라이트할 수 있다. 즉, 타겟어드레스 생성회로(12)는, 내부 리드 동작에서 리드된 카운팅된 횟수(RCN)를 업카운팅하여 갱신한 뒤, 갱신된 카운팅된 횟수(RCN)를 세그먼트라인(SIO)을 통해 로우해머영역(212, 222)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제1선택 메모리 셀로 전달하여 저장하는 내부 라이트 동작을 수행할 수 있다.
커맨드 제어회로(14)는, 리드 커맨드(RD)에 응답하여 수행하는 노말 리드 동작에서 다수의 워드라인(WL1, WL2, WL3, …)과 노말영역(211, 221)에 대응하는 다수의 비트라인(BL3, BL4, BL5, BL6 / BL9, BL10, BL11, BL12) 사이에 연결된 메모리 셀(MC)로부터 노말 데이터를 리드하여 세그먼트라인(SIO)라인을 통해 컬럼영역(24)에 포함된 데이터 출력회로로 전달할 수 있다. 즉, 커맨드 제어회로(14)는, 노말영역(211, 221)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀로부터 노말 데이터를 리드하여 세그먼트라인(SIO)을 통해 컬럼영역(24)에 포함된 데이터 출력회로로 전달하는 노말 리드 동작을 수행할 수 있다.
커맨드 제어회로(14)에서 라이트 커맨드(WT)에 응답하여 수행하는 노말 라이트 동작에서 컬럼영역(24)에 포함된 데이터 입력회로부터 세그먼트라인(SIO)을 통해 수신되는 노말 데이터가 다수의 워드라인(WL1, WL2, WL3, …)과 노말영역(211, 221)에 대응하는 다수의 비트라인(BL3, BL4, BL5, BL6 / BL9, BL10, BL11, BL12) 사이에 연결된 메모리 셀(MC)에 라이트할 수 있다. 즉, 커맨드 제어회로(14)는, 컬럼영역(24)에 포함된 데이터 입력회로부터 세그먼트라인(SIO)을 통해 수신되는 노말 데이터를 노말영역(211, 221)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀에 저장하는 노말 라이트 동작을 수행할 수 있다.
도 4는 도 1에 개시된 메모리 장치의 구성요소 중 타겟어드레스 생성회로의 일 예를 설명하기 위한 도면이다.
도 4를 참조하면, 타겟어드레스 생성회로(12)는, 영역제어회로(41)와 저장회로(42) 및 타겟 어드레스 출력회로(44)를 포함할 수 있다.
영역제어회로(41)는, 내부 액티브 커맨드(IACT)가 활성화된 상태에서 내부 리드 커맨드(IRD)에 응답하여 입력어드레스에 대응하는 로우해머영역(212, 222)에 대한 내부 리드 동작을 수행하여 입력어드레스에 대응하는 카운팅된 횟수(RCN)를 리드할 수 있다. 영역제어회로(41)는, 로우해머영역(212, 222)에 대한 내부 리드 동작을 수행결과 리드된 카운팅된 횟수(RCN)를 업카운팅하여 갱신하고, 내부 액티브 커맨드(IACT)가 활성화된 상태에서 내부 라이트 커맨드(IWT)에 응답하여 로우해머영역(212, 222)에 대한 내부 라이트 동작을 수행하여 갱신된 카운팅된 횟수(RCN)를 입력어드레스에 대응하는 로우해머영역(212, 222)에 저장할 수 있다.
좀 더 구체적으로, 영역제어회로(41)는, 내부 커맨드 생성회로(11)로부터 수신된 내부 리드 커맨드(IRD)에 응답하여 로우해머영역(212, 222)에 대한 내부 리드 동작을 수행하여 입력어드레스에 대응하는 카운팅된 횟수(RCN)를 리드할 수 있다. 입력어드레스는, 메모리 장치(1)로 입력되는 어드레스(ADD<1:N>)의 로직레벨 조합 중 어느 하나의 로직레벨 조합을 갖는 어드레스일 수 있다. 입력어드레스는, 메모리 뱅크(20)로 입력되어 다수의 워드라인 중 어느 하나의 워드라인을 선택할 수 있다.
따라서, 영역제어회로(41)는, 다수의 워드라인(WL1, WL2, WL3, …) 중 입력어드레스에 대응하는 어느 하나의 워드라인과 로우해머영역(212, 222)에 대응하는 비트라인(BL1, BL2 / BL7, BL8) 사이에 접속된 메모리 셀(MC)에 저장된 카운팅된 횟수(RCN)를 세그먼트라인(SIO)을 통해 리드하는 내부 리드 동작을 내부 커맨드 생성회로(11)로부터 수신된 내부 리드 커맨드(IRD)에 응답하여 수행할 수 있다.
영역제어회로(41)는, 내부 리드 동작을 통해 리드된 입력어드레스에 대응하는 카운팅된 횟수(RCN)를 업카운팅하여 갱신할 수 있다.
영역제어회로(41)는, 업카운팅하여 갱신된 카운팅된 횟수(RCN)를 다수의 워드라인(WL1, WL2, WL3, …) 중 입력어드레스에 대응하는 어느 하나의 워드라인과 로우해머영역(212, 222)에 대응하는 비트라인(BL1, BL2 / BL7, BL8) 사이에 접속된 메모리 셀(MC)에 저장하는 내부 라이트 동작을 내부 커맨드 생성회로(11)로부터 수신된 내부 라이트 커맨드(IWT)에 응답하여 수행할 수 있다.
영역제어회로(41)는, 리셋신호(RST)에 응답하여 다수의 워드라인(WL1, WL2, WL3, …) 중 입력어드레스에 대응하는 워드라인과 로우해머영역(212, 222)에 대응하는 비트라인(BL1, BL2 / BL7, BL8) 사이에 연결된 메모리 셀(MC)에 저장된 카운팅된 횟수(RCN)를 초기화시킬 수 있다.
영역제어회로(41)는, 초기화신호(INIT)에 응답하여 다수의 워드라인(WL1, WL2, WL3, …)과 로우해머영역(212, 222)에 대응하는 비트라인(BL1, BL2 / BL7, BL8) 사이에 연결된 모든 메모리 셀(MC)에 저장된 카운팅된 횟수(RCN)를 초기화시킬 수 있다. 초기화되는 카운팅된 횟수(RCN)는 모든 비트가 로직로우레벨인 '0'값을 가질 수 있다.
저장회로(42)는, 저장횟수(SELN)를 저장할 수 있다. 저장회로(42)는, 영역제어회로(41)에서 업카운팅동작을 통해 갱신된 카운팅된 횟수(RCN)가 설정된 조건에 부합하는 경우, 설정된 조건에 부합하는 갱신된 카운팅된 횟수(RCN)를 저장횟수(SELN)로서 내부에 저장할 수 있다. 저장회로(42)는, 리셋신호(RST)에 응답하여 내부에 저장된 저장횟수(SELN)의 값을 초기화시킬 수 있다.
저장회로(42)는, 메모리 뱅크(20)에 대한 액티브 동작시, 영역제어회로(41)에서 생성된 갱신된 카운팅된 횟수(RCN)가 내부에 저장된 저장횟수(SELN)보다 더 큰 경우, 갱신된 카운팅된 횟수(RCN)를 저장횟수(SELN)로서 내부에 갱신저장하고 플래그신호(FLG)를 생성할 수 있다. 저장제어회로(43)는, 리셋신호(RST)에 응답하여 내부에 저장된 저장횟수(SELN)를 초기화시킬 수 있다.
저장회로(42)는, 영역제어회로(41)에서 갱신된 카운팅된 횟수(RCN)가 생성되는 것에 응답하여 내부에 저장된 저장횟수(SELN)의 값과 갱신된 카운팅된 횟수(RCN)의 값을 비교할 수 있다. 비교결과, 영역제어회로(41)에서 생성된 갱신된 카운팅된 횟수(RCN)의 값이 내부에 저장된 저장횟수(SELN)의 값보다 큰 경우, 영역제어회로(41)에서 생성된 갱신된 카운팅된 횟수(RCN)가 새로운 저장횟수(SELN)로서 내부에 갱신저장되도록 할 수 있다. 비교결과, 영역제어회로(41)에서 생성된 갱신된 카운팅된 횟수(RNC)의 값이 내부에 저장된 저장횟수(SELN)의 값보다 작은 경우, 내부에 저장된 저장횟수(SELN)가 그대로 유지되도록 할 수 있다. 따라서, 저장회로(42) 내부에 저장된 저장횟수(SELN)는, 로우해머영역(212, 222)에 저장된 모든 카운팅된 횟수(RCN) 중 가장 큰 값과 동일한 값을 가질 수 있다.
저장회로(42)는, 리셋신호(RST)에 응답하여 내부에 저장된 저장횟수(SELN)의 값을 초기화시킬 수 있다. 실시예에 따라, 초기화된 저장횟수(SELN)는 모든 비트가 로직로우레벨인 '0'값을 가질 수 있다.
저장회로(42)는, 영역제어회로(41)에서 생성된 갱신된 카운팅된 횟수(RCN)의 값이 내부에 저장된 저장횟수(SELN)의 값보다 큰 경우, 플래그신호(FLG)를 생성할 수 있다. 저장회로(42)는, 영역제어회로(41)에서 생성된 갱신된 카운팅된 횟수(RCN)의 값이 내부에 저장된 저장횟수(SELN)의 값보다 작은 경우 플래그신호(FLG)를 생성하지 않을 수 있다.
타겟어드레스 출력회로(44)는, 저장회로(42)에서 플래그신호(FLG)가 생성되는 것에 응답하여 입력어드레스를 타겟어드레스(TGA<1:N>)로서 저장할 수 있다. 타겟어드레스 출력회로(44)는, 스마트 리프레쉬 동작시 타겟어드레스(TGA<1:N>)를 메모리 뱅크(20)로 출력할 수 있다. 타겟어드레스 출력회로(44)는, 스마트 리프레쉬 동작의 수행이후 리셋신호(RST)를 생성할 수 있다.
저장회로(42)에서 플래그신호(FLG)가 생성된다는 것은 영역제어회로(41)에서 생성된 갱신된 카운팅된 횟수(RCN)가 새로운 저장횟수(SELN)로서 갱신저장된다는 것을 의미하기 때문에, 플래그신호(FLG)가 생성되는 시점에서 입력어드레스는, 해당시점까지 로우해머영역(212, 222)에 저장된 모든 카운팅된 횟수(RCN) 중 가장 큰 횟수에 대응하는 입력어드레스일 수 있다. 따라서, 타겟어드레스 출력회로(44)에 저장되는 타겟어드레스(TGA<1:N>)는, 로우해머영역(212, 222)에 저장된 모든 카운팅된 횟수(RCV) 중 가장 큰 횟수에 대응하는 어드레스일 수 있다.
타겟어드레스 출력회로(44)는, 리프레쉬 제어회로(13)로부터 스마트 리프레쉬 동작에 대응하는 스마트 리프레쉬 신호(SR)가 수신되는 것에 응답하여 내부에 저장되어있던 타겟어드레스(TGA<1:N>)를 메모리 뱅크(20)로 출력할 수 있다. 따라서, 리프레쉬 제어회로(13)는, 스마트 리프레쉬 신호(SR)를 생성하여 메모리 뱅크(20)와 타겟어드레스 생성회로(12)로 전달함으로써, 로우해머영역(212, 222)에 저장된 모든 카운팅된 횟수(RCN) 중 가장 큰 횟수에 대응하는 타겟어드레스(TGA<1:N>)에 대해 스마트 리프레쉬 동작을 수행할 수 있다.
타겟어드레스 출력회로(44)는, 스마트 리프레쉬 동작의 수행이후 리셋신호(RST)를 생성할 수 있다. 타겟어드레스 출력회로(44)는, 리프레쉬 제어회로(13)로부터 스마트 리프레쉬 동작에 대응하는 스마트 리프레쉬 신호(SR)가 수신된 이후 스마트 리프레쉬 동작이 완료될 때 인에이블되는 리셋신호(RST)를 생성할 수 있다.
도 5는 도 1에 개시된 메모리 장치의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 뱅크(20)에 대한 액티브 커맨드(ACT)와 프리차지 커맨드(PCG)는, 번갈아 가면서 반복적으로 입력될 수 있다.
도 5에서 로우해머 인에이블 신호(FEN)는, 로직하이레벨로 활성화된 상태를 유지하는 것을 가정할 수 있다.
커맨드 제어회로(14)는, 첫 번째 액티브 커맨드(ACT)가 입력되는 것에 응답하여 워드라인 인에이블 신호(WL_EN)를 로직하이레벨로 활성화시키고, 비트라인 균등화 신호(BL_EQ)를 로직로우레벨로 비활성화시킴으로써, 메모리 뱅크(20)를 액티브시킬 수 있다(1). 여기서, 워드라인 인에이블 신호(WL_EN)와 비트라인 균등화 신호(BL_EQ)는 커맨드 제어회로(14) 내부에서 메모리 뱅크(20)의 동작을 제어하기 위해 생성되는 신호일 수 있다.
커맨드 제어회로(14)는, 워드라인 인에이블 신호(WL_EN)가 활성화시킴으로써 메모리 뱅크(20)에 포함된 다수의 워드라인(WL1, WL2, WL3, …) 중 입력어드레스에 대응하는 어느 하나의 워드라인을 액티브시킬 수 있다. 커맨드 제어회로(14)는, 비트라인 균등화 신호(BL_EQ)를 로직로우레벨로 비활성화시킴으로써 액티브된 입력어드레스에 대응하는 어느 하나의 워드라인과 연결된 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)에 대한 균등화 동작을 디스에이블 시켜 감지증폭 가능한 상태로 변경할 수 있다.
도면에는 구체화되지 않았지만, 커맨드 제어회로(14)는, 첫 번째 액티브 커맨드(ACT)의 입력이후 첫 번째 프리차지 커맨드(PCG)가 입력될 때까지 노말영역(211, 221)에 대한 액세스 동작을 수행할 수 있다.
첫 번째 프리차지 커맨드(PCG)가 입력되는 것에 응답하여 내부 커맨드 생성회로(11)에서 내부 액티브 커맨드(IACT)를 로직하이로 활성화시킨 뒤(2), 설정된 시간(tDELAY)동안 활성화 상태를 유지하도록 제어할 수 있다. 즉, 내부 커맨드 생성회로(11)는, 내부 액티브 커맨드(IACT)를 제1시점(tA)에서 활성화시킨 후, 설정된 시간(tDELAY)이 흐른 제2시점(tB)에서 내부 액티브 커맨드(IACT)를 비활성화시킬 수 있다. 타겟어드레스 생성회로(12)는, 내부 액티브 커맨드(IACT)가 활성화되는 것에 응답하여 로우해머영역(212, 222)에 대한 액세스 동작을 수행할 수 있다.
만약, 로우해머 인에이블 신호(FEN)가 로직로우레벨로 비활성화된 상태이면, 내부 커맨드 생성회로(11)에서 내부 액티브 커맨드(IACT)를 활성화시키지 않을 수 있다. 내부 액티브 커맨드(IACT)가 활성화되지 않았기 때문에, 커맨드 제어회로(14)는, 프리차지 커맨드(PCG)의 입력에 응답하여 워드라인 인에이블 신호(WL_EN)를 로직로우레벨로 비활성화시키고, 비트라인 균등화 신호(BL_EQ)를 로직하이레벨로 활성화시킴으로써 메모리 뱅크(20)를 프리차지시킬 수 있다.
하지만, 도면에서는 로우해머 인에이블 신호(FEN)가 로직하이레벨로 활성화된 상태이기 때문에, 내부 커맨드 생성회로(11)가 동작하여 내부 액티브 커맨드(IACT)를 설정된 시간(tDELAY)동안 활성화시킬 수 있다. 커맨드 제어회로(14)는, 프리차지 커맨드(PCG)의 입력에 응답하여 워드라인 인에이블 신호(WL_EN)를 로직로우레벨로 비활성화시키고, 비트라인 균등화 신호(BL_EQ)를 로직하이레벨로 활성화시킴으로써 메모리 뱅크(20)를 프리차지시키는 동작을 내부 액티브 커맨드(IACT)가 활성화된 상태를 유지하는 설정된 시간(tDELAY)동안 지연시킬 수 있다.
내부 커맨드 생성회로(11)는, 내부 액티브 커맨드(IACT)가 활성화 상태를 유지하는 구간에서 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT)를 순차적으로 생성할 수 있다(3). 타겟어드레스 생성회로(12)는, 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT)가 순차적으로 생성되는 것에 응답하여 로우해머영역(212, 222)에 대한 내부 리드 동작 및 내부 라이트 동작을 수행할 수 있다.
내부 커맨드 생성회로(11)는, 내부 액티브 커맨드(IACT)가 비활성화되는 것에 응답하여 내부 프리차지 커맨드(IPCG)를 생성할 수 있다(4). 커맨드 제어회로(14)는, 내부 프리차지 커맨드(IPCG)가 생성되는 것에 응답하여 메모리 뱅크(20)를 프리차지시킬 수 있다(5). 커맨드 제어회로(14)는, 내부 프리차지 커맨드(IPCG)가 생성되는 것에 응답하여 워드라인 인에이블 신호(WL_EN)를 로직로우레벨로 비활성화시키고, 비트라인 균등화 신호(BL_EQ)를 로직하이레벨로 활성화시킴으로써 메모리 뱅크(20)를 프리차지시킬 수 있다(5).
전술한 설명과 같이, 내부 커맨드 생성회로(11)는, 액티브 커맨드(ACT)에 이어서 프리차지 커맨드(PCG)가 입력되는 것에 응답하여 내부 액티브 커맨드(IACT)를 설정된 시간(tDELAY)동안 활성화시킨 후, 내부 프리차지 커맨드(IPCG)를 생성할 수 있다. 이때, 커맨드 제어회로(14)는, 프리차지 커맨드(PCG)가 아닌 내부 프리차지 커맨드(IPCG)에 응답하여 메모리 뱅크(20)를 프리차지시킬 수 있다. 때문에, 커맨드 제어회로(14)에서, 프리차지 커맨드(PCG)에 대응하여 메모리 뱅크(20)를 프리차지 시키는 시점보다 내부 프리차지 커맨드(IPCG)에 대응하여 메모리 뱅크(20)를 프리차지 시키는 시점이 설정된 시간(tDELAY)만큼 지연될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치의 일 예를 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 메모리 장치(1)는, 제1메모리 뱅크(50)와 제2메모리 뱅크(60)와 내부 커맨드 생성회로(81)와 타겟어드레스 생성회로(82)와 리프레쉬 제어회로(83) 및 커맨드 제어회로(84)를 포함할 수 있다.
제1메모리 뱅크(50)는, 제1노말영역(NM AREA1_1, NM AREA1_2, 511, 521)과 제1로우해머영역(RH AREA1_1, RH AREA1_2, 512, 522)를 각각 포함하는 제1메모리 블록(51), 및 제2메모리 블록(52)를 포함할 수 있다.
제2메모리 뱅크(60)는, 제2노말영역(NM AREA2_1, NM AREA2_2, 611, 621)과 제2로우해머영역(RH AREA2_1, RH AREA2_2, 612, 622)를 각각 포함하는 제3메모리 블록(61), 및 제4메모리 블록(62)를 포함할 수 있다.
참고로, 메모리 장치(1)에는, 도면에 도시된 것과 다르게 두 개보다 더 많은 개수의 메모리 뱅크가 포함될 수 있다. 또한, 각각에 메모리 뱅크(50 or 60)에는 도면에 도시된 것과 다르게 더 많은 개수의 메모리 블록이 포함될 수 있다. 이하에서는 설명의 편의를 위해, 메모리 장치(1)에 제1메모리 뱅크(50)와 제2메모리 뱅크(60)가 포함되고, 제1메모리 뱅크(50)에 제1메모리 블록(51)과 제2메모리 블록(52)이 포함되고, 제2메모리 뱅크(60)에 제3메모리 블록(61)과 제4메모리 블록(62)이 포함되는 것을 가정하여 설명하도록 하겠다.
제1노말영역(511, 521)과 제2노말영역(611, 621)은, 노말데이터를 저장하기 위한 영역일 수 있다.
제1로우해머영역(512, 522)은, 제1메모리 뱅크(50)로 입력되는 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 저장할 수 있다.
제2로우해머영역(612, 622)은, 제2메모리 뱅크(60)로 입력되는 어드레스(ADD<1:N>)의 로직레벨 조합 별로 카운팅된 횟수(RCN)를 저장할 수 있다.
전술한 도 1에 개시된 메모리 장치(1)에서는 한 개의 메모리 뱅크(20)가 포함되는 구성인 반면, 도 6에 개시된 메모리 장치(1)에는 두 개의 메모리 뱅크(50, 60)가 포함되는 구성인 것을 알 수 있다.
또한, 도 6에 개시된 메모리 장치(1)에 포함된 두 개의 메모리 뱅크(50, 60) 각각은, 도 1에 개시된 메모리 장치(1)에 포함된 한 개의 메모리 뱅크(20)와 완전히 동일한 형태를 갖는 것을 알 수 있다. 즉, 도 6에 개시된 메모리 장치(1)에 포함된 제1메모리 뱅크(50)와, 도 1에 개시된 메모리 장치(1)에 포함된 한 개의 메모리 뱅크(20)는, 완전히 동일한 동작을 수행할 수 있다. 또한, 도 6에 개시된 메모리 장치(1)에 포함된 제2메모리 뱅크(60)와, 도 1에 개시된 메모리 장치(1)에 포함된 한 개의 메모리 뱅크(20)도 완전히 동일한 동작을 수행할 수 있다.
따라서, 도 6에 개시된 내부 커맨드 생성회로(81)에 대한 구체적인 구성 및 동작은 도 1 및 도 2에 개시된 설명을 참조할 수 있다. 또한, 도 6에 개시된 타겟어드레스 생성회로(82)에 대한 구체적인 구성 및 동작은 도 1 및 도 4에 개시된 설명을 참조할 수 있다.
다만, 도 6에 도시된 제1메모리 뱅크(50)와 제2메모리 뱅크(60)는, 서로 간에 액티브 구간과 프리차지 구간이 일부 겹쳐지는 뱅크 인터리빙 방식에 따라 동작할 수 있다. 뱅크 인터리빙 방식으로 동작하는 경우, 실시예에 따라, 제1메모리 뱅크(50)에 대한 액티브 구간과 제2메모리 뱅크(60)에 대한 프리차지 구간이 적어도 일부 겹치고, 제2메모리 뱅크(60)에 대한 액티브 구간과 제1메모리 뱅크(50)에 대한 프리차지 구간이 적어도 일부 겹칠 수 있다.
이와 같이, 제1메모리 뱅크(50)와 제2메모리 뱅크(60)가 뱅크 인터리빙 방식으로 동작하기 때문에, 외부장치(예를 들어, 메모리 컨트롤러)에서 메모리 장치(1)로 인가되는 제1메모리 뱅크(50)에 대응하는 액티브 커맨드(ACT) 및 프리차지 커맨드(PCG)는, 제1메모리 뱅크(50)에 대한 액티브 구간 및 프리차지 구간에 대응하는 형태가 될 수 있다. 마찬가지로, 외부장치(예를 들어, 메모리 컨트롤러)에서 메모리 장치(1)로 인가되는 제2메모리 뱅크(60)에 대응하는 액티브 커맨드(ACT) 및 프리차지 커맨드(PCG)는, 제2메모리 뱅크(60)에 대한 액티브 구간 및 프리차지 구간에 대응하는 형태가 될 수 있다.
커맨드 제어회로(84)는, 제1메모리 뱅크(50)에 대응하는 액티브 커맨드(ACT)에 응답하여 제1노말영역(511, 521)에 대한 액세스 동작을 수행할 수 있다. 커맨드 제어회로(84)는, 제1메모리 뱅크(50)에 대응하는 액티브 커맨드(ACT)에 응답하여 제1메모리 뱅크(50)를 액티브시킴으로써 제1메모리 뱅크(50)에 대응하는 액티브 구간에 진입할 수 있다. 커맨드 제어회로(84)는, 제1메모리 뱅크(50)에 대응하는 액티브 구간에서 리드 커맨드(RD) 및 라이트 커맨드(WT)에 응답하여 제1메모리 뱅크(50)에 포함된 제1노말영역(511, 521)으로부터 노말데이터를 리드/라이트할 수 있다. 커맨드 제어회로(84)는, 로우해머 인에이블 신호(FEN)가 비활성화된 상태일 때, 제1메모리 뱅크(50)에 대응하는 프리차지 커맨드(PCG)에 응답하여 제1메모리 뱅크(50)를 프리차지시킬 수 있다. 커맨드 제어회로(84)는, 로우해머 인에이블 신호(FEN)가 활성화된 상태에서 제1메모리 뱅크(50)에 대응하는 프리차지 커맨드(PCG)에 응답하여 내부 커맨드 생성회로(81)에서 생성된 내부 프리차지 커맨드(IPCG)에 응답하여 제1메모리 뱅크(50)를 프리차지시킬 수 있다.
커맨드 제어회로(84)는, 제2메모리 뱅크(60)에 대응하는 액티브 커맨드(ACT)에 응답하여 제2노말영역(611, 621)에 대한 액세스 동작을 수행할 수 있다. 커맨드 제어회로(84)는, 제2메모리 뱅크(60)에 대응하는 액티브 커맨드(ACT)에 응답하여 제2메모리 뱅크(60)를 액티브시킴으로써 제2메모리 뱅크(60)에 대응하는 액티브 구간에 진입할 수 있다. 커맨드 제어회로(84)는, 제2메모리 뱅크(60)에 대응하는 액티브 구간에서 리드 커맨드(RD) 및 라이트 커맨드(WT)에 응답하여 제2메모리 뱅크(60)에 포함된 제2노말영역(611, 621)으로부터 노말데이터를 리드/라이트할 수 있다. 커맨드 제어회로(84)는, 로우해머 인에이블 신호(FEN)가 비활성화된 상태일 때, 제2메모리 뱅크(60)에 대응하는 프리차지 커맨드(PCG)에 응답하여 제2메모리 뱅크(60)를 프리차지시킬 수 있다. 커맨드 제어회로(84)는, 로우해머 인에이블 신호(FEN)가 활성화된 상태에서 제2메모리 뱅크(60)에 대응하는 프리차지 커맨드(PCG)에 응답하여 내부 커맨드 생성회로(81)에서 생성된 내부 프리차지 커맨드(IPCG)에 응답하여 제2메모리 뱅크(60)를 프리차지시킬 수 있다.
커맨드 제어회로(84)는, 액티브 커맨드(ACT)와 리드 커맨드(RD)와 라이트 커맨드(WT)와 프리차지 커맨드(PCG)와 내부 프리차지 커맨드(IPCG) 및 로우해머 인에이블 신호(FEN)에 응답하여 노말영역 제어신호(NM_CON)을 생성함으로써 제1메모리 뱅크(50)에 포함된 제1노말영역(511, 521)과 제2메모리 뱅크(60)에 포함된 제2노말영역(611, 621)에 대한 동작, 예컨대, 액티브 동작과 리드/라이트 동작 및 프리차지 동작을 제어할 수 있다.
타겟어드레스 생성회로(82)는, 제1메모리 뱅크(50)에 대응하는 프리차지 커맨드(PCG)에 응답하여 내부 커맨드 생성회로(81)에서 생성된 내부 액티브 커맨드(IACT)에 응답하여 제1메모리 뱅크(50)에 포함된 제1로우해머영역(512, 522)에 대한 액세스 동작을 수행할 수 있다. 타겟어드레스 생성회로(82)는, 제2메모리 뱅크(60)에 대응하는 프리차지 커맨드(PCG)에 응답하여 내부 커맨드 생성회로(81)에서 생성된 내부 액티브 커맨드(IACT)에 응답하여 제2메모리 뱅크(60)에 포함된 제2로우해머영역(612, 622)에 대한 액세스 동작을 수행할 수 있다. 타겟어드레스 생성회로(82)는, 내부 액티브 커맨드(IACT)와 내부 프리차지 커맨드(IPCG)와 내부 리드 커맨드(IRD)와 내부 라이트 커맨드(IWT) 및 초기화 신호(INIT)에 응답하여 로우해머 제어신호(RH_CON)을 생성함으로써 제1메모리 뱅크(50)에 포함된 제1로우해머영역(512, 522)과 제2메모리 뱅크(60)에 포함된 제2로우해머영역(612, 622)에 대한 동작, 예컨대, 액티브 동작과 프리차지 동작과 내부 리드 동작과 내부 라이트 동작 및 초기화 동작을 제어할 수 있다.
도 7은 도 6에 개시된 메모리 장치의 구성요소 중 메모리 뱅크의 일 예를 설명하기 위한 도면이다.
도 7을 참조하면, 제1메모리 뱅크(50)는, 제1메모리 블록(51) 및 제2메모리 블록(52)를 포함할 수 있다. 제2메모리 뱅크(60)는, 제3메모리 블록(61) 및 제4메모리 블록(62)를 포함할 수 있다.
도 6에서는 구체적으로 도시되지 않았지만 도 7을 참조하면, 제1메모리 뱅크(50)의 우측과 좌측 중 어느 한 측면에 제1로우영역(ROW AREA1, 53)이 위치할 수 있다. 도면에서는 제1메모리 뱅크(50)의 좌측에 제1로우영역(53)이 위치하는 것을 알 수 있다. 또한, 제1메모리 뱅크(50)의 상측과 하측 중 어느 한 측면에 제1컬럼영역(COLUMN AREA1, 54)이 위치할 수 있다. 도면에서는 제1메모리 뱅크(50)의 하측에 제1컬럼영역(54)이 위치하는 것을 알 수 있다. 또한, 제1크로스영역(CROSS AREA1, 55)이 제1로우영역(53)와 제1컬럼영역(54) 사이에 위치할 수 있다.
제2메모리 뱅크(60)의 우측과 좌측 중 어느 한 측면에 제2로우영역(ROW AREA2, 63)이 위치할 수 있다. 도면에서는 제2메모리 뱅크(60)의 좌측에 제2로우영역(63)이 위치하는 것을 알 수 있다. 또한, 제2메모리 뱅크(60)의 상측과 하측 중 어느 한 측면에 제2컬럼영역(COLUMN AREA2, 64)이 위치할 수 있다. 도면에서는 제2메모리 뱅크(60)의 하측에 제2컬럼영역(64)이 위치하는 것을 알 수 있다. 또한, 제2크로스영역(CROSS AREA2, 65)이 제2로우영역(63)와 제2컬럼영역(64) 사이에 위치할 수 있다.
참고로, 도면에서는 제1메모리 뱅크(50)가 제2메모리 뱅크(60)의 좌측에 위치하는 것을 예시하였지만, 이는, 어디까지나 하나의 실시예일 뿐이며, 반대의 경우, 즉, 제1메모리 뱅크(50)가 제2메모리 뱅크(60)의 우측에 위치하는 것도 얼마든지 가능하다.
제1메모리 뱅크(50)는, 다수의 워드라인(WL1, WL2, WL3, …)과 다수의 비트라인(BL11, BL12, BL13, BL14, BL15, BL16) 사이에 접속된 다수의 메모리 셀(MC)를 포함할 수 있다.
제2메모리 뱅크(60)는, 다수의 워드라인(WLA, WLB, WLC, …)과 다수의 비트라인(BL21, BL22, BL23, BL24, BL25, BL26) 사이에 접속된 다수의 메모리 셀(MC)를 포함할 수 있다.
제1메모리 뱅크(50)에 포함된 제1메모리 블록(51)과 제2메모리 블록(52)은, 동시에 구동되는 다수의 워드라인(WL1, WL2, WL3, …)을 공유할 수 있다. 예컨대, 도면에 구체화되지 않았지만, 다수의 워드라인(WL1, WL2, WL3, …)은, 제1로우영역(53)에 위치하는 워드라인 드라이버에 의해 동시에 구동될 수 있다.
제2메모리 뱅크(60)에 포함된 제3메모리 블록(61)과 제4메모리 블록(62)은, 동시에 구동되는 다수의 워드라인(WLA, WLB, WLC, …)을 공유할 수 있다. 예컨대, 도면에 구체화되지 않았지만, 다수의 워드라인(WLA, WLB, WLC, …)은, 제2로우영역(63)에 위치하는 워드라인 드라이버에 의해 동시에 구동될 수 있다.
본 발명의 실시예에서는 제1메모리 블록(51)과 제2메모리 블록(52)이 다수의 워드라인(WL1, WL2, WL3, …)을 공유하여 동시에 구동되는 것을 예시하였고, 제3메모리 블록(61)과 제4메모리 블록(62)이 다수의 워드라인(WLA, WLB, WLC, …)을 공유하여 동시에 구동되는 것을 예시하였지만, 이는 어디까지나 하나의 실시예일 뿐이며, 제1메모리 블록(51)에 대응하는 다수의 워드라인과 제2메모리 블록(52)에 대응하는 다수의 워드라인과 제4메모리 블록(62)에 대응하는 다수의 워드라인과 제4메모리 블록(62)에 대응하는 다수의 워드라인이 독립적으로 구동되는 것도 얼마든지 가능하다. 예컨대, 도면에 구체화되지 않았지만, 제1메모리 블록(51)과 제2메모리 블록(52) 사이에 서브 워드라인 드라이버가 더 포함되고, 제3메모리 블록(61)과 제4메모리 블록(62) 사이에 서브 워드라인 드라이버가 더 포함될 수 있으며, 이를 통해, 제1메모리 블록(51)에 대응하는 다수의 워드라인과 제2메모리 블록(52)에 대응하는 다수의 워드라인을 공유하는 형태로 구동하거나 독립적인 형태로 구동하고, 제3메모리 블록(61)에 대응하는 다수의 워드라인과 제4메모리 블록(62)에 대응하는 다수의 워드라인을 공유하는 형태로 구동하거나 독립적인 형태로 구동할 수 있다.
제1메모리 블록(51)에 대응하는 다수의 비트라인(BL11, BL12, BL13)과, 제2메모리 블록(52)에 대응하는 다수의 비트라인(BL14, BL15, BL16)은, 물리적으로 분리된 형태일 수 있다.
제3메모리 블록(61)에 대응하는 다수의 비트라인(BL21, BL22, BL23)과, 제4메모리 블록(62)에 대응하는 다수의 비트라인(BL24, BL25, BL26)은, 물리적으로 분리된 형태일 수 있다.
제1메모리 블록(51)에 포함된 다수의 비트라인(BL11, BL12, BL13) 중 일부 비트라인(BL11)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)과 제2메모리 블록(52)에 포함된 다수의 비트라인(BL14, BL15, BL16) 중 일부 비트라인(BL14)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)이 제1로우해머영역(512, 522)으로 사용될 수 있다.
제3메모리 블록(61)에 포함된 다수의 비트라인(BL21, BL22, BL23) 중 일부 비트라인(BL21)과 다수의 워드라인(WLA, WLB, WLC, …) 사이에 연결된 메모리 셀(MC)과 제4메모리 블록(62)에 포함된 다수의 비트라인(BL24, BL25, BL26) 중 일부 비트라인(BL24)과 다수의 워드라인(WLA, WLB, WLC, …) 사이에 연결된 메모리 셀(MC)이 제2로우해머영역(612, 622)으로 사용될 수 있다.
제1메모리 블록(51)에 포함된 다수의 비트라인(BL11, BL12, BL13) 중 일부 비트라인(BL11)과 겹쳐지지 않은 나머지 비트라인(BL12, BL13)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)과 제2메모리 블록(52)에 포함된 다수의 비트라인(BL14, BL15, BL16) 중 일부 비트라인(BL14)과 겹쳐지지 않은 나머지 비트라인(BL15, BL16)과 다수의 워드라인(WL1, WL2, WL3, …) 사이에 연결된 메모리 셀(MC)이 제1노말영역(511, 521)으로 사용될 수 있다.
제3메모리 블록(61)에 포함된 다수의 비트라인(BL21, BL22, BL23) 중 일부 비트라인(BL21)과 겹쳐지지 않은 나머지 비트라인(BL22, BL23)과 다수의 워드라인(WLA, WLB, WLC, …) 사이에 연결된 메모리 셀(MC)과 제4메모리 블록(62)에 포함된 다수의 비트라인(BL24, BL25, BL26) 중 일부 비트라인(BL24)과 겹쳐지지 않은 나머지 비트라인(BL25, BL26)과 다수의 워드라인(WLA, WLB, WLC, …) 사이에 연결된 메모리 셀(MC)이 제2노말영역(611, 621)으로 사용될 수 있다.
제1노말영역(511, 521)에 포함된 비트라인(BL12, BL13 / BL15, BL16)과 제1로우해머영역(512, 522)에 포함된 비트라인(BL11 / BL14)은, 서로 공유하는 제1세그먼트라인(SIO1)을 통해 제1컬럼영역(54)에 연결될 수 있다.
제2노말영역(611, 621)에 포함된 비트라인(BL22, BL23 / BL25, BL26)과 제2로우해머영역(612, 622)에 포함된 비트라인(BL21 / BL24)은, 서로 공유하는 제2세그먼트라인(SIO2)을 통해 제2컬럼영역(64)에 연결될 수 있다.
물론, 제1세그먼트라인(SIO1)과 제2세그먼트라인(SIO2)은, 물리적으로 분리된 형태일 수 있다.
도면에 구체화되지 않았지만, 제1컬럼영역(54)에는 제1세그먼트라인(SIO1)을 통해 전달되는 데이터를 메모리 장치(1) 외부(예를 들면, 메모리 컨트롤러)로 출력하거나, 메모리 장치(1) 외부에서 수신되는 데이터를 제1세그먼트라인(SIO1)으로 전달하기 위한 데이터 입/출력 회로가 포함될 수 있다. 마찬가지로, 제2컬럼영역(64)에는 제2세그먼트라인(SIO2)을 통해 전달되는 데이터를 메모리 장치(1) 외부(예를 들면, 메모리 컨트롤러)로 출력하거나, 메모리 장치(1) 외부에서 수신되는 데이터를 제2세그먼트라인(SIO2)으로 전달하기 위한 데이터 입/출력 회로가 포함될 수 있다.
내부 커맨드 생성회로(11)에서 제1메모리 뱅크(50)에 대응하는 내부 리드 커맨드(IRD)가 생성되어 제1메모리 뱅크(50)에 대한 내부 리드 동작이 수행되는 경우, 타겟어드레스 생성회로(12)는, 다수의 워드라인(WL1, WL2, WL3, …)과 제1로우해머영역(512, 522)에 대응하는 비트라인(BL11 / BL14) 사이에 연결된 메모리 셀(MC)에 어드레스(ADD<1:N>)의 로직레벨 조합 별로 저장된 카운팅된 횟수(RCN)를 제1세그먼트라인(SIO1)을 통해 리드할 수 있다. 즉, 타겟어드레스 생성회로(12)는, 제1로우해머영역(512, 522)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제1선택 메모리 셀에 저장된 카운팅된 횟수(RCN)를 제1세그먼트라인(SIO1)을 통해 리드하는 내부 리드 동작을 수행할 수 있다.
내부 커맨드 생성회로(11)에서 제1메모리 뱅크(50)에 대응하는 내부 라이트 커맨드(IWT)가 생성되어 제1메모리 뱅크(50)에 대한 내부 라이트 동작이 수행되는 경우, 타겟어드레스 생성회로(12)는, 내부 리드 동작에서 리드된 로직레벨 조합 별로 카운팅된 횟수(RCN)를 업카운팅하여 갱신한 뒤, 갱신된 카운팅된 횟수(RCN)를 제1세그먼트라인(SIO1)을 통해 다수의 워드라인(WL1, WL2, WL3, …)과 제1로우해머영역(512, 522)에 대응하는 비트라인(BL11 / BL14) 사이에 연결된 메모리 셀(MC)에 라이트할 수 있다. 즉, 타겟어드레스 생성회로(12)는, 내부 리드 동작에서 리드된 카운팅된 횟수(RCN)를 업카운팅하여 갱신한 뒤, 갱신된 카운팅된 횟수(RCN)를 제1세그먼트라인(SIO1)을 통해 제1로우해머영역(512, 522)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제1선택 메모리 셀로 전달하여 저장하는 내부 라이트 동작을 수행할 수 있다.
커맨드 제어회로(14)는, 제1메모리 뱅크(50)에 대응하는 리드 커맨드(RD)에 응답하여 수행하는 제1메모리 뱅크(50)에 대한 노말 리드 동작에서 다수의 워드라인(WL1, WL2, WL3, …)과 제1노말영역(511, 521)에 대응하는 다수의 비트라인(BL12, BL13 / BL15, BL16) 사이에 연결된 메모리 셀(MC)로부터 노말 데이터를 리드하여 제1세그먼트라인(SIO1)라인을 통해 제1컬럼영역(54)에 포함된 데이터 출력회로로 전달할 수 있다. 즉, 커맨드 제어회로(14)는, 제1노말영역(511, 521)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀로부터 노말 데이터를 리드하여 제1세그먼트라인(SIO1)을 통해 제1컬럼영역(54)에 포함된 데이터 출력회로로 전달하는 노말 리드 동작을 수행할 수 있다.
커맨드 제어회로(14)에서 제1메모리 뱅크(50)에 대응하는 라이트 커맨드(WT)에 응답하여 수행하는 제1메모리 뱅크(50)에 대한 노말 라이트 동작에서 제1컬럼영역(54)에 포함된 데이터 입력회로부터 제1세그먼트라인(SIO1)을 통해 수신되는 노말 데이터가 다수의 워드라인(WL1, WL2, WL3, …)과 제1노말영역(511, 521)에 대응하는 다수의 비트라인(BL12, BL13 / BL15, BL16) 사이에 연결된 메모리 셀(MC)에 라이트할 수 있다. 즉, 커맨드 제어회로(14)는, 제1컬럼영역(54)에 포함된 데이터 입력회로부터 제1세그먼트라인(SIO1)을 통해 수신되는 노말 데이터를 제1노말영역(511, 521)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀에 저장하는 노말 라이트 동작을 수행할 수 있다.
내부 커맨드 생성회로(11)에서 제2메모리 뱅크(60)에 대응하는 내부 리드 커맨드(IRD)가 생성되어 제2메모리 뱅크(60)에 대한 내부 리드 동작이 수행되는 경우, 타겟어드레스 생성회로(12)는, 다수의 워드라인(WLA, WLB, WLC, …)과 제2로우해머영역(612, 622)에 대응하는 비트라인(BL21 / BL24) 사이에 연결된 메모리 셀(MC)에 어드레스(ADD<1:N>)의 로직레벨 조합 별로 저장된 카운팅된 횟수(RCN)를 제2세그먼트라인(SIO2)을 통해 리드할 수 있다. 즉, 타겟어드레스 생성회로(12)는, 제2로우해머영역(612, 622)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀에 저장된 카운팅된 횟수(RCN)를 제2세그먼트라인(SIO2)을 통해 리드하는 내부 리드 동작을 수행할 수 있다.
내부 커맨드 생성회로(11)에서 제2메모리 뱅크(60)에 대응하는 내부 라이트 커맨드(IWT)가 생성되어 제2메모리 뱅크(60)에 대한 내부 라이트 동작이 수행되는 경우, 타겟어드레스 생성회로(12)는, 내부 리드 동작에서 리드된 로직레벨 조합 별로 카운팅된 횟수(RCN)를 업카운팅하여 갱신한 뒤, 갱신된 카운팅된 횟수(RCN)를 제2세그먼트라인(SIO2)을 통해 다수의 워드라인(WLA, WLB, WLC, …)과 제2로우해머영역(612, 622)에 대응하는 비트라인(BL21 / BL24) 사이에 연결된 메모리 셀(MC)에 라이트할 수 있다. 즉, 타겟어드레스 생성회로(12)는, 내부 리드 동작에서 리드된 카운팅된 횟수(RCN)를 업카운팅하여 갱신한 뒤, 갱신된 카운팅된 횟수(RCN)를 제2세그먼트라인(SIO2)을 통해 제2로우해머영역(612, 622)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀로 전달하여 저장하는 내부 라이트 동작을 수행할 수 있다.
커맨드 제어회로(14)는, 제2메모리 뱅크(60)에 대응하는 리드 커맨드(RD)에 응답하여 수행하는 제2메모리 뱅크(60)에 대한 노말 리드 동작에서 다수의 워드라인(WLA, WLB, WLC, …)과 제2노말영역(611, 621)에 대응하는 다수의 비트라인(BL22, BL23 / BL25, BL26) 사이에 연결된 메모리 셀(MC)로부터 노말 데이터를 리드하여 제2세그먼트라인(SIO2)라인을 통해 제2컬럼영역(64)에 포함된 데이터 출력회로로 전달할 수 있다. 즉, 커맨드 제어회로(14)는, 제2노말영역(611, 621)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀로부터 노말 데이터를 리드하여 제2세그먼트라인(SIO2)을 통해 제2컬럼영역(64)에 포함된 데이터 출력회로로 전달하는 노말 리드 동작을 수행할 수 있다.
커맨드 제어회로(14)에서 제2메모리 뱅크(60)에 대응하는 라이트 커맨드(WT)에 응답하여 수행하는 제2메모리 뱅크(60)에 대한 노말 라이트 동작에서 제2컬럼영역(64)에 포함된 데이터 입력회로부터 제2세그먼트라인(SIO2)을 통해 수신되는 노말 데이터가 다수의 워드라인(WLA, WLB, WLC, …)과 제2노말영역(611, 621)에 대응하는 다수의 비트라인(BL22, BL23 / BL25, BL26) 사이에 연결된 메모리 셀(MC)에 라이트할 수 있다. 즉, 커맨드 제어회로(14)는, 제2컬럼영역(64)에 포함된 데이터 입력회로부터 제2세그먼트라인(SIO2)을 통해 수신되는 노말 데이터를 제2노말영역(611, 621)에 포함된 메모리 셀(MC) 중 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀에 저장하는 노말 라이트 동작을 수행할 수 있다.
도 8은 도 6에 개시된 메모리 장치의 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 도 6에 개시된 뱅크 인터리빙 방식에 따라 제1메모리 뱅크(50)와 제2메모리 뱅크(60)가 어떻게 동작하는지 알 수 있다.
구체적으로, 첫 번째 액티브 커맨드(ACT)가 입력되는 시점(tC)에서 첫 번째 프리차지 커맨드(PCG)가 입력되는 시점(tD)까지는, 제1메모리 뱅크(50)에 대한 액티브 구간(1ST BANK ACTIVE SECTION)일 수 있다.
두 번째 액티브 커맨드(ACT)가 입력되는 시점(tF)에서 두 번째 프리차지 커맨드(PCG)가 입력되는 시점(tH)까지는, 제2메모리 뱅크(50)에 대한 액티브 구간(2ND BANK ACTIVE SECTION)일 수 있다.
한편, 첫 번째 프리차지 커맨드(PCG)가 입력되는 것에 응답하여 제1메모리 뱅크(50)에 대한 프리차지 구간(1ST BANK PRECHARGE SECTION)에 진입할 수 있다. 이때, 전술한 도 5에서 설명한 바와 같이 제1메모리 뱅크(50)에 대한 프리차지 구간(1ST BANK PRECHARGE SECTION)에 진입한 상태에서 제1메모리 뱅크(50)에 포함된 제1로우해머영역(512, 522)에 대한 액세스 동작(1ST BANK FCC OPERATION)이 수행되는 것으로 인해, 두 번째 액티브 커맨드(ACT)가 입력되는 시점(tF)에서도 제1메모리 뱅크(50)에 대한 프리차지 동작의 수행이 완료되지 못할 수 있다. 다시 말하면, 제1메모리 뱅크(50)에 대한 프리차지 동작의 수행이 완료되는 시점, 즉, 제1메모리 뱅크(50)에 대한 프리차지 구간(1ST BANK PRECHARGE SECTION)이 종료되는 시점(tG)이, 두 번째 액티브 커맨드(ACT)가 입력되는 시점(tF)보다 늦을 수 있다.
이렇게, 하나의 메모리 장치(1)에 포함된 제1메모리 뱅크(50)와 제2메모리 뱅크(60)가 뱅크 인터리빙 방식에 따라 동작하기 때문에, 제1메모리 뱅크(50)에 대한 프리차지 동작이 완료되지 않은 상태에서 제2메모리 뱅크(60)에 대한 액티브 구간에 진입하여 제2메모리 뱅크(60)에 포함된 제2노말영역(611, 621)에 대한 액세스 동작을 수행하는 것이 얼마든지 가능하다. 즉, 제1메모리 뱅크(50)에 대한 프리차지 구간(1ST BANK PRECHARGE SECTION)과 제2메모리 뱅크(60)에 대한 액티브 구간(2ND BANK ACTIVE SECTION)은 서로 겹쳐질 수 있다.
마찬가지로, 도면에 구체적으로 도시되지 않았지만, 하나의 메모리 장치(1)에 포함된 제1메모리 뱅크(50)와 제2메모리 뱅크(60)가 뱅크 인터리빙 방식에 따라 동작하기 때문에, 제2메모리 뱅크(60)에 대한 프리차지 동작이 완료되지 않은 상태에서 제1메모리 뱅크(50)에 대한 액티브 구간에 진입하여 제1메모리 뱅크(50)에 포함된 제1노말영역(511, 521)에 대한 액세스 동작을 수행하는 것도 얼마든지 가능하다. 즉, 제2메모리 뱅크(60)에 대한 프리차지 구간(2ND BANK PRECHARGE SECTION)과 제1메모리 뱅크(50)에 대한 액티브 구간(1ST BANK ACTIVE SECTION)은 서로 겹쳐질 수 있다.
정리하면, 제1메모리 뱅크(50)에 대한 프리차지 구간(1ST BANK PRECHARGE SECTION)에 진입한 상태에서 제1메모리 뱅크(50)에 포함된 제1로우해머영역(512, 522)에 대한 액세스 동작(1ST BANK FCC OPERATION)이 수행되는 것으로 인해 제1메모리 뱅크(50)에 대한 프리차지 구간(1ST BANK PRECHARGE SECTION)의 길이가 설정된 시간(tDELAY)만큼 지연되는 현상이 발생할 수 있다. 이와 같은 현상은, 하나의 메모리 장치(1)에 포함된 제1메모리 뱅크(50)와 제2메모리 뱅크(60)가 뱅크 인터리빙 방식에 따라 동작할 수 있기 때문에, 제1메모리 뱅크(50)에 대한 프리차지 구간(1ST BANK PRECHARGE SECTION)과 제2메모리 뱅크(60)에 대한 액티브 구간(2ND BANK ACTIVE SECTION)이 서로 겹쳐지면서 마치 발생하지 않았던 것과 같이 가려질 수 있다.
마찬가지로, 제2메모리 뱅크(60)에 대한 프리차지 구간(2ND BANK PRECHARGE SECTION)에 진입한 상태에서 제2메모리 뱅크(60)에 포함된 제2로우해머영역(512, 522)에 대한 액세스 동작(2ND BANK FCC OPERATION)이 수행되는 것으로 인해 제2메모리 뱅크(60)에 대한 프리차지 구간(2ND BANK PRECHARGE SECTION)의 길이가 설정된 시간(tDELAY)만큼 지연되는 현상이 발생할 수 있다. 이와 같은 현상은, 하나의 메모리 장치(1)에 포함된 제1메모리 뱅크(50)와 제2메모리 뱅크(60)가 뱅크 인터리빙 방식에 따라 동작할 수 있기 때문에, 제2메모리 뱅크(60)에 대한 프리차지 구간(2ND BANK PRECHARGE SECTION)과 제1메모리 뱅크(50)에 대한 액티브 구간(1ST BANK ACTIVE SECTION)이 서로 겹쳐지면서 마치 발생하지 않았던 것과 같이 가려질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims (20)

  1. 노말영역과 로우해머영역으로 분할된 다수의 메모리 블록을 포함하는 메모리 뱅크;
    액티브 커맨드에 응답하여 상기 노말영역에 대한 액세스 동작을 수행하는 커맨드 제어회로;
    프리차지 커맨드에 응답하여 내부 액티브 커맨드를 생성하는 내부 커맨드 생성회로;
    상기 내부 액티브 커맨드에 응답하여 상기 로우해머영역에 대한 액세스 동작을 수행하여 수신된 어드레스의 로직레벨 조합 별로 카운팅된 횟수를 상기 로우해머영역에 저장하며, 상기 카운팅된 횟수가 설정된 조건에 부합하는 경우 그에 대응하는 어드레스를 타겟어드레스로서 설정하는 타겟어드레스 생성회로; 및
    상기 타겟어드레스에 대한 스마트 리프레쉬 동작을 제어하는 리프레쉬 제어회로;
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 내부 커맨드 생성회로는,
    상기 프리차지 커맨드에 응답하여 상기 내부 액티브 커맨드를 생성하고, 설정된 시간이 흐른 후 내부 프리차지 커맨드를 생성하는 메모리 장치.
  3. 제2항에 있어서,
    상기 커맨드 제어회로는,
    상기 액티브 커맨드에 응답하여 상기 메모리 뱅크를 액티브시키고, 상기 내부 프리차지 커맨드에 응답하여 상기 메모리 뱅크를 프리차지시키는 메모리 장치.
  4. 제2항에 있어서,
    상기 내부 커맨드 생성회로는,
    상기 프리차지 커맨드에 응답하여 상기 내부 액티브 커맨드를 상기 설정된 시간동안 활성화시키는 제1생성회로; 및
    상기 내부 액티브 커맨드의 활성화 구간에서 내부 리드 커맨드와 내부 라이트 커맨드를 순차적으로 생성하고, 상기 내부 액티브 커맨드의 비활성화에 응답하여 상기 내부 프리차지 커맨드를 생성하는 제2생성회로를 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 타겟어드레스 생성회로는,
    상기 내부 리드 커맨드에 응답하여 입력어드레스에 대응하는 상기 로우해머영역에 대한 내부 리드 동작을 수행하여 리드된 상기 카운팅된 횟수를 업카운팅하고, 상기 내부 라이트 커맨드에 응답하여 내부 라이트 동작을 수행하여 상기 업카운팅된 횟수를 상기 입력어드레스에 대응하는 상기 로우해머영역에 저장하는 영역제어회로;
    상기 업카운팅된 횟수를 저장횟수와 비교하여 더 큰 경우 상기 저장횟수를 대체하여 저장하고 플래그신호를 생성하며, 리셋신호에 응답하여 상기 저장횟수를 초기화하는 저장회로; 및
    상기 플래그신호가 생성되는 것에 응답하여 상기 입력어드레스를 상기 타겟어드레스로서 저장하고, 상기 스마트 리프레쉬 동작시 상기 타겟어드레스를 상기 메모리 뱅크로 출력하며, 상기 스마트 리프레쉬 동작의 수행이후 상기 리셋신호를 생성하는 타겟어드레스 출력회로를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 노말영역에 포함된 비트라인과 상기 로우해머영역에 포함된 비트라인은, 세그먼트 라인을 공유하는 메모리 장치.
  7. 제6항에 있어서,
    상기 영역제어회로는,
    상기 내부 리드 동작시 상기 로우해머영역에 포함된 제1메모리 셀 중 상기 입력어드레스에 대응하는 워드라인과 연결된 제1선택 메모리 셀에 저장된 상기 카운팅된 횟수를 상기 세그먼트 라인을 통해 리드하고,
    상기 내부 라이트 동작시 상기 업카운팅된 횟수를 상기 세그먼트 라인을 통해 상기 제1선택 메모리 셀에 라이트하며,
    상기 리셋신호에 응답하여 상기 제1메모리 셀 중 상기 타겟어드레스에 대응하는 워드라인과 연결된 타겟 메모리 셀에 저장된 상기 카운팅된 횟수를 초기화시키는 메모리 장치.
  8. 제7항에 있어서,
    상기 커맨드 제어회로는,
    노말 리드 동작시 상기 노말영역에 포함된 제2메모리 셀 중 상기 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀로부터 제1데이터를 리드하여 상기 세그먼트 라인을 통해 출력하고,
    노말 라이트 동작시 상기 세그먼트 라인을 통해 수신되는 제2데이터를 상기 제2선택 메모리 셀에 라이트하는 메모리 장치.
  9. 제1항에 있어서,
    상기 스마트 리프레쉬 동작은 상기 메모리 뱅크에 포함된 다수의 워드라인 중 상기 타겟어드레스에 대응하는 워드라인에 인접하게 배치된 적어도 하나 이상의 워드라인을 리프레쉬하는 동작인 메모리 장치.
  10. 제1노말영역과 제1로우해머영역으로 분할된 다수의 메모리 블록을 포함하는 제1메모리 뱅크, 및 제2노말영역과 제2로우해머영역으로 분할된 다수의 메모리 블록을 포함하는 제2메모리 뱅크를 포함하는 메모리 장치의 동작방법에 있어서,
    상기 제1메모리 뱅크에 대한 액티브 구간이 상기 제2메모리 뱅크에 대한 프리차지 구간과 적어도 일부 겹치고, 상기 제2메모리 뱅크에 대한 액티브 구간이 상기 제1메모리 뱅크에 대한 프리차지 구간과 적어도 일부 겹치는 뱅크 인터리빙 방식에 따라 상기 제1 및 제2노말영역 각각에 대한 액세스 동작을 수행하는 단계;
    로우해머 인에이블 구간에서 상기 제1 또는 제2 메모리 뱅크의 프리차지 구간에 대응하는 프리차지 커맨드에 응답하여 내부 액티브 커맨드를 생성하는 제1생성단계;
    상기 내부 액티브 커맨드에 응답하여 상기 제1 또는 제2로우해머영역에 대한 액세스 동작을 수행하여 수신된 어드레스의 로직레벨 조합 별로 카운팅된 횟수를 상기 제1 또는 제2로우해머영역에 저장하며, 상기 카운팅된 횟수가 설정된 조건에 부합하는 경우 그에 대응하는 어드레스를 타겟어드레스로서 설정하는 단계; 및
    상기 타겟어드레스에 대한 스마트 리프레쉬 동작을 수행하는 단계를 포함하는 메모리 장치의 동작방법.
  11. 제10항에 있어서,
    상기 내부 액티브 커맨드의 생성시점으로부터 설정된 시간이 흐른 후 내부 프리차지 커맨드를 생성하는 제2생성단계를 더 포함하는 메모리 장치의 동작방법.
  12. 제11항에 있어서,
    상기 로우해머 인에이블 구간에서 상기 액티브 커맨드에 응답하여 상기 제1 또는 제2메모리 뱅크를 액티브시키고, 상기 내부 프리차지 커맨드에 응답하여 상기 제1 또는 제2메모리 뱅크를 프리차지시키는 단계를 더 포함하는 메모리 장치의 동작방법.
  13. 제11항에 있어서,
    상기 제1생성단계는,
    상기 프리차지 커맨드에 응답하여 상기 내부 액티브 커맨드를 상기 설정된 시간동안 활성화시키는 메모리 장치의 동작방법.
  14. 제13항에 있어서,
    상기 제2생성단계는,
    상기 내부 액티브 커맨드의 비활성화에 응답하여 상기 내부 프리차지 커맨드를 생성하는 메모리 장치의 동작방법.
  15. 제14항에 있어서,
    상기 내부 액티브 커맨드의 활성화 구간에서 내부 리드 커맨드와 내부 라이트 커맨드를 순차적으로 생성하는 제3생성단계를 더 포함하는 메모리 장치의 동작방법.
  16. 제15항에 있어서,
    상기 설정하는 단계는,
    상기 내부 리드 커맨드에 응답하여 입력어드레스에 대응하는 상기 제1 또는 제2로우해머영역에 대한 내부 리드 동작을 수행하여 리드된 상기 카운팅된 횟수를 업카운팅하고, 상기 내부 라이트 커맨드에 응답하여 내부 라이트 동작을 수행하여 상기 업카운팅된 횟수를 상기 입력어드레스에 대응하는 상기 제1 또는 제2로우해머영역에 저장하는 단계;
    상기 업카운팅된 횟수를 저장횟수와 비교하여 더 큰 경우 상기 저장횟수를 대체하여 저장하고 플래그신호를 생성하며, 리셋신호에 응답하여 상기 저장횟수를 초기화하는 단계;
    상기 플래그신호가 생성되는 것에 응답하여 상기 입력어드레스를 상기 타겟어드레스로서 저장하고, 상기 스마트 리프레쉬 동작시 상기 타겟어드레스를 상기 제1 또는 제2메모리 뱅크로 출력하는 단계; 및
    상기 스마트 리프레쉬 동작의 수행이후 상기 리셋신호를 생성하는 단계를 포함하는 메모리 장치의 동작방법.
  17. 제16항에 있어서,
    상기 제1노말영역에 포함된 비트라인과 상기 제1로우해머영역에 포함된 비트라인은 제1세그먼트 라인을 공유하고, 상기 제2노말영역에 포함된 비트라인과 상기 제2로우해머영역에 포함된 비트라인은 제2세그먼트 라인을 공유하며,
    상기 저장하는 단계는,
    상기 내부 리드 동작시 상기 제1로우해머영역에 포함된 제1메모리 셀 또는 제2로우해머영역에 포함된 제2메모리 셀 중 상기 입력어드레스에 대응하는 워드라인과 연결된 제1선택 메모리 셀에 저장된 상기 카운팅된 횟수를 상기 제1 또는 제2세그먼트 라인을 통해 리드하는 단계;
    상기 내부 라이트 동작시 상기 업카운팅된 횟수를 상기 제1 또는 제2세그먼트 라인을 통해 상기 제1선택 메모리 셀에 라이트하는 단계; 및
    상기 리셋신호에 응답하여 상기 제1 또는 제2메모리 셀 중 상기 타겟어드레스에 대응하는 워드라인과 연결된 타겟 메모리 셀에 저장된 상기 카운팅된 횟수를 초기화시키는 단계를 포함하는 메모리 장치의 동작방법.
  18. 제17항에 있어서,
    노말 리드 동작시 상기 제1노말영역에 포함된 제3메모리 셀 또는 제2노말영역에 포함된 제4메모리 셀 중 상기 입력어드레스에 대응하는 워드라인과 연결된 제2선택 메모리 셀로부터 제1데이터를 리드하여 상기 제1 또는 제2세그먼트 라인을 통해 출력하는 단계; 및
    노말 라이트 동작시 상기 제1 또는 제2세그먼트 라인을 통해 수신되는 제2데이터를 상기 제2선택 메모리 셀에 라이트하는 단계를 더 포함하는 메모리 장치의 동작방법.
  19. 제10항에 있어서,
    로우해머 디스에이블 구간에서 상기 제1 또는 제2 메모리 뱅크의 프리차지 구간에 대응하는 프리차지 커맨드에 응답하여 상기 제1 또는 제2메모리 뱅크를 프리차지시키는 단계를 더 포함하는 메모리 장치의 동작방법.
  20. 제10항에 있어서,
    상기 스마트 리프레쉬 동작은 상기 제1 및 제2메모리 뱅크 각각에 포함된 다수의 워드라인 중 상기 타겟어드레스에 대응하는 워드라인에 인접하게 배치된 적어도 하나 이상의 워드라인을 리프레쉬하는 동작인 메모리 장치의 동작방법.
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